KR101922864B1 - 적층 세라믹 전자 부품 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 적층 세라믹 전자부품에 관한 것으로, 본 발명은 유전체층을 포함하는 세라믹 본체; 및 상기 유전체층의 상면 및 하면에 적층되며, 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극;을 포함하는 적층 세라믹 전자부품을 제공한다. 본 발명에 따른 적층 세라믹 전자부품은 그래핀(Graphene)을 포함하는 박막으로 형성된 내부 전극층을 포함함으로써, 정전용량 증가, 열적 안정성 및 내전압 특성을 향상시킬 수 있다.
Description
본 발명은 적층 세라믹 전자 부품 및 이의 제조방법에 관한 것으로, 보다 상세하게는 정전용량 증가, 열적 안정성 및 내전압 특성을 향상시킬 수 있는 적층 세라믹 전자 부품 및 이의 제조방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체 층의 두께가 얇아지면서 적층수가 늘어나는 적층 세라믹 전자 부품들이 제조되고 있다.
하지만, 보다 큰 정전 용량을 가진 적층 세라믹 전자부품을 위해서는 새로운 기술을 통해 세라믹과 내부 전극층 사이의 구조를 보다 효율적으로 디자인해야 할 필요가 있다.
이러한 요구에 맞추어, 지금까지 세라믹과 내부 전극층을 적층하는 노력들이 지속 되어왔다.
특히, 적층 세라믹 전자 부품의 소형화, 대용량화를 위해, 세라믹층과 내부 전극층의 두께를 줄이고, 적층수를 늘리는 연구가 진행되어 왔으나, 한계가 있는 실정이다.
본 발명은 적층 세라믹 전자 부품 및 이의 제조방법에 관한 것으로, 보다 상세하게는 정전용량 증가, 열적 안정성 및 내전압 특성을 향상시킬 수 있는 적층 세라믹 전자 부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 및 상기 유전체층의 상면 및 하면에 적층되며, 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극;을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 그래핀(Graphene)을 포함하는 박막은 10층 이하의 그래핀 박막이 적층된 형태일 수 있다.
상기 제1 또는 제2 내부 전극의 두께가 5 nm이하일 수 있다.
또한, 상기 제1 및 제2 내부 전극은 화학적 증착(Chemical Vapor Deposition, CVD)법으로 형성될 수 있다.
상기 유전체층은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 란타넘(La), 티타늄(Ti) 및 지르코늄(Zr)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명의 다른 실시형태는 복수의 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내에 상기 복수의 유전체층과 교대로 적층되며, 그래핀(Graphene)을 포함하는 박막으로 형성된 복수의 내부 전극층;을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 그래핀(Graphene)을 포함하는 박막은 10층 이하의 그래핀 박막이 적층된 형태일 수 있다.
상기 제1 또는 제2 내부 전극의 두께가 5 nm이하일 수 있다.
또한, 상기 제1 및 제2 내부 전극은 화학적 증착(Chemical Vapor Deposition, CVD)법으로 형성될 수 있다.
상기 유전체층은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 란타넘(La), 티타늄(Ti) 및 지르코늄(Zr)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명의 다른 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극 패턴을 형성하는 단계; 상기 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 본체를 형성하는 단계; 및 상기 제1 및 제2 내부전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 측면에 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 그래핀(Graphene)을 포함하는 박막은 10층 이하의 그래핀 박막이 적층된 형태일 수 있다.
상기 제1 또는 제2 내부 전극의 두께가 5 nm이하일 수 있다.
상기 세라믹 그린시트에 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극 패턴을 형성하는 단계는 화학적 증착(Chemical Vapor Deposition, CVD)법으로 수행될 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 그래핀(Graphene)을 포함하는 박막으로 형성된 내부 전극층을 포함함으로써, 정전용량 증가, 열적 안정성 및 내전압 특성을 향상시킬 수 있다.
즉, 본 발명에 따르면, 그래핀(Graphene)을 포함하는 박막으로 형성된 내부 전극층을 포함함으로써 정전용량이 증가할 수 있고, 그래핀의 높은 열전도도를 통해 적층 세라믹 전자부품 내부에서 발생되는 열을 효과적으로 방출할 수 있어 열적 안정성도 우수하다.
또한, 내부 전극을 그래핀을 포함하는 박막으로 형성함으로써, 내부 전극간의 쇼트를 방지하여 우수한 내전압 특성을 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 캐패시터의 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 도 2의 A를 나타내는 확대도이다.
도 4는 본 발명의 다른 실시예에 따른 적층 세라믹 캐패시터의 제조 공정도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 도 2의 A를 나타내는 확대도이다.
도 4는 본 발명의 다른 실시예에 따른 적층 세라믹 캐패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 캐패시터의 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 도 2의 A를 나타내는 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 및 상기 유전체층(1)의 상면 및 하면에 적층되며, 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극(21, 22);을 포함할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 캐패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 특별히 제한되지 않으며, 예를 들어, 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 란타넘(La), 티타늄(Ti) 및 지르코늄(Zr)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
또한, 상기 유전체층(1)은 상기 구성 성분 외에 첨가제가 첨가될 수 있다.
상기 첨가제는 특별히 제한되지 않으며, 예를 들어, 지르코늄 아세테이트(ZrAc4), 지르코늄 클로라이드(ZrCl4) 또는 칼슘 아세테이트 (Ca(C2H3O2)2) 등이 사용될 수 있다.
본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 상기 유전체층(1)의 상면 및 하면에 적층되며, 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극(21, 22);을 포함할 수 있다.
상기 그래핀(Graphene)은 투명 전극 소재로 쓰이는 ITO(Indium Tin Oxide)를 대체하여 플렉시블 기판(Flexible Substrate)의 전극으로 많이 쓰이는 전도체이다.
상기 그래핀은 한 층의 두께가 대략 0.3 nm 정도로 얇지만 전기 전도도 및 열 전도도가 매우 우수하다는 특성을 가진 재료이다.
본 발명의 일 실시예에 따르면, 상기 그래핀(Graphene)을 포함하는 박막으로 제1 및 제2 내부전극(21, 22)을 형성함으로써, 내부 전극층의 두께를 줄일 수 있어 정전 용량이 증가될 수 있다.
구체적으로, 상기 제1 또는 제2 내부전극(21, 22)의 두께는 특별히 제한되지 않으나, 예를 들어 5 nm이하일 수 있다.
상기와 같이 제1 및 제2 내부전극(21, 22)이 초박막으로 형성됨으로 인해, 동일한 사이즈의 적층 세라믹 전자부품에 있어서, 적층수를 증가시킬 수 있어 정전 용량이 증가될 수 있는 것이다.
또한, 상기 그래핀은 전기 전도도 및 열 전도도가 매우 우수하므로, 상기 그래핀을 포함하는 박막으로 제1 및 제2 내부전극(21, 22)을 형성할 경우 열적 안정성이 매우 우수한 효과가 있을 수 있다.
또한, 상기 그래핀은 박막 필름 형태로 제1 및 제2 내부전극(21, 22)을 형성할 수 있으므로, 박막의 내부 전극임에도 불구하고 내부 전극 간의 쇼트 발생이 없어 내전압 특성을 향상시킬 수 있다.
상기 그래핀(Graphene)을 포함하는 박막은 특별히 제한되지는 않으나, 예를 들어 10층 이하의 그래핀 박막이 적층된 형태로 제1 및 제2 내부전극(21, 22)을 형성할 수 있다.
상기 그래핀을 포함하는 박막은 한 층의 두께가 대략 0.3 nm 정도이며, 10층 이하의 박막이 적층된 형태로 제1 및 제2 내부전극(21, 22)을 형성할 수 있으며, 이 경우 본 발명의 효과를 극대화할 수 있다.
즉, 상기 그래핀(Graphene)을 포함하는 박막이 10층을 초과하여 적층함으로써, 내부전극을 형성할 경우, 정전 용량 증가, 열적 안정성 및 내전압 특성 향상 효과가 미비하며, 전극층의 두께만 증가하는 문제가 있을 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 제1 및 제2 내부 전극(21, 22)의 형성 방법은 특별히 제한되지 않으며, 예를 들어 화학적 증착(Chemical Vapor Deposition, CVD)법으로 형성될 수 있다.
상기 화학적 증착(Chemical Vapor Deposition, CVD)법을 이용하여 상기 제1 및 제2 내부 전극(21, 22)을 형성하므로, 박막의 내부 전극을 형성할 수 있는 것이다.
트랜스퍼(Transfer) 방법에 의해 상기 유전체층(1) 상부에 상기 제1 및 제2 내부 전극(21, 22)을 형성할 수도 있다.
한편, 정전 용량 형성을 위해 외부전극(31, 32)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
본 발명의 다른 실시예에 따른 적층 세라믹 전자부품은 복수의 유전체층(1)을 포함하는 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에 상기 복수의 유전체층(1)과 교대로 적층되며, 그래핀(Graphene)을 포함하는 박막으로 형성된 복수의 내부 전극층(21, 22);을 포함할 수 있다.
본 발명의 다른 실시예에 따른 적층 세라믹 전자부품은 유전체층 및 내부 전극층이 복수 개 적층된 것을 제외하고는 상술한 본 발명의 일 실시예에 따른 적층 세라믹 전자부품과 동일하므로, 여기서는 생략하도록 한다.
도 4는 본 발명의 다른 실시예에 따른 적층 세라믹 캐패시터의 제조 공정도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 적층 세라믹 전자 부품의 제조방법은 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극 패턴을 형성하는 단계; 상기 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 본체를 형성하는 단계; 및 상기 제1 및 제2 내부전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 측면에 제1 및 제2 외부전극을 형성하는 단계;를 포함할 수 있다.
이하에서, 본 발명의 다른 실시예에 따른 적층 세라믹 전자 부품의 제조방법을 설명하되, 상술한 적층 세라믹 전자 부품의 특징과 중복되는 부분은 생략하도록 한다.
우선, 복수의 세라믹 그린시트를 마련할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
그리고, 세라믹 그린시트의 표면에, 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극 패턴(21, 22)을 형성할 수 있다.
상기 제1 및 제2 내부 전극(21, 22)의 형성 방법은 특별히 제한되지 않으며, 예를 들어 화학적 증착(Chemical Vapor Deposition, CVD)법으로 형성될 수 있다.
상기 화학적 증착(Chemical Vapor Deposition, CVD)법을 이용하여 상기 제1 및 제2 내부 전극(21, 22)을 형성하므로, 박막의 내부 전극을 형성할 수 있다.
또한, 트랜스퍼(Transfer) 방법에 의해 상기 유전체층(1) 상부에 상기 제1 및 제2 내부 전극(21, 22)을 형성할 수도 있다.
상기 그래핀(Graphene)을 포함하는 박막은 10층 이하의 그래핀 박막이 적층된 형태일 수 있다.
상기 제1 또는 제2 내부 전극(21, 22)의 두께가 5 nm이하로 형성할 수 있다.
상기 그래핀(Graphene)을 포함하는 박막의 적층수 및 상기 제1 또는 제2 내부 전극(21, 22)의 두께에 관한 설명은 상술한 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 설명과 동일하므로 생략하도록 한다.
다음으로, 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극 패턴(21, 22)이 형성된 세라믹 그린시트를 적층하고, 적층방향으로부터 가압하여, 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킨다.
이렇게 하여, 세라믹 그린시트와 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극(21, 22)이 교대로 적층된 세라믹 적층체를 제조한다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화한다.
이 후, 칩화한 적층체를 예를 들면 1200℃ 정도로 소성하여 세라믹 본체를 제조한다.
세라믹 본체를 물 및 연마매체를 포함하는 배럴(barrel) 내에서 처리하여 표면 연마를 할 수 있다.
표면연마는 세라믹 적층체의 제조단계에서 행하여도 좋다.
다음으로, 세라믹 본체의 측면으로 덮으며, 세라믹 본체의 측면으로 노출된 제1 및 제2 내부전극(21, 22)과 전기적으로 연결되도록 제1 및 제2 외부전극(31, 32)을 형성할 수 있다.
이 후, 상기 제1 및 제2 외부전극(31, 32)의 표면에 니켈, 주석 등의 도금처리를 실시할 수 있다.
본 발명의 다른 실시예에 따른 적층 세라믹 전자 부품의 제조방법은 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극 패턴(21, 22)을 형성하므로, 내부 전극층의 두께를 줄일 수 있어 정전 용량이 증가될 수 있다.
상기와 같이 제1 및 제2 내부전극(21, 22)이 초박막으로 형성됨으로 인해, 동일한 사이즈의 적층 세라믹 전자부품에 있어서, 적층수를 증가시킬 수 있어 정전 용량이 증가될 수 있는 것이다.
또한, 상기 그래핀은 전기 전도도 및 열 전도도가 매우 우수하므로, 상기 그래핀을 포함하는 박막으로 제1 및 제2 내부전극(21, 22)을 형성할 경우 열적 안정성이 매우 우수한 효과가 있을 수 있다.
또한, 상기 그래핀은 박막 필름 형태로 제1 및 제2 내부전극(21, 22)을 형성할 수 있으므로, 박막의 내부 전극임에도 불구하고 내부 전극 간의 쇼트 발생이 없어 내전압 특성을 향상시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1 : 유전체층 10 : 세라믹 본체
21, 22 : 제1 및 제2 내부 전극층
31, 32 : 제1 및 제2 외부전극
21, 22 : 제1 및 제2 내부 전극층
31, 32 : 제1 및 제2 외부전극
Claims (14)
- 유전체층을 포함하는 세라믹 본체; 및
상기 유전체층의 상면 및 하면에 적층되며, 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극;을 포함하며, 상기 그래핀(Graphene)을 포함하는 박막은 10층 이하의 그래핀 박막이 적층된 형태이고, 상기 제1 및 제2 내부 전극의 두께가 5 nm 이하인 적층 세라믹 전자부품.
- 삭제
- 삭제
- 제1항에 있어서,
상기 제1 및 제2 내부 전극은 화학적 증착(Chemical Vapor Deposition, CVD)법으로 형성된 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 유전체층은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 란타넘(La), 티타늄(Ti) 및 지르코늄(Zr)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
- 복수의 유전체층을 포함하는 세라믹 본체; 및
상기 세라믹 본체 내에 상기 복수의 유전체층과 교대로 적층되며, 그래핀(Graphene)을 포함하는 박막으로 형성된 복수의 내부 전극층;을 포함하며, 상기 그래핀(Graphene)을 포함하는 박막은 10층 이하의 그래핀 박막이 적층된 형태이고, 상기 복수의 내부 전극층 각각의 두께가 5 nm 이하인 적층 세라믹 전자부품.
- 삭제
- 삭제
- 제6항에 있어서,
상기 복수의 내부 전극층은 화학적 증착(Chemical Vapor Deposition, CVD)법으로 형성된 적층 세라믹 전자부품.
- 제6항에 있어서,
상기 유전체층은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 란타넘(La), 티타늄(Ti) 및 지르코늄(Zr)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
- 복수의 세라믹 그린 시트를 마련하는 단계;
상기 세라믹 그린시트에 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극 패턴을 형성하는 단계;
상기 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
상기 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 본체를 형성하는 단계; 및
상기 제1 및 제2 내부전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 측면에 제1 및 제2 외부전극을 형성하는 단계;
를 포함하며, 상기 그래핀(Graphene)을 포함하는 박막은 10층 이하의 그래핀 박막이 적층된 형태이고, 상기 제1 및 제2 내부 전극의 두께가 5 nm 이하인 적층 세라믹 전자부품의 제조방법.
- 삭제
- 삭제
- 제11항에 있어서,
상기 세라믹 그린시트에 그래핀(Graphene)을 포함하는 박막으로 형성된 제1 및 제2 내부전극 패턴을 형성하는 단계는 화학적 증착(Chemical Vapor Deposition, CVD)법으로 수행되는 적층 세라믹 전자부품의 제조방법.
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