KR101761945B1 - 적층 커패시터 - Google Patents

Abstract

본 발명은 적층 커패시터에 관한 것으로, 적층 누적에 의한 응력을 완화하기 위하여, 제1 내부전극이 인쇄된 세라믹 시트 및 제2 내부전극이 인쇄된 세라믹 시트가 교대로 복수 개 적층되어 이루어진 세라믹 본체와, 상기 세라믹 본체의 양 측부에 구비된 한 쌍의 외부단자로 구성된 적층 커패시터에 있어서, 상기 세라믹 시트의 상측선과 상기 제1 내부전극의 상측선 사이의 간격(W1)은 상기 세라믹 시트의 상측선과 상기 제2 내부전극의 상측선 사이의 간격(W2)과 다르고, 상기 세라믹 시트의 하측선과 상기 제1 내부전극의 하측선 사이의 간격(W3)은 상기 세라믹 시트의 하측선과 상기 제2 내부전극의 하측선 사이의 간격(W4)과 다른 적층 커패시터를 제시한다.

Description

적층 커패시터{MULTILAYER CAPACITOR}

본 발명은 적층 커패시터에 관한 것으로, 보다 상세하게는, 내부전극의 인쇄 위치가 변경된 적층 커패시터에 관한 것이다.

적층 커패시터는, 소형화, 고전력 및 고신뢰성 전자 부품으로 널리 이용되었으며, 많은 전자 기기에 이용되었다. 최근, 전자 기기의 소형화 및 고전력화 추세에 따라, 적층 커패시터가 보다 소형화, 고용량, 비용 절감 및 우수한 신뢰성을 갖는 것이 매우 필요하게 되었다.

이러한 적층 커패시터의 일반적인 제조 과정을 살펴보면, 먼저, BaTiO3 파우더를 세라믹 첨가제. 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket mill)을 이용하여 슬러리(slurry)를 제조한다. 그 다음, 이와 같이 제조조된 슬러리를 캐리어(carrier) 필름상에 도포 및 건조하여 소정 두께를 가지는 세라믹 그린시트(ceramic green sheet)를 제조한다. 그 다음, 이러한 세라믹 그린시트 상에 도전성 페이스트(paste)를 인쇄하여 내부전극 막을 형성한 후, 세라믹 그린시트를 캐리어 필름으로부터 박리하여 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성한다. 그 다음, 이러한 적층체에 대하여 높은 압력과 열을 가하여 압착시킨 후, 압착된 적층체를 절단공정을 통해 소정의 크기로 절단하여 그린 칩을 제조하게 된다. 이후, 일반적으로 알려진 가소, 소성, 연마 및 외부단자 도금 공정들을 거치면서 최종적으로 적층 커패시터가 완성된다.

도 1은 종래 적층 커패시터의 분해 사시도로서, 도 1을 참조하면, 이와 같이 완성된 종래 적층 커패시터는 각 세라믹 시트(1)에 인쇄된 내부전극(2)의 경우 인쇄되는 방향만 달리할 뿐, 그 모양과 크기가 모두 동일한 형태로 되어 있음을 알 수 있다.

도 2는 종래 적층 커패시터의 평면도로써, 선행기술문헌에 제시된 종래 적층 커패시터의 구조에서는, 도 2에 도시된 바와 같이, 세라믹 시트의 중앙부(C)는 상하층의 내부전극이 정확하게 일치되어 오버랩된다.

한편, 최근에는 전자 제품들의 소형화 추세에 따라, 적층 커패시터 역시 소형화되고, 대용량화될 것이 요구되고 있다. 이에 따라, 세라믹 적층체의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께가 2um 이하이면서 적층수가 500층 이상인 적층 커패시터가 제조되고 있다.

이러한 다층 박막의 적층 커패시터에서는 세라믹 시트과 내부전극 사이에 단차가 발생하게 되고, 이로 인하여, 시트 적층공정에서 단차가 있는 부분은 압착 후 불량 발생 가능성이 증가하고 불량의 증가는 제품의 신뢰성에 영향을 주는 문제가 있다. 즉, 도 2에서 중앙부(C)와 내부전극이 인쇄되지 않은 마진부(M)에 가하여지는 응력 편차가 커져 결국, 중앙부(C)와 마진부(M) 사이에 크랙(crack)이나 절연파괴가 발생하거나, 내부전극의 얼라인먼트(alignment)가 유지되지 않아 외부단자와의 연결성이 저하된다.

본 발명은 상기와 같은 문제를 해결하기 위한 것으로, 교대로 적층되는 내부전극의 위치를 변경한 적층 커패시터를 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 제1 내부전극이 인쇄된 세라믹 시트 및 제2 내부전극이 인쇄된 세라믹 시트가 교대로 복수 개 적층되어 이루어진 세라믹 본체와, 상기 세라믹 본체의 양 측부에 구비된 한 쌍의 외부단자로 구성된 적층 커패시터에 있어서, 상기 세라믹 시트의 상측선과 상기 제1 내부전극의 상측선 사이의 간격(W1)은 상기 세라믹 시트의 상측선과 상기 제2 내부전극의 상측선 사이의 간격(W2)과 다르고, 상기 세라믹 시트의 하측선과 상기 제1 내부전극의 하측선 사이의 간격(W3)은 상기 세라믹 시트의 하측선과 상기 제2 내부전극의 하측선 사이의 간격(W4)과 다른, 적층 커패시터를 제공한다.

또한, 상기 간격(W1)은 간격(W2)보다 큰, 적층 커패시터를 제공한다.

또한, 상기 간격(W4)은 간격(W3)보다 큰, 적층 커패시터를 제공한다.

또한, 상기 간격(W1) 또는 간격(W4)은 상기 간격(W2) 또는 간격(W3)보다 크고, 상기 간격(W1)과 간격(W4)이 같으며, 상기 간격(W2)과 간격(W3)이 같은, 적층 커패시터를 제공한다.

또한, 상기 간격(W2) 또는 간격(W3)은 상기 세라믹 시트의 폭 길이(W)의 0.05 내지 0.2이고, 상기 간격(W1) 또는 간격(W4)은 상기 세라믹 시트의 폭 길이(W)의 0.1 내지 0.3인, 적층 커패시터를 제공한다.

본 발명에 따른 적층 커패시터에 의하면, 교대로 적층되는 내부전극의 위치를 변경함에 따라 형성된 공간, 즉 상하층의 내부전극이 오버랩되지 않는 공간을 통해 세라믹 시트와 내부전극 사이의 단차가 완화되어 적층 응력이 크게 감소하고, 이에 따라 세라믹 시트와 내부전극간의 박리 현상이 현저히 줄고, 내부전극의 얼라인먼트(alignment) 틀어짐으로 인한 외부단자와의 연결성 저하를 방지할 수 있어 제품 신뢰성이 크게 향상된다.

또한, 세라믹 시트 상에서 내부전극의 인쇄 위치만을 다르게 하므로, 기존의 공정을 그대로 이용할 수 있어 제조 단가를 높이지 않고도 적층 응력이 개선된 적층 커패시터를 생산할 수 있다.

도 1은 종래 적층 커패시터의 분해 사시도
도 2는 종래 적층 커패시터의 평면도
도 3은 본 발명에 따른 적층 커패시터의 외관 사시도
도 4는 본 발명에 따른 적층 커패시터의 분해 사시도
도 5는 본 발명에 따른 적층 커패시터의 측단면도
도 6은 본 발명에 따른 적층 커패시터의 평면도

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.

도 3은 본 발명에 따른 적층 커패시터의 외관 사시도, 도 4는 본 발명에 따른 적층 커패시터의 분해 사시도, 도 5는 본 발명에 따른 적층 커패시터의 측단면도, 그리고 도 6은 본 발명에 따른 적층 커패시터의 평면도이다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니고, 예컨대, 본 발명의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다.

도 3 내지 도 6을 참조하면, 본 발명에 따른 적층 커패시터(100)는, 세라믹 본체(110)와, 상기 세라믹 본체(110) 내부에 적층,배치된 제1 및 제2 내부전극(120,130), 그리고, 상기 세라믹 본체(110)의 양 측부에 구비된 한 쌍의 외부단자(140)로 구성된다.

상기 세라믹 본체(110)는 복수의 세라믹 시트(111)를 적층한 후에 소결시킨 것으로, 인접하는 세라믹 시트(111)끼리는 경계를 확인할 수 없을 정도로 일체화되어 있으며, 내부에는 서로 다른 극성의 제1 및 제2 내부전극(120,130)이 교대로 적층,배치되어 있다.

여기서, 상기 세라믹 시트(111)의 구성 재질은 유전율이 높은 세라믹 재료이면 특별히 제한되지 않으나, 예를 들면, 티탄산바륨(BaTiO₃)계 세라믹, 납 복합 페로브스카이트계 세라믹 또는 티탄산스트론튬(SrTiO₃)계 세라믹 등을 사용할 수 있다. 이러한 세라믹 재질의 분말에 소결제로서 저온 소결용 첨가제나 유리 조성물이 첨가하여 볼밀 등에 의해 유전체 페이스트를 조제한 다음, 이를 닥터 블레이드법 등을 이용하여 소정 두께로 도포,건조시키면 세라믹 시트(111)의 제조가 가능하다.

이와 같이 얻어지는 상기 세라믹 시트(111)를 여러 장 적층한 적층체에 대하여 높은 압력과 열을 가하여 압착시킨 후, 압착된 적층체를 절단공정을 통해 소정의 크기로 절단하고, 일반적인 가소, 소성 및 연마공정 등을 거치게 되면 상기 세라믹 본체(110)가 완성된다.

이와 같이 완성된 상기 세라믹 본체(110)의 외형과 치수에는 특별히 제한은 없으며, 용도에 따라 적당히 설정할 수 있다. 통상적으로 외형은 직육면체 형상으로 하고, 치수는 가로×세로×두께가 대략 0.2~5.0[㎜]×0.15~5.6[㎜]×0.1~1.9[㎜]가 될 수 있다.

상기 외부단자(140)는 상기 세라믹 본체(110) 양측부에 구비되어 상기 세라믹 본체(110)의 측면으로 노출되는 상기 제1 및 제2 내부전극(120,130)의 일단과 각각 연결된다. 즉, 상기 한쌍의 외부단자(140) 중 어느 하나는 (+)극성을 갖는 내부전극의 일단과 접속하고, 나머지 다른 하나는 (-)극성을 갖는 내부전극과 접속될 수 있다. 여기서, (+)극성을 갖는 내부전극은 상기 제1 내부전극(120), (-)극성을 갖는 내부전극은 상기 제2 내부전극(130)이 될 수 있다. 이와 반대로, 상기 제1 내부전극(120)이 (-)극성, 상기 제2 내부전극(130)이 (+)극성이 될 수 있음은 물론이다.

이러한 상기 외부단자(140)는 딥핑법 등을 이용하여 상기 세라믹 본체(110)의 양 단면에 Cu, Ag, Pt 및 이들의 합금의 금속분말로 이루어진 도전성 페이스트를 도포하고, 이를 중성 분위기나 환원 분위기속에서 600∼1000℃로 소성하여 도전성 페이스트 내의 금속분말을 소결시킴으로써 형성될 수 있다. 이와 달리, 미소성 상태의 세라믹 본체 양 단면에 도전성 페이스트를 도포한 다음, 세라믹 본체와 도전성 페이스트를 동시소성할 수도 있다.

상기 세라믹 본체(110) 내부에 구비된 상기 제1 및 제2 내부전극(120,130)은, 복수의 세라믹 시트(111) 적층 과정에서 일 세라믹 시트(111) 사이에 형성된 것으로, 소결에 의하여 일 세라믹 시트(111)를 사이에 두고 층간 반대방향으로 배열된다. 이에 따라, 상기 제1 및 제2 내부전극(120,130)은 세라믹 시트(111)에 의해 서로 전기적으로 절연된 상태로 서로 다른 극성의 외부단자(140)와 각각 연결된다.

이러한 상기 제1 및 제2 내부전극(120,130)은 세라믹 시트(111) 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행함에 의해 형성될 수 있다. 이때, 제1 및 제2 내부전극(120,130)은 일정 이상의 커패시턴스 용량을 확보하기 위하여 직사각형 패턴의 도전막 형태로 인쇄될 수 있으며, 여기서, 도전성 페이스트로는 은(Ag), 납(Pb), 백금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 사용할 수 있다.

상기 세라믹 시트(111) 상에 인쇄되는 제1 및 제2 내부전극(120,130)의 인쇄 형태를 보다 자세히 살펴보면, 상기 세라믹 시트(111)의 상측선(111a)과 상기 제1 내부전극(120)의 상측선(120a) 사이의 간격(W1)은, 상기 세라믹 시트(111)의 상측선(111a)과 상기 제2 내부전극(130)의 상측선(130a) 사이의 간격(W2)과 다르다. 마찬가지로, 상기 세라믹 시트(111)의 하측선(111b)과 상기 제1 내부전극(120)의 하측선(120b) 사이의 간격(W3)은, 상기 세라믹 시트(111)의 하측선(111b)과 상기 제2 내부전극(130)의 하측선(130b) 사이의 간격(W4)과 다르다.

구체적으로, 상기 간격(W1)은 간격(W2)보다 크거나, 상기 간격(W4)은 간격(W3)보다 클 수 있다. 또는, 상기 간격(W1)은 간격(W2)보다 크고, 상기 간격(W4)은 간격(W3)보다 클 수 있다.

이러한 경우, 도 6과 같이 상기 세라믹 본체(110)를 위에서 바라보았을 때, 세라믹 시트(111) 상부는 상기 제2 내부전극(130)이 제1 내부전극(120)보다 간격(W1)에서 간격(W2)을 뺀 길이 더 인쇄되고, 반대로, 세라믹 시트(111) 하부는 상기 제1 내부전극(120)이 제2 내부전극(130)보다 간격(W4)에서 간격(W3)을 뺀 길이만큼 더 인쇄된다.

즉, 본 발명에서는 상기 제1 및 제2 내부전극(120,130)이 교대로 적층되더라도, 상하층의 내부전극이 오버랩되지 않는 공간, 즉 간격(W1)에서 간격(W2)을 뺀 영역만큼의 공간, 그리고 간격(W4)에서 간격(W3)을 뺀 영역만큼의 공간이 생기게 된다.

이에 따라, 본 발명의 적층 커패시터(100)는 이와 같이 상하층의 내부전극이 오버랩되지 않는 공간을 통해 세라믹 시트와 내부전극 사이의 단차가 완화되므로 적층 응력이 크게 감소하게 된다. 그 결과, 본 발명의 적층 커패시터(100)는 세라믹 시트와 내부전극간의 박리 현상이 현저히 줄고, 내부전극의 얼라인먼트(alignment) 틀어짐으로 인한 외부단자와의 연결성 저하를 방지하여 제품 신뢰성을 크게 높일 수 있다.

한편, 본 발명의 적층 커패시트(100)는, 상기 제1 및 제2 내부전극(120,130)을 상기 세라믹 시트(111) 상에서 폭은 동일하고 인쇄 위치만 다르게 함으로써, 상기 간격(W1)과 간격(W4)이 같고, 상기 간격(W1)과 간격(W4)이 같게 할 수 있다.

이와 같은 경우, 상하층의 내부전극이 서로 오버랩되지 않는 공간을 만들기 위하여, 층별로 내부전극의 크기를 다르게 인쇄할 필요없이 단지 인쇄 위치만을 다르게 하면 되므로, 기존 공정을 그대로 이용할 수 있어 추가비용이 들지 않는다.

여기서, 상기 간격(W2) 또는 간격(W3)은 상기 세라믹 시트(111)의 폭 길이(W)의 0.05 내지 0.2이 되고, 상기 간격(W1) 또는 간격(W4)은 상기 세라믹 시트(111)의 폭 길이(W)의 0.1 내지 0.3이 되게 하는 것이 바람직하다. 적층 응력을 보다 완화하기 위해서는, 상기 제1 및 제2 내부전극(120,130)이 오버랩되지 않는 공간, 즉 간격(W1)에서 간격(W2)을 뺀 영역, 또는 간격(W4)에서 간격(W3)을 뺀 영역이 커야 하고, 따라서, 상기 간격(W2) 및 간격(W3)은 상기 수치범위내에서 가장 작은 값을 갖고, 상기 간격(W1) 및 간격(W4)은 상기 수치범위내에서 가장 큰 값을 갖도록 해야 한다.

그러나, 상기 간격(W2) 및 간격(W3)이 너무 작으면 세라믹 본체(110)의 외주면과의 마진이 줄어들어 절단공정시 불량이 발생할 수 있고, 한편, 상기 간격(W1) 및 간격(W4)이 너무 크면 일정 이상의 커패시턴스 용량 확보가 어려우므로, 상기 간격(W1) 내지 간격(W4)은 상기 수치범위내에서 적절한 값을 갖는 것이 바람직하다. 다만, 상기 수치범위는 마진 거리와 커패시턴스 용량 등을 고려하여 본 발명의 효과가 최적으로 구현되도록 하기 위한 수치로서, 상기 간격(W1) 내지 간격(W4)이 상기 수치범위를 약간 벗어나더라도 본 발명의 목적에 부합된다면 허용됨은 자명할 것이다.

이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

100 : 적층 커패시터
110 : 세라믹 본체
111 : 세라믹 시트
120 : 제1 내부전극
130 : 제2 내부전극
140 : 외부단자

Claims (5)

1. 제1 내부전극이 인쇄된 세라믹 시트 및 제2 내부전극이 인쇄된 세라믹 시트가 교대로 복수 개 적층되어 이루어진 세라믹 본체와, 상기 세라믹 본체의 양 측부에 구비된 한 쌍의 외부단자로 구성된 적층 커패시터에 있어서,
   상기 세라믹 시트의 상측선과 상기 제1 내부전극의 상측선 사이의 간격(W1)은 상기 세라믹 시트의 상측선과 상기 제2 내부전극의 상측선 사이의 간격(W2)과 다르고,
   상기 세라믹 시트의 하측선과 상기 제1 내부전극의 하측선 사이의 간격(W3)은 상기 세라믹 시트의 하측선과 상기 제2 내부전극의 하측선 사이의 간격(W4)과 다르며,
   상기 제1 및 제2 내부 전극의 상측선과 하측선은 상기 세라믹 시트의 상측선과 하측선으로부터 각각 이격되고, 제1 및 제2 내부 전극의 길이 방향의 양측선이 각각 하나의 평평한 선으로 이루어지는 적층 커패시터.
   
2. 제 1 항에 있어서,
   상기 간격(W1)은 간격(W2)보다 큰,
   적층 커패시터.
   
3. 제 1 항에 있어서,
   상기 간격(W4)은 간격(W3)보다 큰,
   적층 커패시터.
   
4. 제 1 항에 있어서,
   상기 간격(W1) 또는 간격(W4)은 상기 간격(W2) 또는 간격(W3)보다 크고,
   상기 간격(W1)과 간격(W4)이 같으며, 상기 간격(W2)과 간격(W3)이 같은,
   적층 커패시터.
   
5. 제 4 항에 있어서,
   상기 간격(W2) 또는 간격(W3)은 상기 세라믹 시트의 폭 길이(W)의 0.05 내지 0.2이고, 상기 간격(W1) 또는 간격(W4)은 상기 세라믹 시트의 폭 길이(W)의 0.1 내지 0.3인,
   적층 커패시터.

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