KR101434107B1 - 기판 내장용 적층 세라믹 커패시터, 그 제조 방법 및 임베디드 기판의 제조 방법 - Google Patents

기판 내장용 적층 세라믹 커패시터, 그 제조 방법 및 임베디드 기판의 제조 방법 Download PDF

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정진만
이병화
이진우
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극의 둘레를 감싸도록 형성된 제1 및 제2 도금층; 을 포함하며, 상기 제1 및 제2 외부 전극의 밴드의 일단에서 타단까지의 거리를 A로, 밴드의 일단으로부터 1/2×A의 지점에서의 상기 제1 및 제2 도금층의 표면으로부터 상기 세라믹 본체의 내측으로 수직으로 3 ㎛ 이격된 지점에서 상기 세라믹 본체의 길이 방향으로 가상선을 그었을 때 상기 가상선이 상기 제1 및 제2 도금층의 표면과 만나는 지점 사이의 거리를 B로 규정할 때, B/A ≥ 0.6인 기판 내장용 적층 세라믹 커패시터를 제공한다.

Description

기판 내장용 적층 세라믹 커패시터, 그 제조 방법 및 임베디드 기판의 제조 방법{EMBEDDED MULTI-LAYERED CERAMIC CAPACITOR, METHOD OF MANUFACTURING THE SAME AND MANUFACTURING METHOD OF EMBEDDED CIRCUIT}
본 발명은 기판 내장용 적층 세라믹 커패시터, 그 제조 방법 및 임베디드 기판의 제조 방법에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
최근 들어 스마트폰, 타블렛 PC 등의 휴대용 스마트 기기의 성능이 높아짐에 따라 연산을 담당하는 AP(application processor)의 구동 속도도 증가하고 있다. 이렇게 AP의 구동 속도가 증가되면 더 높은 주파수의 전류가 AP에 신속히 공급되어야 한다.
상기 적층 세라믹 커패시터는 이러한 AP에 전류를 공급하는 역할을 하므로, 위와 같이 고주파 전류를 신속히 공급하기 위해서는 저 ESL의 적층 세라믹 커패시터를 사용하거나 적층 세라믹 커패시터를 기판에 임베딩하여 AP와의 거리를 최대한 감소시켜야 한다.
전자인 저 ESL의 적층 세라믹 커패시터를 제조하는 경우는 구조상 또 다른 문제점이 발생할 수 있으므로, 최근에는 후자인 기판에 임베디드되는 적층 세라믹 커패시터에 대한 연구가 활발히 진행되고 있다.
상기 기판 내장용 적층 세라믹 커패시터는 외부 전극의 표면에 구리(Cu)를 주성분으로 하는 금속층이 형성된다.
상기 금속층은 기판에 임베딩된 후 레이저를 이용한 비아 홀 가공 및 상기 비아 홀을 구리로 채우는 도금 과정을 통해 기판의 회로와 전자 부품이 전기적으로 접속되도록 하는 기능을 수행한다.
상기 기판 내장용 적층 세라믹 커패시터는 기판에 임베딩한 후, 레이저를 이용하여 수지를 관통하여 적층 세라믹 커패시터의 외부 전극이 노출되도록 비아 홀을 형성하고, 상기 비아 홀을 구리 도금으로 채워 외부의 배선과 적층 세라믹 커패시터의 외부 전극이 서로 전기적으로 연결되도록 한다.
이때, 레이저가 적층 세라믹 커패시터의 도금층을 관통하면서 외부 전극의 글라스 성분 때문에 레이저가 흡수되어 세라믹 본체에 직접적으로 피해를 줄 수 있으므로, 도금층의 두께는 두꺼워야 하고, 외부 전극의 두께는 균일하고 표면이 평탄할 필요성이 있다.
만약, 외부 전극의 두께가 균일하지 못하고 표면이 평탄하지 않으면 레이저가 도금층의 표면에서 난반사하여 주변의 수지 부분에 피해를 주게 되므로 가공면이 평탄하게 형성되지 못하고, 이는 도금시 비아 홀의 내부가 불균일하게 도금되어 비아 단면에 크랙 등이 발생하게 되는 원인이 되는 것이다.
한편, 빌트-업 필름을 붙이고 압착한 후 칩과 에폭시층 사이에 공간이 발생하면 디라미네이션(delamination)이 발생할 수 있으므로, 빌트-업 필름을 붙이는 과정에서 칩과 필름 사이의 공간이 잘 밀착되도록 하는 것이 중요하다.
또한, 적층 세라믹 커패시터의 세라믹 본체와 외부 전극은 외부 전극의 두께만큼 단차가 발생할 수 있다. 이때, 상기 단차가 너무 크게 되면 적층 세라믹 커패시터와 필름 사이의 공간이 커지기 때문에 디라미네이션의 발생 확률이 더 증가하게 된다.
따라서, 이러한 디라미네이션을 줄이기 위해 외부 전극의 두께를 낮추거나 도금층의 두께를 낮추게 되는데, 레이저 가공시 세라믹 본체에 데미지를 줄 수 있기 때문에 이러한 두께를 낮추는 데에 한계가 있었다.
따라서, 외부 전극과 세라믹 간의 단차로 인한 디라미네이션을 줄이기 위해서는 외부 전극의 끝단부에서 급격한 단차가 발생하는 것 보다는 점진적으로 두께가 감소하는 형상을 갖는 것이 좋다.
기판 내장용 적층 세라믹 커패시터는 비내장형 적층 세라믹 커패시터에 비해 칩의 두께가 얇아서 세라믹 소체의 두께가 너무 작게 되면 내부 전극의 노출 면에 페이스트가 얇게 도포되어 외부 전극이 형성되므로 도금액 침투에 의한 고온 신뢰성이 열화되는 문제가 발생한다.
또한, 내부 전극의 노출 면의 두께를 높이기 위해 외부 전극의 점도를 높이면 밴드 면이 두껍게 형성되어 밴드 면의 평탄도가 낮아지고 끝단부의 각도가 증가하여 앞서 기술한 비아 크랙이나 디라미네이션이 발생하는 문제점이 있었다.
하기 특허문헌 1은 세라믹 소체와 외부 전극 및 도금층을 포함하며, 도금층의 평탄도를 구체적으로 수치 한정하지 않는다.
한국특허공개공보 10-2011-0122008
당 기술 분야에서는, 기판 내장용 적층 세라믹 커패시터에 있어서, 레이저를 이용한 비아홀 가공시 세라믹 본체의 파손을 방지하고, 기판과 상기 기판에 내장된 적층 세라믹 커패시터 사이의 디라미네이션을 방지하기 위한 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극의 둘레를 감싸도록 형성된 제1 및 제2 도금층; 을 포함하며, 상기 제1 및 제2 외부 전극의 밴드의 일단에서 타단까지의 거리를 A로, 밴드의 일단으로부터 1/2×A의 지점에서의 상기 제1 및 제2 도금층의 표면으로부터 상기 세라믹 본체의 내측으로 수직으로 3 ㎛ 이격된 지점에서 상기 세라믹 본체의 길이 방향으로 가상선을 그었을 때 상기 가상선이 상기 제1 및 제2 도금층의 표면과 만나는 지점 사이의 거리를 B로 규정할 때, B/A ≥ 0.6인 기판 내장용 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극의 밴드의 일단을 P로, 상기 P로부터 1/10×A 이격된 지점을 Q로, 상기 Q에서 세라믹 본체의 두께 방향으로 수직으로 가상선을 그었을 때 상기 가상선이 상기 제1 및 제2 도금층의 표면과 만나는 지점을 R로 규정할 때, 선분 PQ와 선분 PR이 이루는 각도(θ)는, θ ≤ 35°일 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 두께는 80 ㎛ 이하일 수 있다.
본 발명의 다른 측면은, 복수의 세라믹 그린 시트를 마련하는 단계; 상기 각각의 세라믹 그린 시트 상에 도전성 페이스트를 이용하여 서로 대향하는 방향으로 노출된 복수의 제1 및 제2 내부 전극을 두께 방향을 따라 번갈아 형성하는 단계; 상기 제1 및 제2 내부 전극이 형성된 복수의 세라믹 그린 시트를 적층하여 적층체를 형성하는 단계; 상기 적층체를 소성하여 세라믹 소체를 형성하는 단계; 상기 세라믹 소체의 양 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 접촉되어 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 및 상기 제1 및 제2 외부 전극의 둘레를 감싸도록 제1 및 제2 도금층을 형성하는 단계; 를 포함하며, 상기 제1 및 제2 외부 전극의 밴드의 일단에서 타단까지의 거리를 A로, 밴드의 일단으로부터 1/2×A의 지점에서의 상기 제1 및 제2 도금층의 표면으로부터 상기 세라믹 본체의 내측으로 수직으로 3 ㎛ 이격된 지점에서 상기 세라믹 본체의 길이 방향으로 가상선을 그었을 때 상기 가상선이 상기 제1 및 제2 도금층의 표면과 만나는 지점 사이의 거리를 B로 규정할 때, B/A ≥ 0.6인 기판 내장용 적층 세라믹 커패시터의 제조 방법.
본 발명의 일 실시 예에서, 상기 제1 및 제 외부 전극을 형성하는 단계는, 상기 세라믹 소체의 양단을 페이스트에 디핑하여 제1 및 제2 외부 전극을 형성하는 단계 및 상기 제1 및 제2 외부 전극의 밴드 쪽으로 에어 블로우잉(air blowing)을 하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 에어 블로우잉 단계는, 에어 블로우잉의 유속과 방향을 조절하여 상기 제1 및 제2 외부 전극의 밴드의 표면 평탄도 및 상기 세라믹 본체와 상기 제1 및 제2 외부 전극 간의 각도를 제어할 수 있다.
본 발명의 또 다른 측면은, 적층 세라믹 커패시터를 마련하는 단계; 기판에 캐비티를 형성하는 단계; 상기 캐비티에 상기 적층 세라믹 커패시터를 실장하는 단계; 임베딩된 기판에 에폭시 재질의 빌트-업 필름(built-up film)을 붙이고 고온 및 고압으로 압착하는 단계; 상기 기판에 상기 적층 세라믹 커패시터의 외부 전극이 노출되도록 비아 홀을 형성하는 단계; 및 상기 비아 홀을 도전성 물질로 채워 적층 세라믹 커패시터가 임베딩된 기판을 제조하는 단계; 를 포함하며, 상기 적층 세라믹 커패시터는, 제1 및 제2 외부 전극의 밴드의 일단에서 타단까지의 거리를 A로, 밴드의 일단으로부터 1/2×A의 지점에서의 제1 및 제2 도금층의 표면으로부터 세라믹 본체의 내측으로 수직으로 3 ㎛ 이격된 지점에서 세라믹 본체의 길이 방향으로 가상선을 그었을 때 상기 가상선이 상기 제1 및 제2 도금층의 표면과 만나는 지점 사이의 거리를 B로 규정할 때, B/A ≥ 0.6인 임베디드 기판의 제조 방법을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 세라믹 본체, 외부 전극 및 도금층의 두께 비율을 조절하여 신뢰성 불량이 나지 않으면서 세라믹 본체의 크랙 발생을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 금속층을 제외하고 개략적으로 도시한 사시도이다.
도 2는 도 1의 측면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 측단면도이다.
도 4는 본 발명의 일 실시 형태에 따라 세라믹 본체의 일 단면에 외부 전극을 형성하는 공정을 개략적으로 도시한 모식도이다.
도 5 및 도 6은 도 3의 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수 관계를 설명하기 위해 세라믹 본체의 한쪽 부분과 그 둘레에 형성된 하나의 외부 전극 및 도금층을 도시한 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 좌우 측면으로 설정하여 함께 설명하기로 한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 금속층을 제외하고 개략적으로 도시한 사시도이고, 도 2는 도 1의 측면도이고, 도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 측단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122), 제1 및 제2 외부 전극(131, 132) 및 제1 및 제2 도금층(141, 142)을 포함한다.
세라믹 본체(110)는 제1 및 제2 주면(110a, 110b)과, 제1 및 제2 측면(110c, 110d)을 가지는 육면체로 형성될 수 있다. 제1 및 제2 주면(110a, 110b)은 길이 방향(L) 및 폭 방향(W)을 따라 연장될 수 있다. 제1 및 제2 측면(110c, 110d)은 두께 방향(T) 및 길이 방향(L)을 따라 연장될 수 있다.
이러한 세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분인 액티브영역과, 상기 액티브영역의 상하부에 각각 형성되어 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 상부 및 하부 마진부를 포함할 수 있다.
유전체층(111)은 그 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 두께 방향(T)으로 적층되는 복수의 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 세라믹 본체(110)의 양 단면에 형성된 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 폭은 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단면에 세라믹 본체(110)의 상하부를 일부 덮도록 형성될 수 있다. 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제1 및 제2 주면(110a, 110b) 중 일부를 덮는 밴드(131a, 131b, 132a, 132b)와, 세라믹 본체(110)의 길이 방향(L)의 양 단면을 덮는 머리 부분(131c, 132c)를 포함할 수 있다.
종래의 외부 전극 형성 방법은 세라믹 본체(110)를 금속 성분이 포함된 페이스트에 디핑하는 방법이 주로 사용되었다.
그러나, 종래의 디핑 방법은 페이스트의 계면 장력에 의해 제1 및 제2 내부 전극(121, 122)이 노출되는 하부 측의 머리 부분(131c, 132c) 보다 좌우 양측의 밴드(131a, 131b, 132a, 132b)가 더 두껍게 도포될 수 있다. 따라서, 제1 및 제2 외부 전극(131, 132)의 밴드(131a, 131b, 132a, 132b)의 평탄도가 낮아지고, 밴드(131a, 131b, 132a, 132b)의 끝단부의 각도는 높아진다.
도 4를 참조하면, 본 실시 형태에서는 상측에 한 쌍의 공기 공급 구멍을 갖는 에어 블로우잉 장치(200)를 구비하여, 제2 외부 전극(132)을 디핑한 후 디핑된 제2 외부 전극(132)의 양 밴드(132a, 132b) 측으로 이 공기 공급 공기 구멍을 통해 공기가 공급(air blowing)될 수 있다.
이렇게 공기가 공급되면 제2 외부 전극(132)의 밴드(132a, 132b)에 도포된 페이스트를 하측의 머리 부분(132c)으로 이동시켜 고점도의 페이스트를 사용하지 않고도 밴드(132a, 132b)의 평탄도를 높일 수 있으며, 밴드(132a, 132b)의 끝단부의 각도를 낮출 수 있다.
이때, 공급되는 공기의 유속과 방향을 조절하면 제2 외부 전극(132)의 밴드(132a, 132b)의 표면 평탄도와 세라믹 본체(110)에 대한 제2 외부 전극(132)의 각도를 조절할 수 있다.
도 4의 미설명된 도면 부호 AB는 에어 블로우잉 장치(200)을 통해 하측으로 공급되는 공기의 방향을 나타낸다. 또한, 도 6은 제2 외부 전극(132)에 대해서만 도시하고 있지만, 제1 외부 전극(131)도 이와 동일한 방법으로 밴드(131a, 131b)의 표면 평탄도와 각도를 제어할 수 있다.
제1 및 제2 도금층(141, 142)은 바람직하게 구리(Cu)를 주성분으로 하며, 세라믹 본체(110)의 양 단면에 제1 및 제2 외부 전극(131, 132)의 머리 부분(131c, 132c)과 밴드(131a, 131b, 132a, 132b)를 모두 덮도록 형성될 수 있다.
도 5 및 도 6은 도 3의 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수 관계를 설명하기 위해 세라믹 본체의 한쪽 부분과 그 둘레에 형성된 하나의 외부 전극 및 도금층을 도시한 측단면도이다.
이하, 도 5 및 도 6을 참조하여, 본 실시 형태에 따른 적층 세라믹 커패시터(100)에서 외부 전극의 밴드의 평탄도 및 각도와 비아 크랙 및 디라미네이션의 발생 빈도에 대한 관계를 설명한다.
본 실시 형태의 적층 세라믹 커패시터(100)를 기판에 임베딩하는 과정을 살펴보면, 먼저 기판에 적층 세라믹 커패시터를 임베딩하기 위한 캐배티(cavity)를 형성한다. 다음으로, 기판의 한쪽면에 접착 테이프를 붙이고 상기 적층 세라믹 커패시터를 캐비티에 실장한다. 다음으로, 에폭시 재질의 빌트-업 필름(built-up film)을 임베딩된 기판에 붙이고 고온 및 고압으로 압착한다. 다음으로, 기판의 한쪽 면에 부착되어 있는 테이프를 제거하고 그 반대 면에 에폭시 재질의 빌트-업 필름을 임베딩된 기판에 붙이고 고온 및 고압으로 압착하는 과정을 통해 이루어질 수 있다.
본 실시 형태에 의해 제조된 적층 세라믹 커패시터(100)를 기판에 임베딩한 후 레이저로 비아 홀을 가공하고 상기 비아 홀을 도금 처리한 후 리플로우(reflow) 가혹 시험을 하였다. 이후, 외부 전극의 곡률에 따른 평탄도를 계산하고 각각의 평탄도에서 리플로우 후 발생되는 크랙의 빈도 수를 확인하였다.
이때, 제1 및 제2 외부 전극(131, 132)의 밴드(131a, 131b, 132a, 132b)의 일단에서 타단까지의 거리를 A로, 밴드(131a, 131b, 132a, 132b)의 일단으로부터 1/2×A의 지점에서의 제1 및 제2 도금층(141, 142)의 표면으로부터 세라믹 본체(110)의 내측으로 수직으로 3 ㎛ 이격된 지점에서 세라믹 본체(110)의 길이 방향으로 가상선을 그었을 때 상기 가상선이 제1 및 제2 도금층(141, 142)의 표면과 만나는 지점 사이의 거리를 B로 규정한다.
하기 표 1은 도금이 완료된 기판을 260 ℃ 및 10 분의 조건으로 5회 연속 리플로우한 후 비아 단면의 크랙 빈도 수를 확인한 결과를 나타낸 것이다.
Band 평탄도
(B/A, %)		 Via crack 발생 빈도수
(reflow 5회 후)
40 85/200
45 45/200
50 15/200
55 3/200
60 0/200
65 0/200
70 0/200
75 0/200
80 0/200
85 0/200
상기 표 1을 참조하면, 외부 전극의 밴드의 평탄도가 55 % 이하인 경우 비아 단면에 크랙이 발생함을 알 수 있다. 또한, 평탄도가 점차 낮아질수록 비아 단면의 크랙 발생율도 증가함을 알 수 있다. 따라서, 비아 단면에 크랙이 발생하지 않는 바람직한 외부 전극의 밴드의 평탄도는 60 % 이상임을 알 수 있다.
한편, 에어 블로우잉(air blowing) 공법을 이용하여 세라믹 본체(100)와 제2 외부 전극(132)이 이루는 각도를 다양하게 조절한 후 도금을 하여 제2 도금층(142)을 형성하여 적층 세라믹 커패시터(100)를 제작한 후, 기판에 임베딩하여 리플로우(reflow) 가혹 시험을 하였다.
이때, 상기 제1 및 제2 외부 전극의 밴드의 일단을 P로, P로부터 1/10×A 이격된 지점을 Q로, Q에서 세라믹 본체의 두께 방향으로 수직으로 가상선을 그었을 때 상기 가상선이 제1 및 제2 도금층의 표면과 만나는 지점을 R로 규정할 때, 선분 PQ와 선분 PR이 이루는 각도(θ)를 계산한 후, 각각의 각도에서 리플로우 후 발생되는 세라믹 본체와 외부 전극의 디라미네이션의 빈도 수를 확인하였다.
하기 표 2는 도금이 완료된 기판을 260 ℃ 및 10 분의 조건으로 5회 연속 리플로우한 후 단면을 관찰하여 디라미네이션의 빈도 수를 확인한 결과를 나타낸 것이다.
Band 끝단부 각도
(θ, degrees)		 Delamination 발생 빈도수
(reflow 5회 후)
10 0/200
15 0/200
20 0/200
25 0/200
30 0/200
35 0/200
40 3/200
45 18/200
50 27/200
55 42/200
상기 표 2를 참조하면, 외부 전극의 밴드의 끝단부의 각도가 35 ° 까지는 디라미네이션이 발생되지 않았다. 그러나, 외부 전극의 밴드의 끝단부의 각도가 40 ° 이상인 경우 디라미네이션이 발생하였고 이러한 외부 전극의 밴드의 끝단부의 각도가 커질수록 디라미네이션의 발생 빈도 수는 증가하였다. 따라서, 디라미네이션이 발생되지 않기 위해서는 외부 전극의 끝단부의 각도(θ)가 35 ° 이하이어야 함을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 131a, 131b, 132a, 132b ; 밴드
131c, 132c ; 머리 부분 200 ; 에어 블로우잉 장치

Claims (10)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극;
    상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 및
    상기 제1 및 제2 외부 전극의 둘레를 감싸도록 형성된 제1 및 제2 도금층; 을 포함하며,
    상기 제1 및 제2 외부 전극의 밴드의 일단에서 타단까지의 거리를 A로, 밴드의 일단으로부터 1/2×A의 지점에서의 상기 제1 및 제2 도금층의 표면으로부터 상기 세라믹 본체의 내측으로 수직으로 3 ㎛ 이격된 지점에서 상기 세라믹 본체의 길이 방향으로 가상선을 그었을 때 상기 가상선이 상기 제1 및 제2 도금층의 표면과 만나는 지점 사이의 거리를 B로 규정할 때, B/A ≥ 0.6인 기판 내장용 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부 전극의 밴드의 일단을 P로, 상기 P로부터 1/10×A 이격된 지점을 Q로, 상기 Q에서 세라믹 본체의 두께 방향으로 수직으로 가상선을 그었을 때 상기 가상선이 상기 제1 및 제2 도금층의 표면과 만나는 지점을 R로 규정할 때, 선분 PQ와 선분 PR이 이루는 각도(θ)는, θ ≤ 35°인 것을 특징으로 하는 기판 내장용 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 세라믹 본체의 두께는 80 ㎛ 이하인 것을 특징으로 하는 기판 내장용 적층 세라믹 커패시터.
  4. 복수의 세라믹 그린 시트를 마련하는 단계;
    상기 각각의 세라믹 그린 시트 상에 도전성 페이스트를 이용하여 서로 대향하는 방향으로 노출된 복수의 제1 및 제2 내부 전극을 두께 방향을 따라 번갈아 형성하는 단계;
    상기 제1 및 제2 내부 전극이 형성된 복수의 세라믹 그린 시트를 적층하여 적층체를 형성하는 단계;
    상기 적층체를 소성하여 세라믹 소체를 형성하는 단계;
    상기 세라믹 소체의 양 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 접촉되어 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 및
    상기 제1 및 제2 외부 전극의 둘레를 감싸도록 제1 및 제2 도금층을 형성하는 단계; 를 포함하며,
    상기 제1 및 제2 외부 전극의 밴드의 일단에서 타단까지의 거리를 A로, 밴드의 일단으로부터 1/2×A의 지점에서의 상기 제1 및 제2 도금층의 표면으로부터 상기 세라믹 본체의 내측으로 수직으로 3 ㎛ 이격된 지점에서 상기 세라믹 본체의 길이 방향으로 가상선을 그었을 때 상기 가상선이 상기 제1 및 제2 도금층의 표면과 만나는 지점 사이의 거리를 B로 규정할 때, B/A ≥ 0.6인 기판 내장용 적층 세라믹 커패시터의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 및 제2 외부 전극의 밴드의 일단을 P로, 상기 P로부터 1/10×A 이격된 지점을 Q로, 상기 Q에서 세라믹 본체의 두께 방향으로 수직으로 가상선을 그었을 때 상기 가상선이 상기 제1 및 제2 도금층의 표면과 만나는 지점을 R로 규정할 때, 선분 PQ와 선분 PR이 이루는 각도(θ)는, θ ≤ 35°인 것을 특징으로 하는 기판 내장용 적층 세라믹 커패시터의 제조 방법.
  6. 제4항에 있어서,
    상기 적층체를 형성하는 단계에서, 상기 적층체의 두께가 80 ㎛ 이하가 되도록 적층하는 것을 특징으로 하는 기판 내장용 적층 세라믹 커패시터의 제조 방법.
  7. 제4항에 있어서,
    상기 제1 및 제 외부 전극을 형성하는 단계는, 상기 세라믹 소체의 양단을 페이스트에 디핑하여 제1 및 제2 외부 전극을 형성하는 단계 및 상기 제1 및 제2 외부 전극의 밴드 쪽으로 에어 블로우잉(air blowing)을 하는 단계를 포함하는 것을 특징으로 하는 기판 내장용 적층 세라믹 커패시터의 제조 방법.
  8. 제7항에 있어서,
    상기 에어 블로우잉 단계는, 에어 블로우잉의 유속과 방향을 조절하여 상기 제1 및 제2 외부 전극의 밴드의 표면 평탄도 및 상기 세라믹 본체와 상기 제1 및 제2 외부 전극 간의 각도를 제어하는 것을 특징으로 하는 기판 내장용 적층 세라믹 커패시터의 제조 방법.
  9. 적층 세라믹 커패시터를 마련하는 단계;
    기판에 캐비티를 형성하는 단계;
    상기 캐비티에 상기 적층 세라믹 커패시터를 실장하는 단계;
    임베딩된 기판에 에폭시 재질의 빌트-업 필름(built-up film)을 붙이고 고온 및 고압으로 압착하는 단계;
    상기 기판에 상기 적층 세라믹 커패시터의 외부 전극이 노출되도록 비아 홀을 형성하는 단계; 및
    상기 비아 홀을 도전성 물질로 채워 적층 세라믹 커패시터가 임베딩된 기판을 제조하는 단계; 를 포함하며,
    상기 적층 세라믹 커패시터는, 제1 및 제2 외부 전극의 밴드의 일단에서 타단까지의 거리를 A로, 밴드의 일단으로부터 1/2×A의 지점에서의 제1 및 제2 도금층의 표면으로부터 세라믹 본체의 내측으로 수직으로 3 ㎛ 이격된 지점에서 세라믹 본체의 길이 방향으로 가상선을 그었을 때 상기 가상선이 상기 제1 및 제2 도금층의 표면과 만나는 지점 사이의 거리를 B로 규정할 때, B/A ≥ 0.6인 임베디드 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 외부 전극의 밴드의 일단을 P로, 상기 P로부터 1/10×A 이격된 지점을 Q로, 상기 Q에서 세라믹 본체의 두께 방향으로 수직으로 가상선을 그었을 때 상기 가상선이 상기 제1 및 제2 도금층의 표면과 만나는 지점을 R로 규정할 때, 선분 PQ와 선분 PR이 이루는 각도(θ)는, θ ≤ 35°인 것을 특징으로 하는 임베디드 기판의 제조 방법.
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