KR102460760B1 - 적층형 커패시터 - Google Patents

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KR102460760B1
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Abstract

본 발명은, 유전체층 및 복수의 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 양 단부에 각각 배치되어 내부 전극의 노출된 부분과 접속되는 외부 전극; 을 포함하며, 상기 외부 전극은, 상기 커패시터 바디에 상기 내부 전극과 접속되도록 형성되는 도전층; 니켈(Ni)과 인(P)을 포함하고, 상기 도전층을 커버하도록 형성되는 내측 도금층; 및 팔라듐(Pd)과 인(P)을 포함하고, 상기 내측 도금층을 커버하도록 형성되는 외측 도금층; 을 포함하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
일반적인 적층형 커패시터는, 외부 전극의 도금층이 니켈 도금층과 주석 도금층으로 이루어지며, 기판에 실장시 주석을 포함하는 솔더(Sn-base solder)를 사용하고 있다.
그러나, 주석을 포함하는 솔더의 경우, 제품에서 150℃ 이상의 고온 신뢰성을 요구하는 경우 크랙 등의 문제가 발생할 수 있고, 이에 최근에는 접합 물질로서 에폭시와 금속성 필러를 주성분으로 하는 전도성 접착제 등이 사용되는 추세이다.
그러나, 접합 물질로 상기의 전도성 접착제를 사용하면, 외부 전극의 도금층이 주석으로 이루어지는 경우, 전도성 접착제와 도금층 간의 접합력이 저하되므로, 적층형 커패시터의 실장 불량을 증가시키는 문제가 발생할 수 있다.
국내등록특허 제10-1313699호
본 발명의 목적은 적층형 커패시터를 전도성 접착제를 사용하여 기판에 실장 할 때, 고온 신뢰성을 요구하더라도, 전도성 접착제와 도금층 간의 접합력 약화를 방지하여 실장 불량을 방지할 수 있는 적층형 커패시터를 제공하는데 있다.
본 발명의 일 측면은, 유전체층 및 복수의 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 양 단부에 각각 배치되어 내부 전극의 노출된 부분과 접속되는 외부 전극; 을 포함하며, 상기 외부 전극은, 상기 커패시터 바디에 상기 내부 전극과 접속되도록 형성되는 도전층; 니켈(Ni)과 인(P)을 포함하고, 상기 도전층을 커버하도록 형성되는 내측 도금층; 및 팔라듐(Pd)과 인(P)을 포함하고, 상기 내측 도금층을 커버하도록 형성되는 외측 도금층; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 내측 도금층은, 내측 도금층의 총 중량에 대하여 인의 함량이 4 중량% 초과 8 중량% 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되는 제5 및 제6 면을 포함하고, 유전체층을 사이에 두고 일단이 상기 커패시터 바디의 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 복수의 내부 전극을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 외부 전극의 도전층은, 커패시터 바디의 제3 및 제4 면에 각각 형성되어 내부 전극의 노출된 부분과 접속되는 접속부와, 상기 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 밴드부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 내측 도금층은 상기 도전층 상에 무전해 도금으로 니켈과 인을 포함하는 제1 금속층을 도금하여 형성되고, 상기 외측 도금층은 상기 내측 도금층 상에 무전해 도금으로 팔라듐과 인을 포함하는 제2 금속층을 도금하여 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 도전층은 구리와 은 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 내측 도금층의 두께는 1 내지 10㎛일 수 있다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터를 전도성 접착제를 사용하여 기판에 실장 할 때 고온 신뢰성을 요구하더라도, 전도성 접착제와 도금층 간의 접합력 약화를 방지하여 적층형 커패시터의 실장 불량을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4 는 도 3에서 외부 전극이 도전층만 형성된 것을 나타낸 단면도이다.
도 5 는 도 4에서 외부 전극에 내측 도금층이 더 형성된 것을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 예에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 3은 도 1의 I-I'선 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(130, 140)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 예에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 또한, 본 실시 예에서, 적층형 커패시터(100)의 실장 면은 커패시터 바디(110)의 제1 면(1)일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(130, 140)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(130, 140)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(130, 140)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(130, 140)은 커패시터 바디(110)의 표면에 형성되어 제1 및 제2 내부 전극(121, 122)과 접속되는 제1 및 제2 도전층(131, 141)과, 제1 및 제2 도전층(131, 141)을 각각 커버하도록 형성되는 제1 및 제2 내측 도금층(132, 142)과, 제1 및 제2 내측 도금층(132, 142)을 각각 커버하도록 형성되는 제1 및 제2 외측 도금층(133, 143)을 각각 포함한다.
제1 도전층(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)의 노출된 부분과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제2 도전층(141)은 제2 접속부(141a)와 제2 밴드부(141b)를 포함할 수 있다.
제2 접속부(141a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)의 노출된 부분과 접속되는 부분이고, 제2 밴드부(141b)는 제2 접속부(141a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(141b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
이러한 제1 및 제2 도전층(131, 141)은 구리(Cu), 은(Ag) 중 적어도 하나를 포함할 수 있고, 이와 함께 글라스(Glass) 및 에폭시(Epoxy) 등을 더 포함할 수 있다.
제1 및 제2 내측 도금층(132, 142)은 니켈(Ni)과 인(P)을 포함하여 형성될 수 있다.
또한, 제1 및 제2 내측 도금층(132, 142)은 제1 및 제2 도전층(131, 141) 상에 니켈과 인을 포함하는 제1 금속층을 도금하여 형성될 수 있다.
이때, 제1 및 제2 내측 도금층(132, 142)은 각각 무전해 도금으로 형성될 수 있으며, 이렇게 무전해 도금으로 제1 및 제2 내측 도금층(132, 142)을 형성하면 전해 도금에 비해 도금성의 특성이 크게 차이 나지 않으면서도 전해 도금으로 형성된 피막 보다 우수한 내식성을 가지게 할 수 있고, 위치 별로 대체로 동일하게 도금이 성장하여 균일한 도금 두께를 가지게 할 수 있다.
또한, 전해 도금 방법은 바렐 도금 진행시 통전을 위한 스틸 볼 등의 더미를 추가로 투입하여 도금을 진행하는 반면에, 본 실시 예에서와 같이, 무전해 도금을 하게 되면 더미 없이 피도금체만 도금을 진행할 수 있기 때문에 도금 준비 작업 및 도금 후 피도금체의 불량 선별 작업을 보다 용이하게 진행할 수 있다.
또한, 제1 및 제2 내측 도금층(132, 142)은, 제1 및 제2 내측 도금층(132, 142)의 각각의 총 중량에 대하여 인의 함량이 4 중량% 초과 8 중량% 이하일 수 있다.
아래 표 1에서, 내식성은 염수분무시험을 통해 확인할 수 있으며, 시간이 길수록 내식성이 우수한 것을 나타낸다.
# P의 함량 (중량%) 내식성 최대도금속도 (um/hr)
1 0
2 3 24시간 20
3 4 24시간 20
4 5 96시간 25
5 6 96시간 25
6 7 96시간 25
7 8 96시간 25
8 11 1000시간 15
9 12 1000시간 15
이때, 인은 니켈 피막의 특성을 결정하는 역할을 수행할 수 있다. 표 1을 참조하면, 인(P)이 포함되지 않은 #1은 무전해도금에서는 도금이 불가능한 조건이다.
그리고, 인의 함량이 4중량% 이하인 #2, #3의 경우 제1 및 제2 내측 도금층(132, 142)의 내식성이 감소하는 것을 확인할 수 있으며, 이에 도금시 안정성이 저하되는 문제가 발생할 수 있다.
그리고, 인의 함량이 8중량%를 초과하는 #8, #9의 경우 니켈 석출 속도가 저하될 수 있음을 확인할 수 있다.
이렇게 니켈의 석출 속도가 저하되는 경우, 동일한 도금 두께를 형성시키기 위해서는 도금 시간이 더 길어지게 되고, 그로 인해 제품 제조 시간이 증가하여 생산성이 감소하는 문제가 발생될 수 있다.
또한, 제1 및 제2 내측 도금층(132, 142)의 두께는 4㎛일 수 있다. 제1 및 제2 내측 도금층(132, 142)의 두께가 4㎛ 미만인 경우 니켈 커버리지가 부족하여 하부의 제1 및 제2 도전층(131, 141)이 노출되는 불량의 문제가 발생할 수 있다.
제1 및 제2 외측 도금층(133, 143)은 팔라듐(Pd)과 인(P)을 포함하여 형성될 수 있다.
또한, 제1 및 제2 외측 도금층(133, 143)은 제1 및 제2 내측 도금층(132, 142) 상에 각각 무전해 도금으로 팔라듐과 인을 포함하는 제2 금속층을 도금하여 형성될 수 있다.
이때, 제1 및 제2 외측 도금층(133, 143)은 제1 및 제2 내측 도금층(132, 142)의 니켈 성분이 산화하는 것을 방지하는 역할을 하므로, 바람직하게는 산화가 적은 귀금속을 포함하는 재료를 이용하여 얇게 형성할 수 있다.
제1 및 제2 외측 도금층(133, 143)의 두께가 두꺼워지면 도금층의 깨짐 등의 문제가 발생할 가능성이 높아질 수 있다.
이렇게 무전해 도금으로 제1 및 제2 외측 도금층(133, 143)을 형성하면 전해 도금에 비해 도금성의 특성이 크게 차이 나지 않으면서도 전해 도금으로 형성된 피막 보다 우수한 내식성을 가지게 할 수 있고, 위치 별로 대체로 동일하게 도금이 성장하여 균일한 도금 두께를 가지게 할 수 있다.
본 실시 예의 적층형 커패시터는, 전도성 접착제를 사용하여 기판에 실장하며, 150℃ 이상의 고온 신뢰성을 요구하는 제품이다.
제1 및 제2 외측 도금층(133, 143)은 기판에 실장시 이러한 전도성 접착제와 접촉되는 부분으로 기판과의 접합력의 저하가 발생하지 않으면서 주석을 포함하지 않기 때문에 고온에서의 신뢰성 문제 또한 발생하지 않는다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 132: 제1 및 제2 도전층
132, 142: 제1 및 제2 내측 도금층
133, 143: 제1 및 제2 외측 도금층

Claims (7)

  1. 유전체층 및 복수의 내부 전극을 포함하는 커패시터 바디; 및
    상기 커패시터 바디의 양 단부에 각각 배치되어 내부 전극의 노출된 부분과 접속되는 외부 전극; 을 포함하며,
    상기 외부 전극은,
    상기 커패시터 바디에 상기 내부 전극과 접속되도록 형성되는 도전층;
    니켈(Ni)과 인(P)을 포함하고, 상기 도전층을 커버하도록 형성되는 내측 도금층; 및
    팔라듐(Pd)과 인(P)을 포함하고, 상기 내측 도금층을 커버하도록 형성되고, 상기 외부 전극의 최외곽층이 되는 외측 도금층; 으로 구성되는 총 3중층 구조를 가지는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 내측 도금층은, 내측 도금층의 총 중량에 대하여 인의 함량이 4 중량% 초과 8 중량% 이하인 적층형 커패시터.
  3. 제1항에 있어서,
    상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되는 제5 및 제6 면을 포함하고, 유전체층을 사이에 두고 일단이 상기 커패시터 바디의 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 복수의 내부 전극을 포함하는 적층형 커패시터.
  4. 제3항에 있어서,
    상기 외부 전극의 도전층은, 커패시터 바디의 제3 및 제4 면에 각각 형성되어 내부 전극의 노출된 부분과 접속되는 접속부와, 상기 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 밴드부를 포함하는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 내측 도금층은 상기 도전층 상에 무전해 도금으로 니켈과 인을 포함하는 제1 금속층을 도금하여 형성되고,
    상기 외측 도금층은 상기 내측 도금층 상에 무전해 도금으로 팔라듐과 인을 포함하는 제2 금속층을 도금하여 형성되는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 도전층이 구리와 은 중 적어도 하나를 포함하는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 내측 도금층의 두께가 1 내지 10㎛인 적층형 커패시터.
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