JP7080579B2 - 電子部品製造方法 - Google Patents

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Description

本発明は、電子部品及び電子部品製造方法に係り、特にショートがおきにくい信頼性の高い構造のキャパシタを内蔵するものに関する。
近年、電子機器の高機能化及び小型化に伴って、半導体装置を構成する配線基板の高密度化の要求が高まっている。そこで、回路配線の微細化、抵抗、キャパシタ、インダクタ等の受動部品の小型化が求められている。しかしながら更なる小型化要求も有り、これら小型受動部品の小型化と基板表面への高密度実装のみでは限界がある。そこでこのような問題を解決すべく、実装基板に受動部品を内蔵化する技術が提案されている（例えば、特許文献１参照。）。
すなわち、受動部品を印刷や真空成膜法で形成することで多層基板内に内蔵させ、小型化を可能としている。さらに多層基板内に形成することによって配線長を短くすることが可能となるので、高周波ノイズを軽減することが可能となるという長所もある。
基板の材料として、ガラスエポキシ樹脂に代表される有機材料を用いる有機コア基板が用いられている。有機コア基板にキャビティを設けチップコンデンサを埋設する方法も知られている。
一方、基板の材料としては、近年のガラス材料への穴あけ技術の進歩により、ガラス材料を用いた電子回路基板が注目されている。例えば、３００μｍ厚のガラスに対して１００μｍ以下の小径スルーホールを１５０μｍピッチ以下で形成することが可能である。さらに、このことからガラス材料をコアに用いた回路基板（以下、「ガラス回路基板」と称する）は、ガラスの線熱膨張係数（ＣＴＥ）が２ｐｐｍ～８ｐｐｍと小さく、シリコンチップと整合するため実装信頼性が高く、さらに平坦性に優れるため高精度な実装が可能になる。
さらにガラス回路基板は、平坦性に優れるために微細配線形成性、高速伝送性にも優れている。さらにガラスの透明性、化学的安定性、高弾性、かつ、安価である特徴を活かした電子回路基板への応用が研究されており、半導体装置用インターポーザ、撮像素子用回路基板、通信機器用のＬＣ分波器（ダイプレクサ）等の製品化が期待されている。これらガラスをコアとする電子回路にはデカップリングコンデンサやＬＣ回路等を形成する必要性があることから、キャパシタを内蔵する要求が高まっている。
特開平１０－３２０６２２号公報
上述したキャパシタ内蔵基板では、次のような問題があった。すなわち、チップコンデンサの占有体積が大きくなるために、配線引き回しに制約が生じる。また、有機コア基板の場合、チップコンデンサの埋設により基板平坦性が低下する。さらに有機基板とチップ部品の線熱膨張係数の差から、接続信頼性が低下する虞がある。
また、有機コア基板を用いて多層回路内にＭＩＭ構造（Ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）のキャパシタを作りこむ場合、有機コア基板が誘電体層と比較すると線熱膨張係数が大きいため、熱サイクルによって誘電体層が剥離するあるいは誘電体層にクラックが入ることで、キャパシタのショートあるいはオープン不良が発生する信頼性低下の問題があった。
そこで本発明は、このような事情に鑑みてなされたもので、信頼性の高いＭＩＭ構造の薄膜キャパシタを有する基板を有することで、小型化・薄型化・高信頼化を実現できる電子部品製造方法を提供することを目的とする。
本発明の請求項１に係わる電子部品製造方法は、ガラスコア基板表面に、チタン層を形成し、前記チタン層上に銅層を形成し、前記銅層上にニッケル層を形成して、前記チタン層、前記銅層、及び前記ニッケル層からなる第１のシード金属層を形成し、前記第１のシード金属層の表面に導体回路を形成し、前記導体回路における所定の導体部上全面に下部電極、誘電体層、第１の上部電極、及び第２のシード金属層を順次形成し、前記第２のシード金属層上に、前記所定の導体部より小さい領域を形成するレジストパターンを形成し、前記レジストパターンにより形成された前記領域内に第２の上部電極を形成し、前記レジストパターンを除去し、前記第２のシード金属層において前記第２の上部電極と重ならない部位を除去し、前記第１の上部電極上に、前記第２のシード金属層及び前記第２の上部電極を覆うフォトレジストパターンを形成し、前記フォトレジストパターンをレジスト層として、前記下部電極、前記第１の上部電極、及び前記誘電体層のそれぞれの不要部分を除去し、前記フォトレジストパターンを除去し、前記第１の上部電極の、前記第２のシード金属層と重ならない部位を除去する。前記下部電極、前記第１の上部電極は、少なくとも銅、ニッケル、パラジウム、チタンから１種以上選ばれる金属を単体あるいは複数積層してなる。前記導体回路は、銅から形成される。
本発明によれば、コア基板として線熱膨張係数が低く弾性率が高いガラスコア基材を用いることで、熱サイクルによる寸法変動を避けることができると共に、熱サイクルをかけたときの電子回路の接続信頼性、外部接続端子の接続信頼性を確保することができる。また、上部電極と下部電極の端部同士の距離が確保でき、かつ、上部電極と下部電極を誘電体層により電気的に隔離できるために電極間のショートを防止することができ、電気的信頼性を高めることができる。
本発明の第１の実施の形態に係る電子部品の要部を示す縦断面図。 同電子部品を構成するガラスコア基板の製造工程を示す縦断面図。 同電子部品を構成するガラスコア基板の製造工程を示す縦断面図。 同電子部品を構成するガラスコア基板の製造工程を示す縦断面図。 同電子部品を構成するガラスコア基板の製造工程を示す縦断面図。 同電子部品を構成するガラスコア基板の製造工程を示す縦断面図。 同電子部品を構成するガラスコア基板の製造工程を示す縦断面図。 同電子部品を構成するガラスコア基板の製造工程を示す縦断面図。 同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図。 同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図。 同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図。 同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図。 同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図。 同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図。 同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図。 同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図。 同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図。 本発明の第２の実施の形態に係る電子部品の要部を示す縦断面図。 本発明の第３の実施の形態に係る電子部品の要部を示す縦断面図。
以下、図に基づいて、本発明の実施形態について説明する。
図１は本発明の第１の実施形態に係る電子部品（キャパシタ内蔵配線基板）１０を示す縦断面図、図２～図８は電子部品１０を構成するガラスコア基板２０を形成する工程を示す縦断面図、図９～図１７はガラスコア基板２０上にＭＩＭキャパシタ１０９を形成する工程を示す縦断面図である。ＭＩＭは、Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌを示している。
図１に示すように電子部品１０は、ガラスコア基板２０を有している。このガラスコア基板２０の上面には、第１上側多層配線層１３０Ａ、第２上側多層配線層１３０Ｂが順次積層配置されている。また、ガラスコア基板２０の下面には、第１下側多層配線層１３０Ｃ、第２下側多層配線層１３０Ｄが順次積層配置されている。
ガラスコア基板２０は、ガラス基材１００を有している。ガラス基材１００には貫通孔１０１が形成されており、この貫通孔１０１内壁面及びガラス基材１００の両面にわたってシード金属層１０２が形成されている。さらにシード金属層１０２は、銅めっき層（導体部）１０３によって覆われている。銅めっき層１０３の所定位置には外部接続端子１０４及びＭＩＭキャパシタ１０９が形成されている（図１７参照）。
ＭＩＭキャパシタ１０９は、図１７に示すように、銅めっき層１０３上全面に下部電極１１０、誘電体層１１１、上部電極１１２、シード金属層１１３を順次設けられている。シード金属層１１３の上部には上部電極１１４が形成されている。
上述したガラス基材１００の両面にわたって絶縁樹脂層１２０が形成され、銅めっき層１０３、外部接続端子１０４、ＭＩＭキャパシタ１０９を覆っている。
第１上側多層配線層１３０Ａは、絶縁樹脂層１３１を備えている。絶縁樹脂層１３１にはビアホール１３２や、導体回路１３３が形成されている。導体回路１３３の所定部位には外部接続端子１３４が形成されている。なお、第２上側多層配線層１３０Ｂ、第１下側多層配線層１３０Ｃ、第２下側多層配線層１３０Ｄについても同様である。
次に、各要素の材質、形状等について詳細に説明する。ガラス基材１００は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラス等が挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。但し、本実施形態における半導体用途では、無アルカリガラスを用いるのが望ましい。また、ガラス基材１００の厚みは１ｍｍ以下が好ましいが、ガラスの貫通孔形成プロセスの容易性や製造時のハンドリング性を考慮して、より好ましくは０．１ｍｍ以上０．８ｍｍ以下である。
ガラス基材１００の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法等が挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよく、特定のものに限定されない。ガラスの線膨張係数は－１ｐｐｍ／Ｋ以上１５．０ｐｐｍ／Ｋ以下であることが望ましい。－１ｐｐｍ／Ｋ未満である場合、ガラス材料自体を選定することが困難となり安価に作成できなくなる。１５．０ｐｐｍ／Ｋを超えると、誘電体との熱膨張係数の差異が大きく信頼性が低下してしまう。あるいは、ガラスコア基板２０にシリコンチップを実装する場合は、シリコンチップとの接続信頼性が低下してしまう。より好ましくは０．５ｐｐｍ／Ｋ以上８．０ｐｐｍ／Ｋ以下、更に好ましくは１．０ｐｐｍ／Ｋ以上４．０ｐｐｍ／Ｋ以下であることが望ましい。
また、ガラス基材１００には予め反射防止膜またはＩＲカットフィルタ等の機能膜が形成されていてもよい。また、強度付与、帯電防止付与、着色、テクスチャー制御等の機能が付与されても良い。これら機能膜の例として、強度付与にはハードコート膜、帯電防止付与については、帯電防止膜、着色については、光学フィルタ膜、テクスチャー制御においては、アンチグレア、光散乱膜等が挙げられるが、この限りではない。これら機能膜の形成方法としては、蒸着、スパッタ法、ウエット方式等の表面処理技術が用いられる。
シード金属層１０２はセミアディティブ工法における配線形成用において、電解めっきの給電層として作用する。ガラス基材１００直上及び貫通孔１０１内壁に設けられるシード金属層１０２は、例えば、スパッタ法、またはＣＶＤ法によって形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金単体もしくは複数組み合わせたものが用いられている。さらにその上に無電解めっき層（無電解銅めっき、無電解ニッケルめっき等）が形成されている。
下部電極１１０は、銅めっき層１０３と誘電体層１１１との密着性を向上させる機能を有し、上部電極１１２は、誘電体層１１１とシード金属層１１３との密着性を向上させる機能を有している。下部電極１１０及び上部電極１１２の材質は、例えばＴｉである。この他、例えばＣｕ、Ｎｉ、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを用いてもよい。Ｔｉは、密着性、電気伝導性、製造の容易性の観点及びコスト面から優れている。
下部電極１１０及び上部電極１１２の厚さは例えば、１０ｎｍ以上１μｍ以下であることが望ましい。１０ｎｍ未満である場合、密着強度が不十分となる虞がある。１μｍを超える場合、後述する製造工程において、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかる虞がある。下部電極１１０及び上部電極１１２の厚さは、より好ましくは１０ｎｍ以上、５００ｎｍ以下であることが望ましい。下部電極１１０及び上部電極１１２はそれぞれ厚みが異なってもよいが、構造上単純になるため同厚であることが望ましい。
誘電体層１１１は、絶縁性、比誘電率の観点からアルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムから選択することができる。誘電体層１１１の厚さは、１０ｎｍ以上１μｍ以下であることが望ましい。誘電体層１１１の厚さが、１０ｎｍ以下である場合、絶縁性を保つことが出来ずにキャパシタとしての機能が発現しない。誘電体層１１１の厚さが、１μｍ以上の場合、薄膜形成の時間がかかりすぎるばかりでなく、キャパシタの静電容量が小さくなりすぎて所望の容量が得られなくなる。誘電体層１１１の厚さは、より好ましくは５０ｎｍ以上、５００ｎｍ以下であることが望ましい。
シード金属層１１３はＭＩＭキャパシタ１０９の上部電極１１４をセミアディティブ法で形成するための給電層である。シード金属層１１３は例えばＣｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。より好ましくは銅であることが後のエッチング除去が簡便となるため銅であることが望ましい。シード金属層１１３の厚さは、１０ｎｍ以上５μｍ以下であることが望ましい。シード金属層１１３の厚さが、１００ｎｍ未満である場合、続く電解めっき工程において通電不良が発生する可能性がある。シード金属層１１３の厚さが、５μｍを超えると、エッチング除去に時間がかかってしまう。シード金属層１１３の厚さが、より好ましくは１００ｎｍ以上５００ｎｍ以下が望ましい。
上部電極１１４は、銅めっき層である。電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましいが、銅めっきの他、ニッケルめっき、クロムめっき、Ｐｄめっき、金めっき、ロジウムめっき、イリジウムめっき等であっても良い。
上部電極１１４の厚みは３μｍ以上３０μｍ以下であることが望ましい。３μｍ未満の場合、上部電極１１４を形成した後のエッチング処理によっては回路が消失してしまう虞がある。さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が３０μｍを超えると、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。より好ましくは５μｍ以上、２５μｍ以下であることが望ましい。さらに望ましくは１０μｍ以上、２０μｍ以下であることが望ましい。
ＭＩＭキャパシタ１０９は、上部電極１１２の大きさが、誘電体層１１１及び下部電極１１０よりも小さくなるように形成されている。上部電極１１２の端部と下部電極１１０の端部とを離間させることで、かつ、各端部間は誘電体層により隔離されているので、ショート不良のない信頼性を高めることができる。
次に、電子部品１０の製造方法について説明する。図２に示すように、ガラス基材１００を準備する。続いて図３に記載するようにガラス基材１００に貫通孔１０１を形成する。貫通孔１０１の断面形状や径は円筒状に限定されない。例えばＸシェイプのような貫通孔のトップ径とボトム径よりも中央部の径が狭くなるような形状でもよく、また、トップ径に対しボトム径が小さい形状等でもよい。更に、貫通孔のトップ径とボトム径よりも中央部の径が広くなるような形状でもよい。
貫通孔１０１の形成方法としては、レーザ加工、放電加工の他、感光性レジスト材料を用いる場合ではサンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工を用いてもよい。さらに感光性ガラスを用いて、ガラスコア基板２０を作成してもよい。なお、レーザ加工、放電加工が簡便でスループットが良いことから望ましい。さらに、用いることができるレーザは、ＣＯ２レーザ、ＵＶレーザ、ピコ秒レーザ、フェムト秒レーザ等から選択することができる。
続いて図４に示すように、貫通孔１０１が形成されたガラス基材１００の表面及び貫通孔１０１内にシード金属層１０２を形成する。シード金属層１０２は、電気特性、製造の容易性の観点及びコスト面の観点から、ガラス材料と密着が良好なチタン層と銅層とを順次スパッタ法で形成する。ガラス基材１００上の回路形成用のチタン層と銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから１μｍ以下とすることが望ましい。１μｍより厚い場合は、ピッチ３０μｍ以下の微細配線形成が困難となる。次に、無電解めっき層を形成する。チタン層と銅層のみである場合に比べて、貫通孔１０１内部すべてに金属皮膜を形成することができ、スルーホールの接続信頼性を向上させることができる。
なお、無電解めっき層は無電解銅めっき、無電解ニッケルめっき等が適用できるが、ガラス材料あるいはチタン層、銅層との密着性が良いことから無電解ニッケルめっきが好ましい。無電解ニッケルめっき厚が厚すぎると、微細な配線形成が困難となってしまうばかりでなく、膜応力増加による密着性が低下するため、無電解ニッケルめっき厚は１μｍ以下が望ましい。より望ましくは０．５μｍ以下が望ましい。さらに望ましくは０．３μｍ以下が望ましい。また、無電解ニッケルめっき皮膜には還元剤に由来する共析物であるリンや、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマス等が含まれていてもよい。以上の工程を経て、貫通孔１０１が形成されたガラス基板上にシード金属層１０２が形成された基板（図４参照）が得られる。
続いて図５に示すように、フォトレジストパターンＦＲを形成する。フォトレジストパターンＦＲの形成方法は、例えば、シード金属層１０２上全面にフォトレジスト層を形成する。形成するフォトレジスト層はネガ型ドライフィルムレジスト、ネガ型液状レジスト、ポジ型液状レジストが適用できる。レジスト層形成が簡便でかつ安価であるためネガ型フォトレジストであることが望ましい。レジスト層形成方法としては、例えばネガ型ドライフィルムレジストであればロールラミネート法、真空ラミネート法が適用できる。液状ネガ型、あるいはポジ型レジストである場合はスリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。これらレジスト層の形成方法は上記のものに限定されない。
続いて、フォトレジスト層に所望の回路パターンを一般的なフォトリソグラフィー法によって形成する。レジストパターンＦＲは後の銅めっき層１０３が形成される部分が露出するように位置あわせの上、露光、現像処理することによってパターニングする。レジスト層の厚さは、後工程の電解めっき厚に依存し、好ましくは５μｍ以上、２５μｍ以下であることが望ましい。レジスト層の厚さが５μｍより薄い場合、導体回路層となる電解めっき層を５μｍ以上に増膜できなくなり、回路の接続信頼性が低下する可能性がある。レジスト層の厚さが２５μｍより厚くなる場合、ピッチ３０μｍ以下の微細配線を形成することが困難となる。こうして図５に示すようなフォトレジストパターンＦＲが形成されたガラスコア基板２０を得る。
続いて図６に示すように、銅めっき層１０３を電解めっき法により形成する。電解めっき法として、電解銅めっきを用いることが、簡便、かつ、安価で、電気伝導性が良好であることから望ましい。電解銅めっき厚は３μｍ以上３０μｍ以下であることが望ましい。電解銅めっき厚３μｍ未満の場合、後のエッチング処理によっては回路が消失してしまう危険性があり、さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が３０μｍ以上である場合、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となる。より好ましくは５μｍ以上、２５μｍ以下であることが望ましい。さらに望ましくは１０μｍ以上、２０μｍ以下であることが望ましい。
なお、電解銅めっきの他、電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等を用いても良い。
次に、図７に示すように、電解めっきにより配線形成した後に不要となったレジスト層を除去し、シード金属層１０２を露出される。レジスト除去方法は限定されないが、例えば公知一般的方法においてアルカリ水溶液によって剥離除去することができる。
次に、図８に示すように、シード金属層１０２を除去し、回路を電気的に分断することによって、ガラス基材１００上に電子回路層を形成する。シード層除去方法として、無電解Ｎｉ層、銅層、チタン層を順次化学エッチング除去する方法を用いる。シード層除去方法及び用いられるエッチング液の種類は限定されない。
次に、図９～図１７を用いて、ガラスコア基板２０内にＭＩＭキャパシタ１０９を製造する方法を示す。なお、図９～図１７は、図８における二点鎖線Ｐで示す領域を拡大して示すものである。
図９中の銅めっき層１０３は、上述したようにして形成されており、導体回路層の一部である。次に、図１０に示すように、銅めっき層１０３上全面に下部電極（下部密着層）１１０、誘電体層１１１、さらに上部電極（上部密着層）１１２、さらにシード金属層１１３を順次薄膜形成する。薄膜の形成方法として、例えば、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザブレーション法、ＣＶＤ法等の一般的な方法を用いる。その他の薄膜形成方法を用いてもよい。
次に、図１１に示すように、レジストパターンＲＰを形成する。次に、図１２に示すように、シード金属層１１３を用いて電解めっき法によって上部電極１１４を形成する。電解めっき法は電解ニッケルめっき、電解銅めっき電解、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。
次に、図１３に示すように、不要になったレジストパターンＲＰを除去した後に、不要部分のシード金属層１１３を除去する。レジストパターンＲＰの除去は公知のアルカリ水溶液で剥離処理を行う。また、シード金属層１１３の除去は公知の化学エッチング液を用いることができる。さらにドライエッチング法により除去してもよい。
次に、図１４に示すように、フォトレジストパターンＦＰを形成する。次に、図１５に示すように、フォトレジストパターンＦＰをレジスト層として下部電極１１０、上部電極１１２及び誘電体層１１１の不要部分を除去する。下部電極１１０、上部電極１１２及び誘電体層１１１の除去方法は化学エッチング法、ドライエッチング法、いずれも公知方法を用いることでき、特に限定されることはない。
続いて図１６に示すように、不要となったフォトレジストパターンＦＰを除去する。この段階ではＭＩＭキャパシタ１０９の構造は、下部電極１１０及び上部電極１１２は同じ大きさとなっている。この場合、上部電極１１２及び下部電極１１０端部が誘電体層１１１の厚み分だけしか離れていないために下部電極１１０と上部電極１１２間でショート不良が発生する虞がある。このため、図１７に示す工程で上部電極１１２を構成する上部電極の不要部分を除去することによって上部電極１１２の大きさが、誘電体層１１１及び下部電極１１０よりも小さいＭＩＭキャパシタ１０９を製造することが可能となる。
この工程により上部電極１１２と下部電極１１０の端部の距離を離すことが可能となり、かつ各端部間は誘電体層１１１により隔離されているので、ショート不良のない信頼性の高いＭＩＭキャパシタ１０９を形成することが可能となる。
次に、図１を参照して第１上側多層配線層１３０Ａ、第２上側多層配線層１３０Ｂ、第１下側多層配線層１３０Ｃ、第２下側多層配線層１３０Ｄにおける多層配線の形成方法について説明する。
上述した絶縁樹脂層１２０及び絶縁樹脂層１３１として使用できる例としてはエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、あるいは感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール、感光性アクリル－エポキシ樹脂を用いても良い。絶縁樹脂の形成方法は限定されるものではなく、シート状のものであれば真空ラミネート、真空プレス、ロールラミネート法を用いることができる。液状のものであれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。なお、最外層であればソルダーレジストを用いても良い。
各絶縁樹脂層１２０及び絶縁樹脂層１３１の厚さは、好ましくは５μｍ以上５０μｍ以下であることが望ましい。５０μｍを超えると、絶縁樹脂に形成できるビアホール１３２を小径化が難しくなるため、配線の高密度化が実現できない虞があり、また、５μｍ未満である場合、層間絶縁性を確保することが困難となる。
各絶縁樹脂層１３１中のビアホール１３２の形成は、非感光性絶縁樹脂であればレーザ加工を用いることができる。レーザは、ＣＯ２レーザ、ＵＶレーザ、ピコ秒レーザ、フェムト秒レーザ等が挙げられるが、好ましくはＵＶレーザ、ＣＯ２レーザであることが簡便で望ましい。
感光性絶縁樹脂であればフォトリソグラフィー法によって形成することができる。ビアホール形成後に適宜過マンガン酸溶液によるデスミアを行うことで樹脂表面の粗化とビアホール内をクリーニングして銅めっき層１０３との密着性向上を行うことが望ましい。あるいはプラズマ処理によって樹脂表面及びビア内部をクリーニングする方法を行っても良い。
また、外部接続端子１３４に表面処理を行ってもよい。表面処理を行うことではんだボール１３５との接合性が向上する。表面処理は、スズやスズの合金めっき皮膜、無電解Ｎｉ－Ｐ／無電解Ｐｄ－Ｐ／Ａｕめっき皮膜、もしくは無電解Ｎｉ－Ｐ／Ａｕめっき皮膜等を成膜することができる。または、プレソルダー処理、または、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）等の有機皮膜処理が施されてもよい。はんだボール１３５はスクリーン印刷法、はんだボール振込み搭載法、電解めっき法等によって形成することができる。はんだボールの組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモン等一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。
この他、絶縁樹脂層１３１、ビアホール１３２、銅めっき層１０３形成を公知のセミアディティブ法あるいはサブトラクティブ法を用いて形成することを繰り返すことによって多層配線を形成してもよい。
なお、上述した説明では、ガラス基材１００上に形成された導体回路上へのＭＩＭキャパシタ１０９形成の一例を記載してあるが、このような構造に限られない。
本実施形態に係る電子部品１０によれば、コア基板として線熱膨張係数が低く弾性率が高いガラスを使用することによって、熱サイクルによる寸法変動が少ないキャパシタ内蔵回路基板が得られる。これにより、熱サイクルをかけたときの電子回路の接続信頼性、外部接続端子の接続信頼性を確保することができる。さらに下部電極と上部電極に挟持される誘電体層によって形成されるキャパシタにおいて、上部電極が誘電体及び下部電極よりも小さいことから、上部電極と下部電極の端部同士の距離を確保できると共に、上部電極と下部電極とを誘電体層により電気的に隔離できるために電極間のショートを防止することが可能となり、電気的信頼性を高めることができる。
図１８は本発明の第２の実施形態に係る電子部品１０Ａを示す縦断面図である。なお、なお、以下の説明において、図１と同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。
電子部品１０Ａにおいては、ＭＩＭキャパシタ１０９と同様の構成を有するＭＩＭキャパシタ１４０がガラスコア基板２０に積層配置された第１上側多層配線層１３０Ａ内に形成されている。すなわち、ＭＩＭキャパシタは、ガラスコア基板２０上に形成してもよく、また、ガラスコア基板２０に積層された他の多層配線層内に設けても良い。
図１９は本発明の第３の実施形態に係る電子部品１０Ｂを示す縦断面図である。なお、なお、以下の説明において、図１及び図１８と同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。
電子部品１０Ｂにおいては、はんだボール１３５が両面にあっても良い。さらに半導体チップ１５０やチップ部品１５１を搭載してもよい。
（実施例１）
図２に示すように、ガラス基材１００（日本電気硝子株式会社製ＯＡ－１０Ｇ、０．５ｍｍ厚、線熱膨張係数 ３ｐｐｍ／Ｋ）を準備する。続いて図３に示すようにピコ秒レーザ加工機を用いて貫通孔１０１の径がトップ径８０ｕｍ、ボトム径６０ｕｍで貫通孔１０１を形成する。さらに図４に示すようにガラス基材１００の表裏面にシード金属層１０２としてスパッタ法を用いてチタンを５０ｎｍ、銅を３００ｎｍ成膜した。さらにスルーホール内１０１内のシード金属層１０２の増膜を目的として０．１μｍ厚の無電解ニッケルめっき層を形成した。以上よりチタン、銅、ニッケルからなるシード金属層１０２を形成した。
次に図５に示すように２５μｍ厚の感光性ドライフィルムレジストをシード金属層１０２上にロールラミネートによって設け、フォトリソグラフィーによってレジストパターンＦＲを形成した。次に、図６に示すように１５μｍ厚みとなるように銅めっき層１０３を形成した後に、レジストパターンＦＲをアルカリ溶液中で剥離することにより、図７に示す基板を得る。さらにシード金属層１０２のＮｉ層を硝酸－過酸化水素混合エッチング液、Ｃｕ層を硫酸－過酸化水素混合エッチング液、Ｔｉ層を水酸化カリウム－過酸化水素エッチング液を用いて順次溶解除去し、図８に示すガラスコア基板２０を得た。
次に、図９に示すガラスコア基板３０上に形成された銅めっき層１０３上全面に、図１０に示すように、ＭＩＭキャパシタ１０９となるＴｉ／アルミナ／Ｔｉ／Ｃｕ層をそれぞれ５０ｎｍ／１００ｎｍ／５０ｎｍ／３００ｎｍになるようにスパッタ成膜した。続いて、銅めっき層１０３上全面にドライフィルムレジストを真空ラミネートにて形成した。
続いて図１１に示すように、一般的なフォトリソグラフィー法によりレジストパターンＲＰを形成した後に、電解銅めっきによりＭＩＭキャパシタ１０９の上部電極１１４を厚さ１０μｍで形成した。さらにレジストパターンＲＰをアルカリ水溶液で剥離除去後、ＭＩＭキャパシタ形成用のシード金属層１１３を硫酸－過酸化水素エッチング液で溶解除去した（図１３）。続いて図１５に示すように、上部電極１１４上にドライフィルムレジストＦＰを形成後パターニングして上部電極１１４を保護した基板を得た。
次に、図１６に示すように、上部電極１１２及び誘電体層１１１及び下部電極１１０をドライエッチング法により除去した（図１６）。最後にチタン層である上部電極１１２を水酸化カリウム－過酸化水素エッチング液を用いてエッチング除去することで、ＭＩＭキャパシタ１０９を得た。
上部電極１１２における銅めっき層（導体部）１０３の面に沿った領域は、誘電体層１１１の銅めっき層１０３の面に沿った領域及び下部電極１１０の銅めっき層の面に沿った領域よりも小さく形成されている。
さらに脂厚４０μｍのビルトアップ樹脂であるＧＸ－Ｔ３１（味の素ファインテクノ製）を真空ラミネートにより絶縁樹脂層１３１をガラスコア基板２０表裏両面に形成後、ＵＶレーザ加工機で直径６０μｍのビアホール１３２を形成した。さらにデスミア処理、無電解銅めっき処理によって厚さ０．８μｍの無電解銅めっき層を形成した後に、厚さ２５μｍのドライフィルムレジスト層を表裏両面に形成した。
フォトリソグラフィーによりレジストパターンを形成後、電解銅めっきによって厚さ１５μｍの導体回路層を表裏各層の多層回路層を形成した。以上の多層回路形成を繰り返すことで、ビルトアップ多層回路をガラスコア配線上表裏に各２層の回路層を形成した。表裏最外層はソルダーレジスト層を形成し、フォトリソグラフィーすることによって外部接続端子で本発明の実施例のＭＩＭキャパシタ１０９を得た。さらに図１に示す外部接続端子１３４表面にニッケル－金めっきを行いさらにはんだボール１３５を形成することで、ＭＩＭキャパシタ１０９を内蔵した電子部品ｎ１０を製造した。
（比較例１）
比較例１として、図２～図１５に示す工程を経て、図１６記載の上部電極１１２と誘電体層１１１及び下部電極１１０の大きさ（銅めっき層１０３の面方向の領域）が同一のＭＩＭキャパシタ１０９を内蔵した電子部品を作成した。図１７示す工程を実施しないこと以外、先の実施例１記載の方法と同方法である。この場合、上部電極１１２と下部電極１１０の端部の距離は誘電体層１１の厚み１００ｎｍのみ離間している。
（比較例２）
比較例２として、一般的な０．５ｍｍ厚のガラスエポキシ基板（線熱膨張係数１８ｐｐｍ／ｋ）を用いて電子部品を作成した例である。なお、貫通孔１０１はドリル加工機で１００μｍ径で形成した。さらに図４では、無電解銅めっきによってシード金属層１０２を形成した。その他の工程は、実施例１と同方法でＭＩＭキャパシタ１０９を内蔵する電子部品を作成した。
以上の実施例１、比較例１及び比較例２の基板を用いて－４０～１２５℃、１０００サイクル（高温，低温各３０分）の液槽冷熱衝撃試験を行なった。結果を表１に記載する。
Figure 0007080579000001
表１記載の結果において、実施例１では、冷熱衝撃試験後においても層間剥離することが無かった。１００サイクル毎に配線抵抗変化を追跡したが±３％以内と良好な結果であった。同様にＭＩＭキャパシタ１０９の容量変化を追跡したが、同様に±３％以内と良好な結果であった。
比較例１では、同試験の結果、配線の抵抗値変化は±３％以内と良好であったが、ＭＩＭキャパシタ１０９の容量は２００サイクル後に急激な低下が観測された。故障解析の結果、上部電極１１２と下部電極１１０間でのショートが確認された。
比較例２では、同試験の結果、配線の抵抗値変化は５００サイクル後に急激な上昇が確認され、ＭＩＭキャパシタ１０９の容量は２００サイクル後に急激な低下が観測された。故障解析の結果、ガラスエポキシ基板の貫通孔コーナで断線が確認され、さらにはＭＩＭキャパシタ１０９の上部電極１１２と下部電極１１０間で剥離が観測された。原因調査の結果、有機基板の線熱膨張起因と判明した。
以下に、本願出願の当初の特許請求の範囲に記載された発明と同等の記載を付記する。
［１］
ガラスコア基材と、
このガラスコア基材に積層され、内部に導体回路が形成された絶縁樹脂材層と、
前記導体回路を構成する導体部上に形成された下部電極と、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極とを有するキャパシタとを備え、
前記上部電極における前記導体部の面に沿った領域は、前記誘電体層の前記導体部の面に沿った領域及び下部電極の前記導体部の面に沿った領域よりも小さく形成されている電子部品。
［２］
前記導体回路、前記下部電極、前記上部電極は、少なくとも銅、ニッケル、パラジウム、チタンから１種以上選ばれる金属を単体あるいは複数積層してなる［１］に記載の電子部品。
［３］
前記誘電体層は、アルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムより選ばれる［１］に記載の電子部品。
［４］
両面を貫通する貫通孔が形成されたガラスコア基材と、
このガラスコア基材の両面にそれぞれ積層され、内部に前記貫通孔を介して互いに接続される導体回路が形成された絶縁樹脂材層と、
前記導体回路を構成する導体部上に形成された下部電極と、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極とを有するキャパシタとを備え、
前記上部電極における前記導体部の面に沿った領域は、前記誘電体層の前記導体部の面に沿った領域及び下部電極の前記導体部の面に沿った領域よりも小さく形成されている電子部品。
［５］
ガラスコア基板表面に導体回路を形成し、
前記導体回路における所定の導体部上に下部電極を形成し、
前記下部電極上に誘電体層を形成し、
前記誘電体層上に、前記誘電体層の前記導体部の面に沿った領域及び下部電極の前記導
体部の面に沿った領域よりも、その導体部に沿った領域が小さくなる上部電極を形成する電子部品製造方法。
本発明によれば、ガラスコア基板上にＭＩＭキャパシタを形成することで、電子部品を高い信頼性で製造することができ、半導体パッケージ基板、インターポーザ、光学素子用基板等に利用することができる。
１０，１０Ａ，１０Ｂ…電子部品（キャパシタ内蔵配線基板）、２０…ガラスコア基板、１００…ガラス基材、１０１…貫通孔、１０２…シード金属層、１０３…銅めっき層（導体部）、１０４…外部接続端子、１０９…キャパシタ、１１０…下部電極（下部密着層）、１１１…誘電体層、１１２…上部電極（上部密着層）、１１３…シード金属層、１１４…上部電極、１２０…絶縁樹脂層、１３０Ａ…第１上側多層配線層、１３０Ｂ…第２上側多層配線層、１３０Ｃ…第１下側多層配線層、１３０Ｄ…第２下側多層配線層、１３１…絶縁樹脂層、１３２…ビアホール、１３３…導体回路、１３４…外部接続端子、１３５…はんだボール、１４０…キャパシタ、１５０…半導体チップ、１５１…チップ部品。

Claims (1)

  1. ガラスコア基板表面に、チタン層を形成し、前記チタン層上に銅層を形成し、前記銅層上にニッケル層を形成して、前記チタン層、前記銅層、及び前記ニッケル層からなる第１のシード金属層を形成し、
    前記第１のシード金属層の表面に導体回路を形成し、
    前記導体回路における所定の導体部上全面に下部電極、誘電体層、第１の上部電極、及び第２のシード金属層を順次形成し、
    前記第２のシード金属層上に、前記所定の導体部より小さい領域を形成するレジストパターンを形成し、
    前記レジストパターンにより形成された前記領域内に第２の上部電極を形成し、
    前記レジストパターンを除去し、
    前記第２のシード金属層において前記第２の上部電極と重ならない部位を除去し、
    前記第１の上部電極上に、前記第２のシード金属層及び前記第２の上部電極を覆うフォトレジストパターンを形成し、
    前記フォトレジストパターンをレジスト層として、前記下部電極、前記第１の上部電極、及び前記誘電体層のそれぞれの不要部分を除去し、
    前記フォトレジストパターンを除去し、
    前記第１の上部電極の、前記第２のシード金属層と重ならない部位を除去し、
    前記下部電極、前記第１の上部電極は、少なくとも銅、ニッケル、パラジウム、チタンから１種以上選ばれる金属を単体あるいは複数積層してなり、
    前記導体回路は、銅から形成される、
    電子部品製造方法。
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