KR100755365B1 - 엠. 아이. 엠 커패시터들 및 그 형성방법들 - Google Patents
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Abstract
엠. 아이. 엠(MIM; METAL-INSULATOR-METAL) 커패시터들 및 그 형성방법들을 제공한다. 상기 커패시터들 및 그 형성방법들은 커패시터의 구성 요소 및 커패시터 주변의 절연막들을 이용해서 반도체 제조 공정을 단순화시킬 수 있는 방안을 제시해준다. 이를 위해서, 반도체 기판의 상부에 하부 및 상부 전극들이 차례로 적층된다. 상기 상부 및 하부 전극들 사이에 유전막 패턴이 개재된다. 상기 상부 전극 상에 그리고 하부 전극 아래에 식각 저지막 패턴 및 식각 버퍼막이 각각 배치된다. 상기 상부 및 하부 전극들은 각각이 유전막 패턴 및 식각 버퍼막의 일부분들을 노출시키도록 배치된다.
엠. 아이. 엠 커패시터, 반도체 제조 공정.
Description
도 1 은 본 발명에 따른 커패시터의 배치도이다.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 커패시터를 보여주는 단면도이다.
도 3 내지 10 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 커패시터의 형성방법을 설명해주는 단면도들이다.
본 발명은 반도체 장치의 개별 소자들 및 그 형성방법들에 관한 것으로써, 상세하게는, 엠. 아이. 엠(MIM; Metal-Insulator-Metal) 커패시터들 및 그 형성방법들에 관한 것이다.
최근에, 반도체 장치는 반도체 시장의 요구에 대응하기 위해서 복합칩(SOC; System On Chip)으로 제조되어지고 있다. 상기 복합칩은 소정 면적의 반도체 기판 상에 서로 다른 기능들의 반도체 회로들을 갖는다. 상기 반도체 회로들은 데이타 전송 기능, 캐쉬 기능 등을 담당한다. 이때에, 상기 복합칩은 엠. 아이. 엠 (MIM(Metal-Insulator-Metal)) 커패시터를 갖는다. 상기 커패시터는 MOS(Metal-Oxide-Semiconductor) 커패시터보다 반도체 장치 내 배치하는데 효율성을 갖는다. 왜냐하면, 상기 엠. 아이. 엠 커패시터는 반도체 기판의 상부에 형성되기 때문이다. 이는 반도체 장치의 디자인 룰에 저촉되지 않는 공간적인 여유를 가지게 할 수 있다.
그러나, 상기 엠. 아이. 엠 커패시터는 반도체 기판의 상부에 상부 및 하부 전극들, 그 전극들 사이의 유전막 패턴 그리고 커패시터의 전기 노드들을 순서적으로 배치해서 형성된다. 이때에, 상기 커패시터의 전기 노드들은 주변 영역의 회로 배선들과 함께 형성된다. 상기 커패시터의 전기 노드들은 상부 및 하부 전극과 접촉되도록 반도체 제조 공정을 통하여 배치된다. 이때에, 상기 반도체 제조 공정은 상부 및 하부 전극들, 유전막 패턴 그리고 회로 배선을 둘러싸는 막질들의 특성때문에 불안정한 공정 환경을 가질 수 있다. 이는 엠. 아이. 엠 커패시터의 전기적 특성을 열악하게 할 수 있다.
한편, "보호 절연막이 제공된 커패시터들을 갖는 반도체 장치(SEMICONDUCTOR DEVICE HAVING CAPACITORS PROVIDED WITH PROTECTIVE INSULATOR FILM) " 가 미국특허공보 제 6,740,974 호(U.S PATENT No. 6,740,974)에 타카시 요시토미(Takashi Yoshitomi) 에 의해 개시된 바 있다.
상기 미국특허공보 제 6,740,974 호에 따르면, 상기 반도체 장치는 확산 방지막 상에 배치된 커패시터를 포함한다. 상기 커패시터는 상부 및 하부 전극들 그리고 그 전극들 사이에 커패시터(Capacitive) 유전막을 갖는다. 그리고, 상기 커패 시터 유전막 및 상부 전극 사이에 보호 절연막이 개재된다. 상기 보호 절연막은 상부 전극 상에 배치될 수 있다. 상기 확산 방지막은 실리콘 나이트라이드(SiN)이다. 상기 보호 절연막은 알루미늄 옥사이드(Al2O3)이다.
상기 반도체 장치는 커패시터를 덮는 층간절연막을 더 포함한다. 상기 층간절연막을 관통하도록 상부 및 하부 전극들에 비아 홀들(Via Holes) 및 배선 트랜치들(Wiring Trenches)이 각각 배치된다. 상기 배선 트랜치들은 각각이 비아 홀들의 상부에 배치된다. 그리고, 상기 비아 홀들 및 배선 트랜치들은 금속 배선들로 각각 채워진다. 상기 금속 배선들을 형성하기 전, 상기 반도체 장치에 수소(Hydrogen)를 포함한 어닐링 공정이 수행된다. 이때에, 상기 보호 절연막은 어닐링 공정동안 커패시터 유전막에 수소가 침투하는 것을 막아준다. 상기 커패시터 유전막은 탄탈륨 옥사이드(Ta2O5)이다.
그러나, 상기 반도체 장치는 복잡한 구조의 커패시터를 갖는다. 왜냐하면, 상기 커패시터는 상부 및 하부 전극들 사이에 커패시터 유전막 뿐아니라 보호 절연막을 가지기 때문이다. 더우기, 상기 비아 홀들은 상부 및 하부 전극들 뿐만아니라 커패시터의 주변 영역에도 형성된다. 이때에, 상기 비아 홀들은 커패시터 및 그 상부의 옥사이드 물질, 그리고 주변 영역의 옥사이드 및 나이트라이드 물질들을 동시에 관통한다. 따라서, 상기 비아 홀들은 두 번 이상의 식각 공정들을 통해서 반도체 장치 내 배치된다. 즉, 상기 식각 공정들 중 하나는 비아 홀을 통해서 상부 및 하부 전극들, 그리고 주변 영역의 나이트라이드 물질을 노출시킨다. 상기 식각 공정들 중 나머지는 커패시터의 하부 및 상부 전극을 식각 버퍼막으로 사용해서 비아 홀들을 통하여 주변 영역의 나이트라이드 물질을 식각한다. 이를 통해서, 상기 식각 공정들은 상부 및 하부 전극들에 두 번 이상 식각 데미지를 줄 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상부 전극 상에 그리고 하부 전극 아래에 각각 배치된 식각 저지막 패턴 및 식각 버퍼막, 그 전극들 사이에 게재된 유전막 패턴을 가지고 반도체 제조 공정을 단순화하는데 적합한 엠. 아이. 엠 커패시터들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상부 및 하부 전극들 사이에 게재된 유전막 패턴, 그 패턴의 상부 및 하부에 각각 배치된 식각 저지막 패턴 및 식각 버퍼막을 사용해서 반도체 제조 공정을 단순화시킬 수 있는 엠. 아이. 엠 커패시터들의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 엠. 아이. 엠 커패시터 및 그 형성방법을 제공한다.
이 커패시터는 반도체 기판 상에 배치된 식각버퍼막을 포함한다. 상기 식각버퍼막 상에 하부전극이 배치된다. 상기 하부전극은 식각버퍼막 보다 작은 면적을 갖는다. 상기 하부전극 상에 유전막 패턴이 배치된다. 상기 유전막 패턴은 하부전극과 동일 면적을 갖는다. 상기 유전막 패턴 상에 상부전극이 배치된다. 상기 상부전극은 유전막 패턴 보다 작은 면적을 갖는다. 상기 상부전극 상에 식각저지막 패턴이 배치된다. 상기 식각저지막 패턴은 상부전극과 동일 면적을 갖는다. 상기 식각저지막 패턴, 상부전극, 유전막 패턴, 하부전극 및 식각버퍼막 상에 층간절연막이 덮인다. 상기 층간절연막, 식각저지막 패턴, 유전막 패턴 및 식각버퍼막을 관통하는 플러그 배선들이 배치된다. 상기 플러그 배선들은 상기 반도체 기판, 상기 하부전극 및 상기 상부전극과 전기적으로 접속한다. 상기 플러그 배선들의 각각은 하부 폭의 크기 대비 상부 폭의 크기를 크게 갖는다. 상기 식각버퍼막, 유전막 패턴 및 식각저지막 패턴은 실리콘 나이트라이드(SiN), 실리콘 탄소(SiC) 및 실리콘 탄소 나이트라이드(SiCN) 중 선택된 하나이다.
상기 형성방법은 반도체 기판 상에 식각버퍼막, 하부전극막, 유전막, 상부전극막 및 식각저지막을 차례로 형성하는 것을 포함한다. 상기 식각저지막 및 상부전극막을 차례로 패터닝해서 유전막 상에 상부전극 및 식각저지막 패턴을 형성한다. 상기 상부전극 및 식각저지막 패턴은 동일 면적을 가지도록 형성된다. 상기 상부전극 및 식각저지막 패턴을 갖는 반도체 기판 상에 제 1 세정 공정을 수행한다. 상기 유전막 및 상기 하부전극막을 차례로 패터닝해서 식각버퍼막 상에 하부전극 및 유전막 패턴을 형성한다. 상기 유전막 패턴 및 하부전극은 상부전극보다 큰 면적을 가지도록 형성된다. 상기 하부전극 및 유전막 패턴을 갖는 반도체 기판 상에 제 2 세정 공정을 수행한다. 상기 식각저지막 패턴, 상부전극, 유전막 패턴, 하부전극 및 식각버퍼막을 덮는 층간절연막을 형성한다. 상기 층간절연막, 식각저지막 패턴, 유전막 패턴 및 식각버퍼막에 비아홀들을 형성한다. 상기 비아홀들은 반도체 기판, 하부전극 및 상부전극을 동시에 노출시키도록 형성된다. 상기 비아홀들을 각각 채우는 플러그 배선들을 형성한다. 상기 비아홀들의 각각은 하부 폭의 크기 대비 상부 폭의 크기를 크게 가지도록 형성된다. 상기 식각버퍼막, 유전막 패턴 및 식각저지막 패턴은 실리콘 나이트라이드(SiN), 실리콘 탄소(SiC) 및 실리콘 탄소 나이트라이드(SiCN) 중 선택된 하나를 가지고 형성된다.
본 발명의 엠. 아이. 엠 커패시터들 및 그 형성방법들은 첨부된 참조 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 커패시터의 배치도이다. 그리고, 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 커패시터를 보여주는 단면도이다.
도 1 및 도 2 를 참조하면, 반도체 기판(10)의 상부에 식각 버퍼막(40)이 배치된다. 상기 식각 버퍼막(40)은 소정 영역에 볼록 면(Convex Surface)을 갖는다. 상기 소정 영역의 볼록 면 상에 상부 및 하부 전극들(75, 55)이 차례로 적층된다. 상부 전극(75)은 하부 전극(55)과 다른 면적을 갖도록 배치된다. 상기 하부 전극(55)은 상부 전극(75)보다 큰 면적을 갖도록 배치되는 것이 바람직하다. 이를 통해서, 상기 하부 전극(55)은 식각 버퍼막(40)의 일부분을 노출시키도록 배치된다. 상기 식각 버퍼막(40)의 일부분의 두께(T7)는 식각 버퍼막(40)의 중심 영역의 두께(T1)와 다르게 형성된다. 상기 식각 버퍼막(40)의 일부분의 두께(T7)는 식각 버퍼막(40)의 중심 영역의 두께(T1)보다 작게 형성되는 것이 바람직하다.
한편, 상기 상부 전극(75)의 두께(T4)는 하부 전극(55)의 두께(T2)와 동일하다. 상기 상부 전극(75)의 두께(T4)는 하부 전극(55)의 두께(T2)와 다를 수 있다. 상기 상부 및 하부 전극들(75, 55)은 타이타늄 나이트라이드(TiN) 또는 탄탈륨 나이트라이드(TaN)를 포함하는 금속 나이트라이드인 것이 바람직하다. 상기 식각 버퍼막(40)은 실리콘 나이트라이드(Si3N4), 실리콘 탄소(SiC) 및 실리콘 탄소 나이트라이드(SiCN) 중 선택된 하나인 것이 바람직하다.
상기 상부 및 하부 전극들(75, 55) 사이에 유전막 패턴(65)이 게재된다. 상기 유전막 패턴(65)은 상부 전극(75)으로부터 돌출되어서 하부 전극(55)과 동일한 면적을 갖는다. 상기 상부 전극(75)은 유전막 패턴(65)의 일부분을 노출시키도록 배치된다. 상기 유전막 패턴(65)의 일부분의 두께(T6)는 유전막 패턴(65)의 중심 영역의 두께(T3)와 다르게 형성된다. 상기 유전막 패턴(65)의 일부분의 두께(T6)는 유전막 패턴(65)의 중심 영역의 두께(T3)보다 작은 것이 바람직하다. 그리고, 상기 상부 전극(75) 상에 식각 저지막 패턴(85)이 배치된다. 상기 식각 저지막 패턴(85)은 상부 전극(75)과 동일한 면적을 갖는다. 상기 식각 저지막 패턴(85) 및 유전막 패턴(65)은 식각 저지막(40)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 유전막 패턴(65) 및 식각 버퍼막(40)의 일부분들의 두께들(T6, T7)은 식각 저지막 패턴(85)의 중심영역의 두께(T5)와 실질적으로 동일한 것이 바람직하다. 이를 통해서, 상기 하부 및 상부 전극들(55, 75), 그 전극들(55, 75) 사이에 게재된 유전막 패턴(65)은 하나의 엠. 아이. 엠 커패시터(78)를 구성한다. 상기 유전막 패턴(65) 및 식각 저지막 패턴(85)은 실리콘 나이트라이드(Si3N4), 실리콘 탄소(SiC) 및 실리콘 탄소 나이트라이드(SiCN) 중 선택된 하나인 것이 바람직하다.
상기 반도체 기판(10) 및 식각 버퍼막(40) 사이에 평탄화 층간절연막(20)이 게재된다. 상기 평탄화 층간절연막(20)으로 고립되도록 하부 플러그 배선(38)이 배치된다. 상기 하부 플러그 배선(38)은 반도체 기판(10)과 접촉한다. 상기 반도체 기판(10) 및 하부 플러그 배선(38) 사이에 다른 플러그 배선(도면에 미 도시)이 배치될 수 있다. 상기 평탄화 층간절연막(20)은 실리콘 산화막(SiO2)인 것이 바람직하다. 상기 하부 플러그 배선(38)은 타이타늄 나이트라이드(TiN)를 포함한 베리어 금속 및 구리(Cu)가 차례로 적층된 것이다.
상기 식각 버퍼막(40), 하부 전극(55), 유전막 패턴(65), 상부 전극(75) 및 식각 저지막 패턴(85) 상에 보호 층간절연막(110)이 덮인다. 상기 보호 층간절연막(110)으로 고립되도록 식각 버퍼막(40), 유전막 패턴(65) 및 식각 저지막 패턴(85) 에 상부 플러그 배선(140)들이 각각 배치된다. 상기 식각 버퍼막(40)의 상부 플러그 배선(140)은 하부 플러그 배선(38) 상에 위치되어서 하부 플러그 배선(38)과 접촉한다. 상기 보호 층간절연막(110)은 평탄화 층간절연막(20)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 상부 플러그 배선(140)은 타이타늄 나이트라이드(TiN)를 포함한 베리어 금속 및 구리(Cu)가 차례로 적층된 것이다.
한편, 상기 상부 전극(75) 및 식각 저지막 패턴(85)은 하부 플러그 배선(38) 또는 상부 플러그 배선(140)의 중심을 지나는 수직선(A)으로부터 제 1 거리(D1)만큼 이격되어서 위치된다. 상기 하부 전극(55) 및 유전막 패턴(65)은 하부 플러그 배선(38) 또는 상부 플러그 배선(140)의 중심을 지나는 수직선(A)으로부터 제 2 거리(D2)만큼 이격되어서 위치된다. 그리고, 상기 식각 저지막 패턴(85)의 상부 플러그 배선(140)의 중심은 하부 플러그 배선(38) 또는 상부 플러그 배선(140)의 중심을 지나는 수직선(A)으로부터 제 3 거리(D3)만큼 이격되어서 위치된다. 또한, 상기 유전막 패턴(65)의 상부 플러그 배선(140)의 중심은 하부 플러그 배선(38) 또는 상부 플러그 배선(140)의 중심을 지나는 수직선(A)으로부터 제 4 거리(D4)만큼 이격되어서 위치된다.
이제, 본 발명에 따른 엠. 아이. 엠 커패시터들의 형성방법들을 설명하기로 한다.
도 3 내지 10 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 커패시터의 형성방법을 설명해주는 단면도들이다.
도 1, 도 3 및 도 4 를 참조하면, 반도체 기판(10) 상에 평탄화 층간절연막 (20)을 형성한다. 상기 평탄화 층간절연막(20) 상에 하부 비아 홀(36)을 형성한다. 상기 하부 비아 홀(36)은 반도체 기판(10)을 노출시키도록 형성할 수 있다. 상기 하부 비아 홀(36)은 하부 콘택홀(30) 및 그 콘택홀(30)의 상부에 하부 트랜치 홀(33)을 갖도록 형성된다. 상기 하부 트랜치 홀(33)은 소정 직경(W2)을 갖는다. 그리고, 상기 하부 콘택홀(30)은 다른 직경(W1)을 갖는다. 상기 평탄화 층간절연막은 실리콘 산화막(SiO2)을 사용해서 형성하는 것이 바람직하다.
상기 하부 비아 홀(36)을 채우는 하부 플러그 배선(38)을 형성한다. 상기 하부 플러그 배선(38)을 덮도록 평탄화 층간절연막(20) 상에 식각 버퍼막(40) 및 하부 전극막(50)을 차례로 형성한다. 상기 하부 전극막(50)은 소정 두께(T2)를 갖도록 형성된다. 그리고, 상기 식각 버퍼막(40)은 다른 두께(T1)를 갖도록 형성된다. 상기 하부 전극막(50)은 타이타늄 나이트라이드(TiN) 또는 탄탈륨 나이트라이드(TaN)를 포함하는 금속 나이트라이드를 사용해서 형성하는 것이 바람직하다. 상기 식각 버퍼막(40)은 실리콘 나이트라이드(Si3N4), 실리콘 탄소(SiC) 및 실리콘 탄소 나이트라이드(SiCN) 중 선택된 하나를 사용해서 형성하는 것이 바람직하다. 상기 반도체 기판(10) 및 하부 플러그 배선(38) 사이에 다른 플러그 배선(도면에 미 도시)이 형성될 수 있다. 상기 하부 플러그 배선(38)은 타이타늄 나이트라이드(TiN)를 포함한 베리어 금속 및 구리(Cu)를 차례로 적층해서 형성하는 것이 바람직하다.
도 1 및 도 5 를 참조하면, 상기 하부 전극막(50) 상에 유전막(60)을 형성한다. 상기 유전막(60) 상에 상부 전극(70) 및 식각 저지막(80)을 차례로 형성한다. 상기 식각 저지막(80)은 소정 두께(T5)를 갖도록 형성된다. 상기 상부 전극막(70)은 다른 두께(T4)를 갖도록 형성된다. 그리고, 상기 유전막(60)은 또 다른 두께(T3)를 갖도록 형성된다. 상기 하부 전극막(50)의 두께는 상부 전극막(70)의 두께와 동일하게 형성될 수 있다. 상기 유전막(60) 및 식각 저지막(80)은 실리콘 나이트라이드(Si3N4), 실리콘 탄소(SiC) 및 실리콘 탄소 나이트라이드(SiCN) 중 선택된 하나를 사용해서 형성하는 것이 바람직하다. 상기 상부 전극막(70)은 타이타늄 나이트라이드(TiN) 또는 탄탈륨 나이트라이드(TaN)를 포함하는 금속 나이트라이드를 사용해서 형성하는 것이 바람직하다.
도 1 및 도 6 을 참조하면, 상기 식각 저지막(80) 상에 포토레지스트 패턴(90)을 형성한다. 상기 포토레지스트 패턴(90)을 식각 마스크로 사용해서 식각 저지막(80) 및 상부 전극막(70)에 식각 공정(94)을 차례로 수행한다. 상기 식각 공정(94)은 유전막(60) 상에 상부 전극(75) 및 식각 저지막 패턴(85)을 차례로 형성한다. 상기 식각 저지막 패턴(85) 및 상부 전극(75)은 동일한 면적을 갖도록 형성된다. 상기 식각 공정(94)은 식각 버퍼막(40)의 상부의 유전막(40)을 부분적으로 제거하도록 수행한다. 이때에, 상기 식각 저지막 패턴(85) 및 상부 전극(75)은 하부 플러그 배선(38)의 중심을 지나는 수직선(A)으로부터 제 1 거리(D1)만큼 이격되도록 형성된다. 그리고, 상기 상부 전극(75)은 유전막(60)의 일부분을 노출시키도록 형성된다. 상기 유전막(60)의 일부분의 두께(T6)는 유전막(60)의 중심영역의 두께(T3)와 다르게 형성된다.
상기 식각 공정(94)을 수행한 후, 상기 포토레지스트 패턴(90)을 반도체 기판(10)으로부터 제거한다. 그리고, 상기 식각 저지막 패턴(85) 및 상부 전극(75)을 갖는 반도체 기판에 제 1 세정 공정(98)을 수행한다. 상기 제 1 세정 공정(98)은 식각 공정(94)을 통해서 생성된 폴리머 막, 상부 전극(75) 및 식각 저지막 패턴(85)의 측벽들에 각각 생긴 식각 데미지 영역들을 제거하기 위해서 수행된다. 상기 제 1 세정 공정(98)은 불산(Hf)을 포함한 에천트(Etchant)를 사용해서 수행하는 것이 바람직하다. 상기 제 1 세정 공정(98)은 에싱(Ashing) 기술을 사용해서 수행할 수 있다.
한편, 상기 제 1 세정(98)을 수행한 후, 상기 유전막(60)의 일부분의 두께(T6)는 식각 저지막 패턴(85)의 중심 영역의 두께(T5)와 실질적으로 동일하도록 형성하는 것이 바람직하다.
도 1 및 도 7 을 참조하면, 상기 식각 저지막 패턴(85) 및 상부 전극(75)을 덮도록 유전막(60) 상에 포토레지스트 패턴(100)을 형성한다. 상기 포토레지스트 패턴(100)은 유전막(60)을 노출시키도록 형성한다. 상기 포토레지스트 패턴(100)은 도 6 의 포토레지스트 패턴(90)보다 큰 면적을 갖도록 형성된다. 상기 포토레지스트 패턴(100)을 식각 마스크로 사용해서 유전막(60), 하부 전극막(50) 및 식각 버퍼막(40)에 식각 공정(104)을 차례로 수행한다.
상기 식각 공정(104)은 식각 버퍼막(40) 상에 하부 전극(55) 및 유전막 패턴(65)을 차례로 형성한다. 상기 식각 공정(104)은 반도체 기판(10)의 상부의 식각 버퍼막(40)을 부분적으로 제거하도록 수행한다. 상기 유전막 패턴(65) 및 하부 전 극(55)은 동일한 면적을 갖도록 형성된다. 이때에, 상기 하부 전극(55) 및 유전막 패턴(65)은 하부 플러그 배선(38)의 중심을 지나는 수직선(A)으로부터 제 2 거리(D2)만큼 이격되도록 형성된다. 그리고, 상기 하부 전극(55)은 식각 버퍼막(40)의 일부분을 노출시키도록 형성된다. 상기 식각 버퍼막(40)의 일부분의 두께(T7)는 식각 버퍼막(40)의 중심영역의 두께(T1)와 다르게 형성된다.
상기 식각 공정(104)을 수행한 후, 상기 포토레지스트 패턴(100)을 반도체 기판(10)으로부터 제거한다. 그리고, 상기 유전막 패턴(65) 및 하부 전극(55)을 갖는 반도체 기판에 제 2 세정 공정(108)을 수행한다. 상기 제 2 세정 공정(108)은 식각 공정(104)을 통해서 생성된 폴리머 막, 유전막 패턴(65) 및 하부 전극(55)의 측벽들에 각각 생긴 식각 데미지 영역들을 제거하기 위해서 수행된다. 상기 제 2 세정 공정(108)은 불산(Hf)을 포함한 에천트(Etchant)를 사용해서 수행하는 것이 바람직하다. 상기 제 2 세정 공정(108)은 에싱(Ashing) 기술을 사용해서 수행할 수 있다.
한편, 상기 제 2 세정(108)을 수행한 후, 상기 유전막 패턴(65) 및 식각 버퍼막(40)의 일부분들의 두께들(T6, T7)는 식각 버퍼막(85)의 중심영역의 두께(T5)와 실질적으로 동일하게 형성하는 것이 바람직하다. 이를 통해서, 상기 하부 전극(55), 유전막 패턴(65) 및 상부 전극(75)은 반도체 기판(10)의 상부에 하나의 엠. 아이. 엠(MIM; Metal-Insulator-Metal) 커패시터(78)를 형성한다. 상기 엠. 아이. 엠 커패시터(78)는 기존대비 단순한 구조를 갖도록 형성된 것이다.
도 1 및 도 8 을 참조하면, 상기 식각 버퍼막(40), 하부 전극(55), 유전막 패턴(65), 상부 전극(75) 및 식각 저지막 패턴(85)을 충분히 덮도록 반도체 기판(10)의 상부에 보호 층간절연막(110)을 형성한다. 상기 보호 층간절연막(110) 상에 포토레지스트 막(120)을 형성한다. 상기 포토레지스트 막(120)은 개구부들을 갖는다. 상기 포토레지스트 막(120)의 개구부들은 각각이 식각 버퍼막(40) 및 유전막 패턴(65)의 일부분들, 식각 저지막 패턴(85)의 상부에 위치하도록 형성하는 것이 바람직하다. 상기 보호 층간절연막(110)은 평탄화 층간절연막(20)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다.
상기 포토레지스트 막(120)을 식각 마스크로 사용해서 개구부들을 통하여 보호 층간절연막(110)에 식각 공정(125)을 수행한다. 상기 식각 공정(125)은 보호 층간절연막(110)에 상부 콘택홀(113)들을 형성한다. 상기 상부 콘택홀(113)들은 각각이 식각 버퍼막(40), 유전막 패턴(65) 및 식각 저지막 패턴(85)을 노출시키도록 형성된다. 상기 상부 콘택홀(113)들은 소정 폭(W3)을 갖도록 형성된다. 이때에, 상기 식각 버퍼막(40)의 상부 콘택홀(113)은 하부 비아 홀(36)의 상부에 위치하도록 형성된다. 상기 식각 저지막 패턴(85)의 상부 콘택홀(113)의 중심은 하부 플러그 배선(38) 또는 식각 버퍼막(40)의 상부 콘택홀(113)의 중심을 지나는 수직선(A)으로부터 제 3 거리(D3)만큼 이격되도록 형성된다. 그리고, 상기 유전막 패턴(65)의 상부 콘택홀(113)의 중심은 하부 플러그 배선(38) 또는 식각 버퍼막(40)의 상부 콘택홀(113)의 중심을 지나는 수직선(A)으로부터 제 4 거리(D4)만큼 이격되도록 형성된다.
상기 식각 공정(125)을 수행한후, 상기 포토레지스트 막(120)을 반도체 기판 (10)으로부터 제거한다.
도 1 및 도 9 를 참조하면, 상기 상부 콘택홀(113)들을 갖는 반도체 기판 상에 포토레지스트 막(130)을 형성한다. 상기 포토레지스트 막(130)은 개구부들을 갖도록 형성된다. 상기 포토레지스트 막(130)의 개구부들은 도 8 의 포토레지스트 막(120)의 개구부들보다 큰 폭을 갖도록 형성된다. 또한, 상기 포토레지스트 막(130)의 개구부들은 각각이 상부 콘택홀(113)들의 상부에 위치하도록 형성된다.
상기 포토레지스트 막(130)을 식각 마스크로 사용해서 개구부들을 통하여 보호 층간절연막(110)에 식각 공정(135)을 수행한다. 상기 식각 공정(135)은 보호 층간절연막(110)을 부분적으로 제거하도록 수행한다. 또한, 상기 식각 공정(135)은 식각 버퍼막(40), 유전막 패턴(65) 및 식각 저지막 패턴(85)을 제거해서 하부 플러그 배선(38), 하부 전극(55) 및 상부 전극(75)을 노출시킨다. 이를 통해서, 상기 식각 공정(135)은 상부 콘택홀(113)들의 상부에 상부 트랜치 홀(115)들을 각각 형성한다.
한편. 상기 상부 트랜치 홀(115) 및 상부 콘택홀(113)은 하나의 상부 비아 홀(118)을 형성한다. 상기 상부 트랜치 홀(115)들은 상부 콘택홀(113)과 다른 소정 직경(W4)을 갖도록 형성된다. 상기 상부 트랜치 홀(115)들의 다른 소정 직경(W4)은 도 8 의 상부 콘택홀(113)들의 소정 직경(W3)보다 큰 크기를 갖도록 형성된다. 상기 식각 공정(125)을 수행한 후, 상기 포토레지스트 막(120)을 반도체 기판(10)으로부터 제거한다.
본 발명에 따르면, 도 8 및 도 9 의 식각 공정들(125, 135)은 반도체 기판 (10)의 전면에 걸쳐서 기존대비 안정된 식각 환경을 가지고 수행될 수 있다. 왜냐하면, 상기 식각 공정들(125, 135)은 상부 콘택홀(113)들 및 상부 트랜치 홀(115)들을 형성하는 동안 동일한 식각률을 갖는 절연막들을 식각하기 때문이다. 이를 통해서, 상기 식각 공정들(125, 135)은 식각 공정동안 하부 및 상부 전극들(55, 75)에 주는 물리적 데미지들을 최소화시킬 수 있다. 더우기, 상기 하부 전극(55), 유전막 패턴(65) 및 상부 전극(75)을 갖는 엠. 아이. 엠 커패시터는 기존대비 증착 공정의 단순화를 통해서 형성된다. 따라서, 상기 식각 환경 및 증착 공정의 단순화는 엠. 아이. 엠 커패시터(78)의 양산성을 높인다.
도 1 및 도 10 을 참조하면, 상기 상부 비아 홀(118)들을 각각 채우는 상부 플러그 배선(140)들을 형성한다. 상기 상부 플러그 배선(140)들은 각각이 하부 플러그 배선(38), 하부 전극(55) 및 상부 전극(75)과 접촉한다. 상기 하부 및 상부 전극들(55, 75)의 상부 플러그 배선(140)들은 각각이 엠. 아이. 엠 커패시터(78)의 전기 노드들이다. 상기 상부 플러그 배선(140)들은 타이타늄 나이트라이드(TiN)를 포함한 베리어 금속 및 구리(Cu)를 차례로 적층해서 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 엠. 아이. 엠 커패시터 및 그 주변의 구조를 단순화하여 반도체 제조 라인에서 양산성을 높일 수 있는 방안을 제시한다. 이를 통해서, 본 발명은 엠. 아이. 엠 커패시터의 식각 공정들의 식각 환경을 안정되게 유지시켜서 그 커패시터에 주는 물리적 데미지를 최소화시킬 수 있다.
Claims (20)
- 반도체 기판 상에 배치된 식각버퍼막;상기 식각버퍼막 보다 작은 면적을 가지고 상기 식각버퍼막 상에 배치된 하부전극;상기 하부전극과 동일 면적을 가지면서 상기 하부전극 상에 배치된 유전막 패턴;상기 유전막 패턴 보다 작은 면적을 가지면서 상기 유전막 패턴 상에 배치된 상부전극;상기 상부전극과 동일 면적을 가지면서 상기 상부전극 상에 배치된 식각저지막 패턴;상기 식각저지막 패턴, 상기 상부전극, 상기 유전막 패턴, 상기 하부전극 및 상기 식각버퍼막 상에 덮이는 층간절연막;상기 층간절연막, 상기 식각저지막 패턴, 상기 유전막 패턴 및 상기 식각버퍼막을 관통해서 상기 반도체 기판, 상기 하부전극 및 상기 상부전극과 전기적으로 접속하는 플러그 배선들을 포함하되,상기 플러그 배선들의 각각은 하부 폭의 크기 대비 상부 폭의 크기를 크게 가지고, 상기 식각버퍼막 및 상기 유전막 패턴 그리고 상기 식각저지막 패턴은 실리콘 나이트라이드(SiN), 실리콘 탄소(SiC) 및 실리콘 탄소 나이트라이드(SiCN) 중 선택된 하나인 것이 특징인 엠. 아이. 엠 커패시터.
- 제 1 항에 있어서,상기 상부 및 하부 전극들은 금속 나이트라이드인 것이 특징인 엠. 아이. 엠 커패시터.
- 제 1 항에 있어서,상기 층간절연막은 실리콘 옥사이드(SiO2)인 것이 특징인 엠. 아이. 엠 커패시터.
- 제 1 항에 있어서,상기 플러그 배선들은 타이타늄 나이트라이드(TiN)를 포함하는 베리어 금속 및 구리(Cu)의 적층물질인 것이 특징인 엠. 아이. 엠 커패시터.
- 반도체 기판 상에 식각버퍼막, 하부전극막, 유전막, 상부전극막 및 식각저지막을 차례로 형성하고,상기 식각저지막 및 상기 상부전극막을 차례로 패터닝해서 상기 유전막 상에 상부전극 및 식각저지막 패턴을 형성하되, 상기 상부전극 및 상기 식각저지막 패턴은 동일 면적을 가지도록 형성되고,상기 상부전극 및 상기 식각저지막 패턴을 갖는 반도체 기판 상에 제 1 세정 공정을 수행하고,상기 유전막 및 상기 하부전극막을 차례로 패터닝해서 상기 식각버퍼막 상에 하부전극 및 유전막 패턴을 형성하되, 상기 유전막 패턴 및 상기 하부전극은 상기 상부전극보다 큰 면적을 가지도록 형성되고,상기 하부전극 및 상기 유전막 패턴을 갖는 반도체 기판 상에 제 2 세정 공정을 수행하고,상기 식각저지막 패턴, 상기 상부전극, 상기 유전막 패턴, 상기 하부전극 및 상기 식각버퍼막을 덮는 층간절연막을 형성하고,상기 층간절연막, 상기 식각저지막 패턴, 상기 유전막 패턴 및 상기 식각버퍼막에 비아홀들을 형성하되, 상기 비아홀들은 상기 반도체 기판, 상기 하부전극 및 상기 상부전극을 동시에 노출시키도록 형성되고,상기 비아홀들을 각각 채우는 플러그 배선들을 형성하는 것을 포함하되,상기 비아홀들의 각각은 하부 폭의 크기 대비 상부 폭의 크기를 크게 가지도록 형성되고, 상기 식각버퍼막 및 상기 유전막 패턴 그리고 상기 식각저지막 패턴은 실리콘 나이트라이드(SiN), 실리콘 탄소(SiC) 및 실리콘 탄소 나이트라이드(SiCN) 중 선택된 하나를 가지고 형성되는 것이 특징인 엠. 아이. 엠 커패시터의 형성방법.
- 제 5 항에 있어서,상기 제 1 및 제 2 세정 공정들은 불산(Hf)을 포함한 에천트(Etchant)를 사용해서 수행하는 것이 특징인 엠. 아이. 엠 커패시터의 형성방법.
- 제 5 항에 있어서,상기 제 1 및 제 2 세정 공정들은 에싱(Ashing) 기술을 사용해서 수행하는 것이 특징인 엠. 아이. 엠 커패시터의 형성방법.
- 제 5 항에 있어서,상기 유전막 패턴 및 상기 하부전극을 형성하는 것은,상기 식각저지막 패턴 및 상기 상부전극을 덮도록 상기 유전막 상에 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은 상기 유전막을 노출시키도록 형성되고,상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 유전막 및 상기 하부전극막에 식각 공정을 차례로 수행하고,상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거하는 것을 포함하되,상기 식각 공정은 상기 식각버퍼막을 부분적으로 제거하도록 수행되는 것이 특징인 엠. 아이. 엠 커패시터의 형성방법.
- 제 5 항에 있어서,상기 식각저지막 패턴 및 상기 상부전극을 형성하는 것은,상기 상부전극막 상에 포토레지스트 패턴을 형성하고,상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 식각저지막 및 상기 상부전극막에 식각 공정을 차례로 수행하고,상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거하는 것을 포함하되,상기 식각 공정은 상기 유전막을 부분적으로 제거하도록 수행되는 것이 특징인 엠. 아이. 엠 커패시터의 형성방법.
- 제 5 항에 있어서,상기 상부 및 하부 전극막들은 금속 나이트라이드를 사용해서 형성되는 것이 특징인 엠. 아이. 엠 커패시터의 형성방법.
- 제 5 항에 있어서,상기 층간절연막은 실리콘 옥사이드(SiO2)를 사용해서 형성되는 것이 특징인 엠. 아이. 엠 커패시터의 형성방법.
- 제 5 항에 있어서,상기 플러그 배선들은 타이타늄 나이트라이드(TiN)를 포함하는 베리어 금속 및 구리(Cu)의 적층물질을 사용해서 형성되는 것이 특징인 엠. 아이. 엠 커패시터의 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
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