JP4226804B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＭ（Metal Insulating Metal）キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＩＭ（Metal Insulating Metal）キャパシタを形成した半導体装置が提供されている。
【０００３】
図１４乃至図１６は、従来技術によるＭＩＭキャパシタを有する半導体装置の製造工程の断面図を示す。以下に、従来技術による半導体装置の製造方法について簡単に説明する。
【０００４】
まず、図１４に示すように、ダマシンプロセスにより、第１の層間膜１１１及び第２の層間膜１１２内に、例えばＣｕ（銅）膜からなるヴィア部１１３及び第１の配線１１４が形成される。次に、スパッタリングにより、第２の層間膜１１２及び第１の配線１１４上に拡散防止膜１１５が形成される。
【０００５】
次に、拡散防止膜１１５上に、下部電極膜１１６と誘電体膜１１７と上部電極膜１１９とからなるＭＩＭキャパシタ１２０が形成される。
【０００６】
次に、図１５に示すように、キャパシタ１２０及び拡散防止膜１１５上に第３の層間膜１２１が形成され、この第３の層間膜１２１が平坦化される。次に、第３の層間膜１２１上に第４の層間膜１２２が形成され、この第４の層間膜１２２上に第５の層間膜１２３が形成される。
【０００７】
次に、第３、第４、第５の層間膜１２１、１２２、１２３、誘電体膜１１７及び拡散防止膜１１５がＲＩＥ（Reactive Ion Etching）で除去され、ヴィアホール１２４ａ、１２４ｂ、１２４ｃ及び配線溝１２５ａ、１２５ｂ、１２５ｃが形成される。その後、水素を含むガスを用いたアニールが行われる。
【０００８】
次に、図１６に示すように、ヴィアホール１２４ａ、１２４ｂ、１２４ｃ及び配線溝１２５ａ、１２５ｂ、１２５ｃ内に、Ｃｕ膜からなるヴィア部１２６ａ、１２６ｂ、１２６ｃ及び第２の配線１２７ａ、１２７ｂ、１２７ｃが形成される。その後、第５の層間膜１２３及び第２の配線１２７ａ、１２７ｂ、１２７ｃ上に例えばＳｉＮ膜（シリコン窒化膜）からなる拡散防止膜１２８が形成される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、水素を含むガスを用いたアニールを行うことによって、キャパシタ１２０の誘電体膜１１７に水素が侵入し、誘電体膜１１７が還元されてしまう。これにより、誘電体膜１１７の誘電率が低下するため、キャパシタ１２０の容量の低下や、電極膜１１６、１１９間のリーク電流の増大という問題が発生していた。
【００１０】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、キャパシタの誘電体膜が還元されることを抑制できる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１２】
本発明の第１の視点による半導体装置は、チタン窒化膜からなる第１の電極膜と、前記第１の電極膜上に形成され、タンタルを含む誘電体膜からなるキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成され、水素還元防止性を有する絶縁保護膜と、前記絶縁保護膜上に選択的に形成され、前記第１の電極膜と対向し、チタン窒化膜からなる第２の電極膜と、前記第２の電極膜及び前記絶縁保護膜上に形成された層間絶縁膜と、前記層間絶縁膜内に形成された第１、第２の配線と、前記層間絶縁膜、前記絶縁保護膜及び前記キャパシタ絶縁膜内に形成され、前記第１の配線と前記第１の電極膜とを電気的に接続する第１の接続部と、前記層間絶縁膜内に形成され、前記第２の配線と前記第２の電極膜とを電気的に接続する第２の接続部とを具備する。
【００１３】
本発明の第２の視点による半導体装置は、チタン窒化膜からなる第１の電極膜と、前記第１の電極膜上に形成され、タンタルを含む誘電体膜からなるキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に選択的に形成され、前記第１の電極膜と対向し、チタン窒化膜からなる第２の電極膜と、前記第２の電極膜上に形成され、水素還元防止性を有する絶縁保護膜と、前記キャパシタ絶縁膜及び前記絶縁保護膜上に形成された層間絶縁膜と、前記層間絶縁膜内に形成された第１、第２の配線と、前記層間絶縁膜及び前記キャパシタ絶縁膜内に形成され、前記第１の配線と前記第１の電極膜とを電気的に接続する第１の接続部と、前記層間絶縁膜及び前記絶縁保護膜内に形成され、前記第２の配線と前記第２の電極膜とを電気的に接続する第２の接続部とを具備する。
【００１４】
本発明の第３の視点による半導体装置の製造方法は、チタン窒化膜からなる第１の電極膜を形成する工程と、前記第１の電極膜上に、タンタルを含む誘電体膜からなるキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上に、水素還元防止性を有する絶縁保護膜を形成する工程と、前記絶縁保護膜上に、チタン窒化膜からなる第２の電極膜を選択的に形成する工程と、前記第２の電極膜及び前記絶縁保護膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜、前記絶縁保護膜及び前記キャパシタ絶縁膜内に前記第１の電極膜の表面の一部を露出する第１の溝を形成するとともに、前記層間絶縁膜内に前記第２の電極膜の表面の一部を露出する第２の溝を形成する工程と、水素を含むガスを用いた熱処理を行う工程と、前記第１の溝内に前記第１の電極膜に電気的に接続する第１の接続部を形成するとともに、前記第２の溝内に前記第２の電極膜に電気的に接続する第２の接続部を形成する工程とを含む。
【００１５】
本発明の第４の視点による半導体装置の製造方法は、チタン窒化膜からなる第１の電極膜を形成する工程と、前記第１の電極膜上に、タンタルを含む誘電体膜からなるキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上に、チタン窒化膜からなる第２の電極膜を選択的に形成する工程と、前記第２の電極膜上に、水素還元防止性を有する絶縁保護膜を形成する工程と、前記キャパシタ絶縁膜及び前記絶縁保護膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜及び前記キャパシタ絶縁膜内に前記第１の電極膜の表面の一部を露出する第１の溝を形成するとともに、前記層間絶縁膜及び前記絶縁保護膜内に前記第２の電極膜の表面の一部を露出する第２の溝を形成する工程と、水素を含むガスを用いた熱処理を行う工程と、前記第１の溝内に前記第１の電極膜に電気的に接続する第１の接続部を形成するとともに、前記第２の溝内に前記第２の電極膜に電気的に接続する第２の接続部を形成する工程とを含む。
【００１６】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
［第１の実施形態］
第１の実施形態は、キャパシタを構成する誘電体膜上に還元防止性を有する絶縁保護膜を設けることを特徴とする。
【００１８】
図１乃至図７は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
【００１９】
まず、図１に示すように、例えばＦＳＧ（Fluorine Spin Glass）膜のような低誘電率膜からなる第１の層間膜１１上に、例えばＳｉＯ２膜（シリコン酸化膜）からなる第２の層間膜１２が形成される。その後、ダマシンプロセスにより、第１の層間膜１１及び第２の層間膜１２内に、例えばＣｕ（銅）膜からなるヴィア部１３及び第１の配線１４が形成される。次に、スパッタリングにより、第２の層間膜１２及び第１の配線１４上に例えばＳｉＮ膜（シリコン窒化膜）からなる拡散防止膜１５が形成される。この拡散防止膜１５の膜厚は、例えば５０ｎｍである。
【００２０】
次に、図２に示すように、スパッタリングにより、拡散防止膜１５上に例えばＴｉＮ膜（チタン窒化膜）からなる下部電極膜１６が形成され、この下部電極膜１６上に例えばＴａ2Ｏ5膜（酸化タンタル膜）からなる誘電体膜１７が形成される。この誘電体膜１７上に例えばＡｌ２Ｏ２膜（酸化アルミニウム膜）からなる絶縁保護膜１８が形成され、この絶縁保護膜１８上に例えばＴｉＮ膜からなる上部電極膜１９が形成される。
【００２１】
ここで、下部電極膜１６の膜厚は例えば６０ｎｍ、誘電体膜１７の膜厚は例えば５０ｎｍ、絶縁保護膜１８の膜厚は例えば２０ｎｍ、上部電極膜１９の膜厚は例えば５０ｎｍである。
【００２２】
次に、図３に示すように、上部電極膜１９上にレジスト膜（図示せず）が塗布され、このレジスト膜がリソグラフィでパターニングされる。次に、このパターニングされたレジスト膜をマスクとして、ＲＩＥ（Reactive Ion Etching）により上部電極膜１９がパターニングされる。その後、レジスト膜が除去される。
【００２３】
次に、図４に示すように、上部電極膜１９及び絶縁保護膜１８上にレジスト膜（図示せず）が塗布され、このレジスト膜がリソグラフィでパターニングされる。その後、このパターニングされたレジスト膜をマスクとして、絶縁保護膜１８、誘電体膜１７及び下部電極膜１６がＲＩＥによりパターニングされる。その後、レジスト膜が除去される。
【００２４】
このようにして、下部電極膜１６と誘電体膜１７と絶縁保護膜１８と上部電極膜１９とからなるＭＩＭ（Metal Insulating Metal）キャパシタ２０が形成される。
【００２５】
次に、図５に示すように、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）により、キャパシタ２０及び拡散防止膜１５上に、例えばＳｉＯ２膜からなる第３の層間膜２１が形成される。次に、ＣＭＰ（Chemical Mechanical Polish）により、第３の層間膜２１が平坦化される。
【００２６】
次に、第３の層間膜２１上に例えばＦＳＧ膜のような低誘電率膜からなる第４の層間膜２２が形成され、この第４の層間膜２２上に例えばＳｉＯ２膜からなる第５の層間膜２３が形成される。
【００２７】
次に、図６に示すように、第５の層間膜２３上にレジスト膜（図示せず）が塗布され、このレジスト膜がリソグラフィでパターニングされる。その後、このパターニングされたレジスト膜をマスクとして、第３、第４、第５の層間膜２１、２２、２３、絶縁保護膜１８、誘電体膜１７及び拡散防止膜１５がＲＩＥで除去され、ヴィアホール２４ａ、２４ｂ、２４ｃ及び配線溝２５ａ、２５ｂ、２５ｃが形成される。その後、レジスト膜が除去される。
【００２８】
次に、水素を含むガスを用いて、３００℃で１分間のアニールが行われる。これにより、後述するヴィア部２６ａ、２６ｂ、２６ｃの低抵抗化が図られる。
【００２９】
次に、図７に示すように、ヴィアホール２４ａ、２４ｂ、２４ｃ及び配線溝２５ａ、２５ｂ、２５ｃ内に例えばＴａＮ膜からなるバリアメタル層（図示せず）がスパッタリングにより堆積され、このバリアメタル層上にＣｕ膜がめっきにより堆積される。次に、バリアメタル層及びＣｕ膜がＣＭＰで平坦化され、ヴィア部２６ａ、２６ｂ、２６ｃ及び第２の配線２７ａ、２７ｂ、２７ｃが形成される。その後、第５の層間膜２３及び第２の配線２７ａ、２７ｂ、２７ｃ上に例えばＳｉＮ膜からなる拡散防止膜２８が形成される。
【００３０】
ここで、ヴィア部２６ａ及び第２の配線２７ａはキャパシタ２０の下部電極膜１６に接続し、ヴィア部２６ｂ及び第２の配線２７ｂはキャパシタ２０の上部電極膜１９に接続し、ヴィア部２６ｃ及び第２の配線２７ｃは第１の配線１４に接続する。
【００３１】
図８は、絶縁保護膜の膜厚に対する容量低下率の関係図を示す。ここで、容量低下率とは、従来技術のように誘電体膜１１７上に絶縁保護膜を設けない構造のキャパシタ１２０の容量Ｃ１に対して、第１の実施形態のように誘電体膜１７上に絶縁保護膜１８を設けた構造のキャパシタ２０の容量Ｃ２がどの程度低下しているかを示すものである。
【００３２】
なお、絶縁保護膜１８として、比誘電率が４のＳｉＯ２膜、比誘電率が７のＳｉＮ膜、比誘電率が１０のＡｌ２Ｏ２膜を用いる。また、誘電体膜１７として用いたＴａ２Ｏ５膜の比誘電率は２５である。
【００３３】
図８に示すように、絶縁保護膜１８としては、比誘電率が高くかつ膜厚の薄い膜ほど、キャパシタ１０の容量低下を抑制できる。
【００３４】
そこで、絶縁保護膜１８としてＡｌ２Ｏ２膜を用いた場合、絶縁保護膜１８の膜厚Ｘは１０ｎｍ≦Ｘ≦２０ｎｍであることが望ましい。これは、絶縁保護膜１８を１０ｎｍより薄く形成することがプロセス上困難である上に、絶縁保護膜１８を薄くしすぎると還元防止性が低下するからである。さらに、絶縁保護膜１８を２０ｎｍより厚くすると、キャパシタ２０の容量低下率が５０％以下となりキャパシタ２０としての機能を確保できなくなるからである。
【００３５】
換言すると、絶縁保護膜１８の膜厚Ｘは誘電体膜１７の膜厚に対して１０％≦Ｘ≦４０％程度であることが望ましい。
【００３６】
また、比誘電率が高い膜ほどキャパシタ２０の容量低下率が抑制される。そこで、キャパシタ２０の容量低下率を抑制するために、絶縁保護膜１８としては、Ａｌ２Ｏ２膜のように比誘電率εが１０以上である膜が望ましく、１０≦ε≦３０である膜が最も望ましい。
【００３７】
上記第１の実施形態によれば、キャパシタ２０の誘電体膜１７上に還元防止性を有する絶縁保護膜１８を形成し、この絶縁保護膜１８で誘電体膜１７の上面を覆っている。これにより、水素を含むガスを用いてアニールを行った場合でも、水素が誘電体膜１７に侵入することを絶縁保護膜１８で防げるため、誘電体膜１７が還元することを防止できる。従って、誘電体膜１７の誘電率が低下することを防げるため、キャパシタ２０の容量低下を抑制できるとともに電極膜１６、１９間のリーク電流の増大を防止できる。
【００３８】
また、絶縁保護膜１８として比誘電率が高くかつ膜厚の薄い膜を用いることにより、誘電体膜１７上に絶縁保護膜１８を設けた場合のキャパシタ１０の容量低下を抑制できる。
【００３９】
また、絶縁保護膜１８のパターニングは、誘電体膜１７や下部電極膜１６と同時に行えるため、プロセス数の増加を抑制できる。
【００４０】
また、キャパシタ２０の下に拡散防止膜１５が形成されている。このため、第２の配線２７ａ、２７ｂ、２７ｃ及びヴィア部２６ａ、２６ｂ、２６ｃからキャパシタ２０の下に形成された素子（図示せず）へのＣｕ汚染を防止できる。
【００４１】
なお、誘電体膜１７はＴａ2Ｏ5膜に限定されず、ＴａＯ膜（酸化タンタル膜）であればよい。また、ヴィア部１３、２６ａ、２６ｂ、２６ｃはＷ（タングステン）で形成されてもよい。
【００４２】
また、ヴィア部１３、２６ａ、２６ｂ、２６ｃ及び第１、第２の配線１４、２７ａ、２７ｂ、２７ｃの形成は、上記方法に限定されない。例えば、ヴィアホール２４ａ、２４ｂ、２４ｃを形成し、このヴィアホール２４ａ、２４ｂ、２４ｃ内にＣｕ膜等を形成してヴィア部２６ａ、２６ｂ、２６ｃを形成する。その後、配線溝２５ａ、２５ｂ、２５ｃを形成し、この配線溝２５ａ、２５ｂ、２５ｃ内にＣｕ膜等を形成して第２の配線２７ａ、２７ｂ、２７ｃを形成してもよい。
【００４３】
［第２の実施形態］
第２の実施形態は、キャパシタを構成する上部電極膜上に還元防止性を有する絶縁保護膜を設けることを特徴とする。以下、第２の実施形態では、上記第１の実施形態と異なる点のみ説明する。
【００４４】
図９乃至図１３は、本発明の第２の実施形態に係る半導体装置の断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について説明する。
【００４５】
まず、図９に示すように、第１の実施形態と同様に、第１及び第２の層間膜１１、１２内に、例えばＣｕ膜からなるヴィア部１３及び第１の配線１４が形成される。次に、スパッタリングにより、第２の層間膜１２及び第１の配線１４上に例えばＳｉＮ膜からなる拡散防止膜１５が形成される。
【００４６】
次に、スパッタリングにより、拡散防止膜１５上に例えばＴｉＮ膜からなる下部電極膜１６が形成され、この下部電極膜１６上に例えばＴａ2Ｏ5膜からなる誘電体膜１７が形成される。この誘電体膜１７上に例えばＴｉＮ膜からなる上部電極膜１９が形成され、この上部電極膜１９上に例えばＡｌ２Ｏ２膜からなる絶縁保護膜１８が形成される。この絶縁保護膜１８には、第１の実施形態と同様の膜が用いられるが、説明は省略する。
【００４７】
次に、図１０に示すように、絶縁保護膜１８上にレジスト膜（図示せず）が塗布され、このレジスト膜がリソグラフィでパターニングされる。次に、このパターニングされたレジスト膜をマスクとして、ＲＩＥにより絶縁保護膜１８及び上部電極膜１９がパターニングされる。その後、レジスト膜が除去される。
【００４８】
次に、図１１に示すように、絶縁保護膜１８及び誘電体膜１７上にレジスト膜（図示せず）が塗布され、このレジスト膜がリソグラフィでパターニングされる。その後、このパターニングされたレジスト膜をマスクとして、誘電体膜１７及び下部電極膜１６がＲＩＥによりパターニングされる。その後、レジスト膜が除去される。
【００４９】
このようにして、下部電極膜１６と誘電体膜１７と上部電極膜１９と絶縁保護膜１８とからなるＭＩＭキャパシタ２０が形成される。
【００５０】
次に、図１２に示すように、第１の実施形態と同様に、第３、第４、第５の層間膜２１、２２、２３が形成される。次に、ヴィアホール２４ａ、２４ｂ、２４ｃ及び配線溝２５ａ、２５ｂ、２５ｃが形成される。次に、水素を含むガスを用いて、３００℃で１分間のアニールが行われる。
【００５１】
次に、図１３に示すように、下部電極膜１６、上部電極膜１９、第１の配線１４にそれぞれ接続するヴィア部２６ａ、２６ｂ、２６ｃ及び第２の配線２７ａ、２７ｂ、２７ｃが形成される。その後、第５の層間膜２３及び第２の配線２７ａ、２７ｂ、２７ｃ上に例えばＳｉＮ膜からなる拡散防止膜２８が形成される。
【００５２】
上記第２の実施形態によれば、キャパシタ２０の上部電極膜１９上に還元防止性を有する絶縁保護膜１８を形成する。これにより、水素を含むガスを用いてアニールを行った場合でも、水素が上部電極膜１９上から誘電体膜１７に侵入することを絶縁保護膜１８で防げるため、誘電体膜１７が還元することを抑制できる。従って、誘電体膜１７の誘電率が低下することを抑制できるため、キャパシタ２０の容量低下を抑制できるとともに電極膜１６、１９間のリーク電流の増大を抑えることができる。
【００５３】
また、絶縁保護膜１８のパターニングは、上部電極膜１９と同時に行えるため、プロセス数の増加を抑制できる。
【００５４】
なお、上部電極膜１９上に絶縁保護膜１８を設けずに、上部電極膜１９に還元防止性を有する電極膜を用いてもよい。この場合、還元防止性を有する上部電極膜１９として例えばＡｌ膜（アルミニウム膜）を用いることが望ましい。
【００５５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５６】
【発明の効果】
以上説明したように本発明によれば、キャパシタの誘電体膜が還元されることを抑制できる半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】図１に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】キャパシタの容量低下率と絶縁保護膜の膜厚との関係を示す図。
【図９】本発明の第２の実施形態に係わる半導体装置を示す断面図。
【図１０】図９に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】従来技術による半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、従来技術による半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、従来技術による半導体装置の製造工程を示す断面図。
【符号の説明】
１１…第１の層間膜、
１２…第２の層間膜、
１３、２６ａ、２６ｂ、２６ｃ…ヴィア部、
１４…第１の配線、
１５、２８…拡散防止膜、
１６…下部電極膜、
１７…誘電体膜、
１８…絶縁保護膜、
１９…上部電極膜、
２０…キャパシタ、
２１…第３の層間膜、
２２…第４の層間膜、
２３…第５の層間膜、
２４ａ、２４ｂ、２４ｃ…ヴィアホール、
２５ａ、２５ｂ、２５ｃ…配線溝、
２７ａ、２７ｂ、２７ｃ…第２の配線。
【発明の属する技術分野】
本発明は、ＭＩＭ（Metal Insulating Metal）キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＩＭ（Metal Insulating Metal）キャパシタを形成した半導体装置が提供されている。
【０００３】
図１４乃至図１６は、従来技術によるＭＩＭキャパシタを有する半導体装置の製造工程の断面図を示す。以下に、従来技術による半導体装置の製造方法について簡単に説明する。
【０００４】
まず、図１４に示すように、ダマシンプロセスにより、第１の層間膜１１１及び第２の層間膜１１２内に、例えばＣｕ（銅）膜からなるヴィア部１１３及び第１の配線１１４が形成される。次に、スパッタリングにより、第２の層間膜１１２及び第１の配線１１４上に拡散防止膜１１５が形成される。
【０００５】
次に、拡散防止膜１１５上に、下部電極膜１１６と誘電体膜１１７と上部電極膜１１９とからなるＭＩＭキャパシタ１２０が形成される。
【０００６】
次に、図１５に示すように、キャパシタ１２０及び拡散防止膜１１５上に第３の層間膜１２１が形成され、この第３の層間膜１２１が平坦化される。次に、第３の層間膜１２１上に第４の層間膜１２２が形成され、この第４の層間膜１２２上に第５の層間膜１２３が形成される。
【０００７】
次に、第３、第４、第５の層間膜１２１、１２２、１２３、誘電体膜１１７及び拡散防止膜１１５がＲＩＥ（Reactive Ion Etching）で除去され、ヴィアホール１２４ａ、１２４ｂ、１２４ｃ及び配線溝１２５ａ、１２５ｂ、１２５ｃが形成される。その後、水素を含むガスを用いたアニールが行われる。
【０００８】
次に、図１６に示すように、ヴィアホール１２４ａ、１２４ｂ、１２４ｃ及び配線溝１２５ａ、１２５ｂ、１２５ｃ内に、Ｃｕ膜からなるヴィア部１２６ａ、１２６ｂ、１２６ｃ及び第２の配線１２７ａ、１２７ｂ、１２７ｃが形成される。その後、第５の層間膜１２３及び第２の配線１２７ａ、１２７ｂ、１２７ｃ上に例えばＳｉＮ膜（シリコン窒化膜）からなる拡散防止膜１２８が形成される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、水素を含むガスを用いたアニールを行うことによって、キャパシタ１２０の誘電体膜１１７に水素が侵入し、誘電体膜１１７が還元されてしまう。これにより、誘電体膜１１７の誘電率が低下するため、キャパシタ１２０の容量の低下や、電極膜１１６、１１９間のリーク電流の増大という問題が発生していた。
【００１０】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、キャパシタの誘電体膜が還元されることを抑制できる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１２】
本発明の第１の視点による半導体装置は、チタン窒化膜からなる第１の電極膜と、前記第１の電極膜上に形成され、タンタルを含む誘電体膜からなるキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成され、水素還元防止性を有する絶縁保護膜と、前記絶縁保護膜上に選択的に形成され、前記第１の電極膜と対向し、チタン窒化膜からなる第２の電極膜と、前記第２の電極膜及び前記絶縁保護膜上に形成された層間絶縁膜と、前記層間絶縁膜内に形成された第１、第２の配線と、前記層間絶縁膜、前記絶縁保護膜及び前記キャパシタ絶縁膜内に形成され、前記第１の配線と前記第１の電極膜とを電気的に接続する第１の接続部と、前記層間絶縁膜内に形成され、前記第２の配線と前記第２の電極膜とを電気的に接続する第２の接続部とを具備する。
【００１３】
本発明の第２の視点による半導体装置は、チタン窒化膜からなる第１の電極膜と、前記第１の電極膜上に形成され、タンタルを含む誘電体膜からなるキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に選択的に形成され、前記第１の電極膜と対向し、チタン窒化膜からなる第２の電極膜と、前記第２の電極膜上に形成され、水素還元防止性を有する絶縁保護膜と、前記キャパシタ絶縁膜及び前記絶縁保護膜上に形成された層間絶縁膜と、前記層間絶縁膜内に形成された第１、第２の配線と、前記層間絶縁膜及び前記キャパシタ絶縁膜内に形成され、前記第１の配線と前記第１の電極膜とを電気的に接続する第１の接続部と、前記層間絶縁膜及び前記絶縁保護膜内に形成され、前記第２の配線と前記第２の電極膜とを電気的に接続する第２の接続部とを具備する。
【００１４】
本発明の第３の視点による半導体装置の製造方法は、チタン窒化膜からなる第１の電極膜を形成する工程と、前記第１の電極膜上に、タンタルを含む誘電体膜からなるキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上に、水素還元防止性を有する絶縁保護膜を形成する工程と、前記絶縁保護膜上に、チタン窒化膜からなる第２の電極膜を選択的に形成する工程と、前記第２の電極膜及び前記絶縁保護膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜、前記絶縁保護膜及び前記キャパシタ絶縁膜内に前記第１の電極膜の表面の一部を露出する第１の溝を形成するとともに、前記層間絶縁膜内に前記第２の電極膜の表面の一部を露出する第２の溝を形成する工程と、水素を含むガスを用いた熱処理を行う工程と、前記第１の溝内に前記第１の電極膜に電気的に接続する第１の接続部を形成するとともに、前記第２の溝内に前記第２の電極膜に電気的に接続する第２の接続部を形成する工程とを含む。
【００１５】
本発明の第４の視点による半導体装置の製造方法は、チタン窒化膜からなる第１の電極膜を形成する工程と、前記第１の電極膜上に、タンタルを含む誘電体膜からなるキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上に、チタン窒化膜からなる第２の電極膜を選択的に形成する工程と、前記第２の電極膜上に、水素還元防止性を有する絶縁保護膜を形成する工程と、前記キャパシタ絶縁膜及び前記絶縁保護膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜及び前記キャパシタ絶縁膜内に前記第１の電極膜の表面の一部を露出する第１の溝を形成するとともに、前記層間絶縁膜及び前記絶縁保護膜内に前記第２の電極膜の表面の一部を露出する第２の溝を形成する工程と、水素を含むガスを用いた熱処理を行う工程と、前記第１の溝内に前記第１の電極膜に電気的に接続する第１の接続部を形成するとともに、前記第２の溝内に前記第２の電極膜に電気的に接続する第２の接続部を形成する工程とを含む。
【００１６】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
［第１の実施形態］
第１の実施形態は、キャパシタを構成する誘電体膜上に還元防止性を有する絶縁保護膜を設けることを特徴とする。
【００１８】
図１乃至図７は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
【００１９】
まず、図１に示すように、例えばＦＳＧ（Fluorine Spin Glass）膜のような低誘電率膜からなる第１の層間膜１１上に、例えばＳｉＯ２膜（シリコン酸化膜）からなる第２の層間膜１２が形成される。その後、ダマシンプロセスにより、第１の層間膜１１及び第２の層間膜１２内に、例えばＣｕ（銅）膜からなるヴィア部１３及び第１の配線１４が形成される。次に、スパッタリングにより、第２の層間膜１２及び第１の配線１４上に例えばＳｉＮ膜（シリコン窒化膜）からなる拡散防止膜１５が形成される。この拡散防止膜１５の膜厚は、例えば５０ｎｍである。
【００２０】
次に、図２に示すように、スパッタリングにより、拡散防止膜１５上に例えばＴｉＮ膜（チタン窒化膜）からなる下部電極膜１６が形成され、この下部電極膜１６上に例えばＴａ2Ｏ5膜（酸化タンタル膜）からなる誘電体膜１７が形成される。この誘電体膜１７上に例えばＡｌ２Ｏ２膜（酸化アルミニウム膜）からなる絶縁保護膜１８が形成され、この絶縁保護膜１８上に例えばＴｉＮ膜からなる上部電極膜１９が形成される。
【００２１】
ここで、下部電極膜１６の膜厚は例えば６０ｎｍ、誘電体膜１７の膜厚は例えば５０ｎｍ、絶縁保護膜１８の膜厚は例えば２０ｎｍ、上部電極膜１９の膜厚は例えば５０ｎｍである。
【００２２】
次に、図３に示すように、上部電極膜１９上にレジスト膜（図示せず）が塗布され、このレジスト膜がリソグラフィでパターニングされる。次に、このパターニングされたレジスト膜をマスクとして、ＲＩＥ（Reactive Ion Etching）により上部電極膜１９がパターニングされる。その後、レジスト膜が除去される。
【００２３】
次に、図４に示すように、上部電極膜１９及び絶縁保護膜１８上にレジスト膜（図示せず）が塗布され、このレジスト膜がリソグラフィでパターニングされる。その後、このパターニングされたレジスト膜をマスクとして、絶縁保護膜１８、誘電体膜１７及び下部電極膜１６がＲＩＥによりパターニングされる。その後、レジスト膜が除去される。
【００２４】
このようにして、下部電極膜１６と誘電体膜１７と絶縁保護膜１８と上部電極膜１９とからなるＭＩＭ（Metal Insulating Metal）キャパシタ２０が形成される。
【００２５】
次に、図５に示すように、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）により、キャパシタ２０及び拡散防止膜１５上に、例えばＳｉＯ２膜からなる第３の層間膜２１が形成される。次に、ＣＭＰ（Chemical Mechanical Polish）により、第３の層間膜２１が平坦化される。
【００２６】
次に、第３の層間膜２１上に例えばＦＳＧ膜のような低誘電率膜からなる第４の層間膜２２が形成され、この第４の層間膜２２上に例えばＳｉＯ２膜からなる第５の層間膜２３が形成される。
【００２７】
次に、図６に示すように、第５の層間膜２３上にレジスト膜（図示せず）が塗布され、このレジスト膜がリソグラフィでパターニングされる。その後、このパターニングされたレジスト膜をマスクとして、第３、第４、第５の層間膜２１、２２、２３、絶縁保護膜１８、誘電体膜１７及び拡散防止膜１５がＲＩＥで除去され、ヴィアホール２４ａ、２４ｂ、２４ｃ及び配線溝２５ａ、２５ｂ、２５ｃが形成される。その後、レジスト膜が除去される。
【００２８】
次に、水素を含むガスを用いて、３００℃で１分間のアニールが行われる。これにより、後述するヴィア部２６ａ、２６ｂ、２６ｃの低抵抗化が図られる。
【００２９】
次に、図７に示すように、ヴィアホール２４ａ、２４ｂ、２４ｃ及び配線溝２５ａ、２５ｂ、２５ｃ内に例えばＴａＮ膜からなるバリアメタル層（図示せず）がスパッタリングにより堆積され、このバリアメタル層上にＣｕ膜がめっきにより堆積される。次に、バリアメタル層及びＣｕ膜がＣＭＰで平坦化され、ヴィア部２６ａ、２６ｂ、２６ｃ及び第２の配線２７ａ、２７ｂ、２７ｃが形成される。その後、第５の層間膜２３及び第２の配線２７ａ、２７ｂ、２７ｃ上に例えばＳｉＮ膜からなる拡散防止膜２８が形成される。
【００３０】
ここで、ヴィア部２６ａ及び第２の配線２７ａはキャパシタ２０の下部電極膜１６に接続し、ヴィア部２６ｂ及び第２の配線２７ｂはキャパシタ２０の上部電極膜１９に接続し、ヴィア部２６ｃ及び第２の配線２７ｃは第１の配線１４に接続する。
【００３１】
図８は、絶縁保護膜の膜厚に対する容量低下率の関係図を示す。ここで、容量低下率とは、従来技術のように誘電体膜１１７上に絶縁保護膜を設けない構造のキャパシタ１２０の容量Ｃ１に対して、第１の実施形態のように誘電体膜１７上に絶縁保護膜１８を設けた構造のキャパシタ２０の容量Ｃ２がどの程度低下しているかを示すものである。
【００３２】
なお、絶縁保護膜１８として、比誘電率が４のＳｉＯ２膜、比誘電率が７のＳｉＮ膜、比誘電率が１０のＡｌ２Ｏ２膜を用いる。また、誘電体膜１７として用いたＴａ２Ｏ５膜の比誘電率は２５である。
【００３３】
図８に示すように、絶縁保護膜１８としては、比誘電率が高くかつ膜厚の薄い膜ほど、キャパシタ１０の容量低下を抑制できる。
【００３４】
そこで、絶縁保護膜１８としてＡｌ２Ｏ２膜を用いた場合、絶縁保護膜１８の膜厚Ｘは１０ｎｍ≦Ｘ≦２０ｎｍであることが望ましい。これは、絶縁保護膜１８を１０ｎｍより薄く形成することがプロセス上困難である上に、絶縁保護膜１８を薄くしすぎると還元防止性が低下するからである。さらに、絶縁保護膜１８を２０ｎｍより厚くすると、キャパシタ２０の容量低下率が５０％以下となりキャパシタ２０としての機能を確保できなくなるからである。
【００３５】
換言すると、絶縁保護膜１８の膜厚Ｘは誘電体膜１７の膜厚に対して１０％≦Ｘ≦４０％程度であることが望ましい。
【００３６】
また、比誘電率が高い膜ほどキャパシタ２０の容量低下率が抑制される。そこで、キャパシタ２０の容量低下率を抑制するために、絶縁保護膜１８としては、Ａｌ２Ｏ２膜のように比誘電率εが１０以上である膜が望ましく、１０≦ε≦３０である膜が最も望ましい。
【００３７】
上記第１の実施形態によれば、キャパシタ２０の誘電体膜１７上に還元防止性を有する絶縁保護膜１８を形成し、この絶縁保護膜１８で誘電体膜１７の上面を覆っている。これにより、水素を含むガスを用いてアニールを行った場合でも、水素が誘電体膜１７に侵入することを絶縁保護膜１８で防げるため、誘電体膜１７が還元することを防止できる。従って、誘電体膜１７の誘電率が低下することを防げるため、キャパシタ２０の容量低下を抑制できるとともに電極膜１６、１９間のリーク電流の増大を防止できる。
【００３８】
また、絶縁保護膜１８として比誘電率が高くかつ膜厚の薄い膜を用いることにより、誘電体膜１７上に絶縁保護膜１８を設けた場合のキャパシタ１０の容量低下を抑制できる。
【００３９】
また、絶縁保護膜１８のパターニングは、誘電体膜１７や下部電極膜１６と同時に行えるため、プロセス数の増加を抑制できる。
【００４０】
また、キャパシタ２０の下に拡散防止膜１５が形成されている。このため、第２の配線２７ａ、２７ｂ、２７ｃ及びヴィア部２６ａ、２６ｂ、２６ｃからキャパシタ２０の下に形成された素子（図示せず）へのＣｕ汚染を防止できる。
【００４１】
なお、誘電体膜１７はＴａ2Ｏ5膜に限定されず、ＴａＯ膜（酸化タンタル膜）であればよい。また、ヴィア部１３、２６ａ、２６ｂ、２６ｃはＷ（タングステン）で形成されてもよい。
【００４２】
また、ヴィア部１３、２６ａ、２６ｂ、２６ｃ及び第１、第２の配線１４、２７ａ、２７ｂ、２７ｃの形成は、上記方法に限定されない。例えば、ヴィアホール２４ａ、２４ｂ、２４ｃを形成し、このヴィアホール２４ａ、２４ｂ、２４ｃ内にＣｕ膜等を形成してヴィア部２６ａ、２６ｂ、２６ｃを形成する。その後、配線溝２５ａ、２５ｂ、２５ｃを形成し、この配線溝２５ａ、２５ｂ、２５ｃ内にＣｕ膜等を形成して第２の配線２７ａ、２７ｂ、２７ｃを形成してもよい。
【００４３】
［第２の実施形態］
第２の実施形態は、キャパシタを構成する上部電極膜上に還元防止性を有する絶縁保護膜を設けることを特徴とする。以下、第２の実施形態では、上記第１の実施形態と異なる点のみ説明する。
【００４４】
図９乃至図１３は、本発明の第２の実施形態に係る半導体装置の断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について説明する。
【００４５】
まず、図９に示すように、第１の実施形態と同様に、第１及び第２の層間膜１１、１２内に、例えばＣｕ膜からなるヴィア部１３及び第１の配線１４が形成される。次に、スパッタリングにより、第２の層間膜１２及び第１の配線１４上に例えばＳｉＮ膜からなる拡散防止膜１５が形成される。
【００４６】
次に、スパッタリングにより、拡散防止膜１５上に例えばＴｉＮ膜からなる下部電極膜１６が形成され、この下部電極膜１６上に例えばＴａ2Ｏ5膜からなる誘電体膜１７が形成される。この誘電体膜１７上に例えばＴｉＮ膜からなる上部電極膜１９が形成され、この上部電極膜１９上に例えばＡｌ２Ｏ２膜からなる絶縁保護膜１８が形成される。この絶縁保護膜１８には、第１の実施形態と同様の膜が用いられるが、説明は省略する。
【００４７】
次に、図１０に示すように、絶縁保護膜１８上にレジスト膜（図示せず）が塗布され、このレジスト膜がリソグラフィでパターニングされる。次に、このパターニングされたレジスト膜をマスクとして、ＲＩＥにより絶縁保護膜１８及び上部電極膜１９がパターニングされる。その後、レジスト膜が除去される。
【００４８】
次に、図１１に示すように、絶縁保護膜１８及び誘電体膜１７上にレジスト膜（図示せず）が塗布され、このレジスト膜がリソグラフィでパターニングされる。その後、このパターニングされたレジスト膜をマスクとして、誘電体膜１７及び下部電極膜１６がＲＩＥによりパターニングされる。その後、レジスト膜が除去される。
【００４９】
このようにして、下部電極膜１６と誘電体膜１７と上部電極膜１９と絶縁保護膜１８とからなるＭＩＭキャパシタ２０が形成される。
【００５０】
次に、図１２に示すように、第１の実施形態と同様に、第３、第４、第５の層間膜２１、２２、２３が形成される。次に、ヴィアホール２４ａ、２４ｂ、２４ｃ及び配線溝２５ａ、２５ｂ、２５ｃが形成される。次に、水素を含むガスを用いて、３００℃で１分間のアニールが行われる。
【００５１】
次に、図１３に示すように、下部電極膜１６、上部電極膜１９、第１の配線１４にそれぞれ接続するヴィア部２６ａ、２６ｂ、２６ｃ及び第２の配線２７ａ、２７ｂ、２７ｃが形成される。その後、第５の層間膜２３及び第２の配線２７ａ、２７ｂ、２７ｃ上に例えばＳｉＮ膜からなる拡散防止膜２８が形成される。
【００５２】
上記第２の実施形態によれば、キャパシタ２０の上部電極膜１９上に還元防止性を有する絶縁保護膜１８を形成する。これにより、水素を含むガスを用いてアニールを行った場合でも、水素が上部電極膜１９上から誘電体膜１７に侵入することを絶縁保護膜１８で防げるため、誘電体膜１７が還元することを抑制できる。従って、誘電体膜１７の誘電率が低下することを抑制できるため、キャパシタ２０の容量低下を抑制できるとともに電極膜１６、１９間のリーク電流の増大を抑えることができる。
【００５３】
また、絶縁保護膜１８のパターニングは、上部電極膜１９と同時に行えるため、プロセス数の増加を抑制できる。
【００５４】
なお、上部電極膜１９上に絶縁保護膜１８を設けずに、上部電極膜１９に還元防止性を有する電極膜を用いてもよい。この場合、還元防止性を有する上部電極膜１９として例えばＡｌ膜（アルミニウム膜）を用いることが望ましい。
【００５５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５６】
【発明の効果】
以上説明したように本発明によれば、キャパシタの誘電体膜が還元されることを抑制できる半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】図１に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】キャパシタの容量低下率と絶縁保護膜の膜厚との関係を示す図。
【図９】本発明の第２の実施形態に係わる半導体装置を示す断面図。
【図１０】図９に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】従来技術による半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、従来技術による半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、従来技術による半導体装置の製造工程を示す断面図。
【符号の説明】
１１…第１の層間膜、
１２…第２の層間膜、
１３、２６ａ、２６ｂ、２６ｃ…ヴィア部、
１４…第１の配線、
１５、２８…拡散防止膜、
１６…下部電極膜、
１７…誘電体膜、
１８…絶縁保護膜、
１９…上部電極膜、
２０…キャパシタ、
２１…第３の層間膜、
２２…第４の層間膜、
２３…第５の層間膜、
２４ａ、２４ｂ、２４ｃ…ヴィアホール、
２５ａ、２５ｂ、２５ｃ…配線溝、
２７ａ、２７ｂ、２７ｃ…第２の配線。
Claims (23)
- チタン窒化膜からなる第１の電極膜と、
前記第１の電極膜上に形成され、タンタルを含む誘電体膜からなるキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成され、水素還元防止性を有する絶縁保護膜と、
前記絶縁保護膜上に選択的に形成され、前記第１の電極膜と対向し、チタン窒化膜からなる第２の電極膜と、
前記第２の電極膜及び前記絶縁保護膜上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された第１、第２の配線と、
前記層間絶縁膜、前記絶縁保護膜及び前記キャパシタ絶縁膜内に形成され、前記第１の配線と前記第１の電極膜とを電気的に接続する第１の接続部と、
前記層間絶縁膜内に形成され、前記第２の配線と前記第２の電極膜とを電気的に接続する第２の接続部と
を具備することを特徴とする半導体装置。 - チタン窒化膜からなる第１の電極膜と、
前記第１の電極膜上に形成され、タンタルを含む誘電体膜からなるキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に選択的に形成され、前記第１の電極膜と対向し、チタン窒化膜からなる第２の電極膜と、
前記第２の電極膜上に形成され、水素還元防止性を有する絶縁保護膜と、
前記キャパシタ絶縁膜及び前記絶縁保護膜上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された第１、第２の配線と、
前記層間絶縁膜及び前記キャパシタ絶縁膜内に形成され、前記第１の配線と前記第１の電極膜とを電気的に接続する第１の接続部と、
前記層間絶縁膜及び前記絶縁保護膜内に形成され、前記第２の配線と前記第２の電極膜とを電気的に接続する第２の接続部と
を具備することを特徴とする半導体装置。 - 前記絶縁保護膜の比誘電率εは、１０以上であることを特徴とする請求項１又は２記載の半導体装置。
- 前記絶縁保護膜の比誘電率εは、１０≦ε≦３０であることを特徴とする請求項１又は２記載の半導体装置。
- 前記絶縁保護膜の膜厚Ｘは、１０ｎｍ≦Ｘ≦２０ｎｍであることを特徴とする請求項１又は２記載の半導体装置。
- 前記絶縁保護膜の膜厚Ｘは、前記キャパシタ絶縁膜の膜厚に対して１０％≦Ｘ≦４０％であることを特徴とする請求項１又は２記載の半導体装置。
- 前記キャパシタ絶縁膜は、酸化タンタル膜であることを特徴とする請求項１又は２記載の半導体装置。
- 前記絶縁保護膜は、酸化アルミニウム膜であることを特徴とする請求項１又は２記載の半導体装置。
- 前記第１の電極膜は、拡散防止膜上に形成されていることを特徴とする請求項１又は２記載の半導体装置。
- 前記第１及び第２の配線は銅からなることを特徴とする請求項１又は２記載の半導体装置。
- 前記第１及び第２の接続部は銅又はタングステンからなることを特徴とする請求項１又は２記載の半導体装置。
- チタン窒化膜からなる第１の電極膜を形成する工程と、
前記第１の電極膜上に、タンタルを含む誘電体膜からなるキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に、水素還元防止性を有する絶縁保護膜を形成する工程と、
前記絶縁保護膜上に、チタン窒化膜からなる第２の電極膜を選択的に形成する工程と、
前記第２の電極膜及び前記絶縁保護膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜、前記絶縁保護膜及び前記キャパシタ絶縁膜内に前記第１の電極膜の表面の一部を露出する第１の溝を形成するとともに、前記層間絶縁膜内に前記第２の電極膜の表面の一部を露出する第２の溝を形成する工程と、
水素を含むガスを用いた熱処理を行う工程と、
前記第１の溝内に前記第１の電極膜に電気的に接続する第１の接続部を形成するとともに、前記第２の溝内に前記第２の電極膜に電気的に接続する第２の接続部を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - チタン窒化膜からなる第１の電極膜を形成する工程と、
前記第１の電極膜上に、タンタルを含む誘電体膜からなるキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に、チタン窒化膜からなる第２の電極膜を選択的に形成する工程と、
前記第２の電極膜上に、水素還元防止性を有する絶縁保護膜を形成する工程と、
前記キャパシタ絶縁膜及び前記絶縁保護膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜及び前記キャパシタ絶縁膜内に前記第１の電極膜の表面の一部を露出する第１の溝を形成するとともに、前記層間絶縁膜及び前記絶縁保護膜内に前記第２の電極膜の表面の一部を露出する第２の溝を形成する工程と、
水素を含むガスを用いた熱処理を行う工程と、
前記第１の溝内に前記第１の電極膜に電気的に接続する第１の接続部を形成するとともに、前記第２の溝内に前記第２の電極膜に電気的に接続する第２の接続部を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記熱処理を行う前に前記第１及び第２の溝と連通する第１及び第２の配線溝を前記層間絶縁膜内に形成し、前記第１及び第２の接続部を形成するとともに前記第１及び第２の配線溝内に第１及び第２の配線を形成することを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
- 前記絶縁保護膜の比誘電率εは、１０以上であることを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
- 前記絶縁保護膜の比誘電率εは、１０≦ε≦３０であることを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
- 前記絶縁保護膜の膜厚Ｘは、１０ｎｍ≦Ｘ≦２０ｎｍであることを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
- 前記絶縁保護膜の膜厚Ｘは、前記キャパシタ絶縁膜の膜厚に対して１０％≦Ｘ≦４０％であることを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
- 前記キャパシタ絶縁膜は、酸化タンタル膜であることを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
- 前記絶縁保護膜は、酸化アルミニウム膜であることを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
- 前記第１の電極膜は、拡散防止膜上に形成されることを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
- 前記第１及び第２の配線は銅からなることを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
- 前記第１及び第２の接続部は銅又はタングステンからなることを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
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