KR100471163B1 - 커패시터들을 갖는 반도체소자의 제조방법 - Google Patents

커패시터들을 갖는 반도체소자의 제조방법 Download PDF

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Abstract

커패시터들을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 하부전극, 유전체막 및 상부전극으로 구성된 커패시터를 형성하는 것을 구비한다. 커패시터를 갖는 반도체기판 상에 상부 층간절연막을 형성하고, 상부 층간절연막을 패터닝하여 상부전극의 소정영역을 노출시키는 콘택홀을 형성한다. 콘택홀에 의해 노출된 상부전극을 환원시키어 상부전극 내의 과잉산소원자들을 제거한다.

Description

커패시터들을 갖는 반도체소자의 제조방법{Methods of forming a semiconductor device having capacitors}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 커패시터를 갖는 반도체소자의 제조방법에 관한 것이다.
반도체 기억소자들중에 디램들은 정보를 저장하기 위한 매체(medium)로서 셀 커패시터를 채택한다. 이에 따라, 상기 디램들의 집적도를 증가시키기 위한 노력은 상기 셀 커패시터들이 차지하는 면적이 감소하는 결과를 낳는다. 결과적으로, 셀 커패시턴스가 감소한다. 상기 셀 커패시턴스가 감소하면, 메모리 셀들은 알파 입자들에 기인하여 그들 내에 저장된 데이타를 잃을 수 있다. 따라서, 고집적 디램들의 셀 특성을 개선하기 위해서는 상기 셀 커패시턴스를 증가시켜야 한다. 상기 셀 커패시턴스를 증가시키기 위하여 높은 유전상수를 갖는 유전체막이 널리 사용되고 있다.
도 1 내지 도 3은 종래의 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1) 상에 하부 층간절연막(3)을 형성한다. 상기 하부 층간절연막(3)의 소정영역을 관통하는 하부전극 콘택 플러그(5)를 형성한다. 상기 하부 층간절연막(3) 상에 상기 하부전극 콘택 플러그(5)를 덮는 하부 전극(7)을 형성한다. 상기 하부 전극(7)을 갖는 반도체기판의 전면 상에 유전체막(9)을 형성한다. 여기서, 상기 유전체막(9)은 실리콘 질화막보다 높은 유전상수를 갖는 탄탈륨 산화막(Ta2O5)으로 형성한다. 이어서, 상기 유전체막(9)을 갖는 반도체기판을 열처리하여 상기 유전체막(9)을 결정화시킨다. 이에 따라, 상기 유전체막(9), 즉 탄탈륨 산화막은 20 내지 30 정도의 높은 유전상수를 갖는다.
도 2를 참조하면, 상기 열처리된 유전체막(9) 상에 상부전극(11)을 형성한다. 상기 상부전극(11)은 강한 내산화성(oxidation-resistance)을 갖는 도전막, 예컨대 백금막(platinum layer) 또는 루테니움막(ruthenium layer)으로 형성한다. 상기 상부전극(11)을 갖는 반도체기판을 산소 분위기에서 열처리하여 상기 유전체막(9) 내의 산소공공들(oxygen vacancies)을 제거한다. 이때, 상기 상부전극(11) 내부로 산소원자들이 침투할 수 있다. 이에 따라, 상기 상부전극(11) 내에 함유된 산소원자들의 양이 증가한다. 상기 산소 열처리 공정(oxygen annealing process) 후에, 상기 상부전극(11) 상에 상부 층간절연막(13)을 형성한다.
도 3을 참조하면, 상기 상부 층간절연막(13)을 패터닝하여 상기 상기 상부전극(11)의 소정영역을 노출시키는 금속 콘택홀(15)을 형성한다. 상기 금속 콘택홀(15)을 갖는 반도체기판의 전면 상에 오오믹 금속막(17) 및 장벽 금속막(19)을 차례로 형성한다. 상기 오오믹 금속막(17)으로는 타이타늄막이 널리 사용된다. 이에 따라, 상기 타이타늄막 내의 타이타늄 원자들은 상기 상부전극(11) 내의 산소 원자들과 반응하여 상기 타이타늄막 및 상기 상부전극(11) 사이의 계면에 타이타늄 산화막(21)과 같은 절연막을 생성시킨다.
상술한 바와 같이 종래기술에 따르면, 상부전극 및 오오믹 금속막 사이의 계면에 원하지 않는 절연막이 형성되어 콘택저항을 증가시킨다.
본 발명이 이루고자 하는 기술적 과제는 커패시터의 상부전극을 노출시키는 금속 콘택홀 내에 형성되는 금속막의 콘택저항을 개선시킬 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 커패시터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 하부전극, 유전체막 및 상부전극으로 구성된 커패시터를 형성하는 것을 포함한다. 상기 커패시터를 갖는 반도체기판의 전면 상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 상부전극의 소정영역을 노출시키는 금속 콘택홀을 형성한다. 상기 노출된 상부전극을 환원시키어 상기 상부전극 내의 산소량을 감소시킨다.
바람직하게는, 상기 상부전극을 환원시키는 것은 200℃ 내지 500℃의 온도에서 수소 가스를 사용하여 실시한다. 다른 방법으로(alternatively), 상기 상부전극을 환원시키는 것은 200℃ 내지 700℃의 온도에서 수소 플라즈마를 사용하여 실시할 수도 있다.
상기 상부전극을 환원시키기 전 또는 후에, 습식 세정공정을 추가로 실시할 수도 있다. 상기 습식 세정공정은 상기 금속 콘택홀 내에 잔존하는 폴리머 및/또는 자연산화막을 제거하기 위하여 실시한다.
이에 더하여, 상기 상부전극을 환원시킨 후에 상기 금속 콘택홀을 갖는 반도체기판의 전면 상에 금속막을 형성하고 상기 금속막을 패터닝하여 배선을 형성한다. 상기 금속막은 오오믹 금속막, 장벽금속막 및 배선 금속막을 차례로 적층시키어 형성할 수 있다.
더 나아가서, 상기 층간절연막을 형성하기 전에 상기 상부전극 상에 캐핑막을 형성할 수도 있다. 상기 캐핑막은 상기 상부전극 및 상기 층간절연막 사이의 접착력을 향상시키기 위하여 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 공정순서도이고, 도 5 내지 도 9는 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 4 및 도 5를 참조하면, 반도체기판(81) 상에 하부 층간절연막(83)을 형성한다. 상기 하부 층간절연막(83)을 패터닝하여 상기 반도체기판(81)의 소정영역을 노출시키는 하부전극 콘택홀을 형성한다. 상기 하부전극 콘택홀을 갖는 반도체기판의 전면 상에 도전막, 예컨대 도우핑된 실리콘막을 형성한다. 상기 하부 층간절연막(83)의 표면이 노출될 때까지 상기 도전막을 에치백하여 상기 하부전극 콘택홀 내에 하부전극 콘택 플러그(85)를 형성한다. 이어서, 상기 하부전극 콘택 플러그(85)를 갖는 반도체기판의 전면 상에 하부전극막을 형성한다. 상기 하부전극막은 도우핑된 실리콘막, 귀금속막(noble metal layer) 또는 도전성 금속 산화막(conductive metal oxide layer)으로 형성하는 것이 바람직하다. 상기 귀금속막은 백금막, 이리디움막 또는 루테니움막을 포함하고, 상기 도전성 금속산화막은 이리디움 산화막, 루테니움 산화막 또는 백금 산화막을 포함한다. 여기서, 상기 하부전극막을 도우핑된 실리콘막으로 형성하는 경우에는, 상기 콘택 플러그(85)를 형성하는 공정은 생략될 수도 있다.
계속해서, 상기 하부전극막을 패터닝하여 상기 하부전극 콘택 플러그(85)를 덮는 하부전극(87)을 형성한다(51). 상기 하부전극(87)을 갖는 반도체기판의 전면 상에 유전체막(89)을 형성한다(53). 상기 유전체막(89)은 실리콘 산화막의 유전상수보다 높은 유전상수를 갖는 고유전체막(high dielectric layer)으로 형성하는 것이 바람직하다. 예를 들면, 상기 고유전체막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO), 타이타늄 산화막(TiO), PLZT((Pb,La)(Zr,Ti)O3)막 또는 BST((Ba,Sr)TiO3)막으로 형성할 수 있다. 이어서, 상기 유전체막(89)을 갖는 반도체기판을 열처리하여 상기 유전체막(89)을 결정화시킨다(55). 이에 따라, 상기 유전체막(89)은 안정된 유전상수를 갖는다. 상기 유전체막(89)에 대한 열처리 공정은 700℃의 온도 및 질소 분위기 내에서 30분 동안 실시되는 것이 바람직하다. 이와는 달리, 상기 열처리 공정은 600℃의 온도 및 산소 분위기에서 30분 동안 실시될 수도 있다.
도 6 및 도 4를 참조하면, 상기 결정화된 유전체막(89) 상에 상부전극(91)을 형성한다(57). 상기 상부전극(91)은 귀금속막 또는 도전성 금속산화막으로 형성한다. 상기 귀금속막은 백금막, 이리디움막 또는 루테니움막으로 형성하고, 상기 도전성 금속산화막은 이리디움 산화막, 루테니움 산화막 또는 백금 산화막으로 형성한다. 상기 상부전극(91)을 갖는 반도체기판을 산소 분위기 내에서 열처리하여 상기 유전체막(89) 내에 잔존하는 산소공공 결함들(oxygen vacancy defects)을 치유한다(59). 상기 열처리 공정은 400℃의 온도에서 30분 동안 실시하는 것이 바람직하다. 이때, 산소원자들의 일부가 상기 상부전극(91) 내에 잔존하여 상기 상부전극(91) 내의 산소원자들의 양을 증가시킨다. 결과적으로, 상기 상부전극(91) 내에 과잉 산소원자들(excessive oxygen atoms)이 존재할 수 있다.
도 7 및 도 4를 참조하면, 상기 상부전극(91) 상에 캐핑막(93)을 형성한다(61). 상기 캐핑막(93)은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO) 또는 타이타늄 산화막(TiO)으로 형성하는 것이 바람직하다. 상기 캐핑막(93) 상에 상부 층간절연막(95)을 형성한다(63). 상기 상부 층간절연막(95)은 BPSG막(borophosphosilicate glass layer), 언도우프트 산화막(USG layer; undoped silicate glass layer) 또는 고밀도 플라즈마 산화막(high density plasma oxide layer; HDP oxide layer)과 같은 실리콘 산화막으로 형성할 수 있다. 이 경우에, 상기 캐핑막(93)은 상기 상부 층간절연막(95)과 상기 상부전극(91) 사이의 접착력(adhesion)을 향상시킨다.
도 8, 도 9 및 도 4를 참조하면, 상기 상부 층간절연막(95) 및 상기 캐핑막(93)을 연속적으로 패터닝하여 상기 상부전극(91)의 소정영역을 노출시키는 금속 콘택홀(97)을 형성한다(65). 이어서, 상기 금속 콘택홀(97)에 의해 노출된 상부전극(91)을 환원시킨다(67). 상기 환원공정(reducing process)은 상기 금속 콘택홀(97)을 갖는 반도체기판을 로(furnace) 내에 로딩시키고, 상기 로 내의 온도를 200℃ 내지 500℃로 상승시키고, 상기 로 내부로 수소 가스를 10분 내지 60분 동안 주입함으로써 이루어진다(achieve). 다른 방법으로, 상기 환원공정은 상기 금속 콘택홀(97)을 갖는 반도체기판을 챔버 내에 로딩시키고, 상기 반도체기판을 200℃ 내지 700℃의 온도로 가열시키고, 상기 챔버 내에 수소 플라즈마를 5초 내지 60초 동안 생성시킴으로써 이루어질 수 있다. 이에 따라, 상기 노출된 상부전극(91) 내에 잔존하는 산소원자들의 양이 현저히 감소한다.
상기 환원공정 전 또는 후에 불산을 사용하는 습식 세정공정(wet cleaning process)을 실시할 수도 있다(69). 상기 습식 세정공정은 상기 금속 콘택홀(97) 내에 잔존하는 폴리머는 물론 상기 노출된 상부전극(91) 상에 형성된 자연산화막을 제거하기 위하여 실시한다.
계속해서, 상기 환원공정이 완료된 반도체기판의 전면 상에 금속막을 형성한다(71, 73). 상기 금속막은 오오믹 금속층(99), 장벽금속막(101) 및 배선금속막(interconnection metal layer; 103)을 차례로 적층시키어 형성한다. 상기 오오믹 금속층(99)은 타이타늄막으로 형성하는 것이 바람직하고, 상기 장벽금속막(101)은 타이타늄 질화막으로 형성하는 것이 바람직하다. 또한, 상기 배선금속막(103)은 알루미늄막 또는 알루미늄 합금막(aluminum alloy layer)으로 형성할 수 있다. 이 경우에, 상기 오오믹 금속층(99) 및 상기 상부전극(91) 사이의 계면에 타이타늄 산화막과 같은 절연물질막이 형성되는 것을 방지할 수 있다. 이는, 상술한 바와 같이 상기 상부전극(91) 내에 잔존하는 과잉산소원자들의 양이 현저히 낮기 때문이다. 이어서, 상기 배선금속막(103), 장벽금속막(101) 및 오오믹 금속층(99)을 연속적으로 패터닝하여 상기 금속 콘택홀을 덮는 배선을 형성한다.
도 10은 본 발명의 실시예들 및 종래기술에 따라 제작된 반도체소자들의 전기적인 특성들을 보여주는 그래프이다. 여기서, 가로축(horizontal axis)은 직렬연결된 1000개의 금속 콘택들에 대한 콘택저항을 나타내고, 세로축(vertical axis)은 상기 콘택저항의 축적분포율(cumulative distribution rate)을 나타낸다. 종래기술 및 본 발명에 있어서, 상기 상부전극 및 캐핑막은 각각 루테니움막 및 탄탈륨 산화막으로 형성하였고, 상기 오오믹 금속층, 장벽금속막 및 배선금속막은 각각 타이타늄막, 타이타늄 질화막 및 알루미늄막으로 형성하였다. 또한, 상기 각 금속콘택들의 크기는 마스크 상에서 0.17×0.17 ㎛2 이었다. 한편, 본 발명의 실시예들에 있어서, 수소 가스 또는 수소 플라즈마를 사용하는 환원공정은 불산을 사용하는 습식 세정공정 전에 실시하였다. 상기 수소 가스를 사용하는 환원공정은 450℃의 온도에서 30분 동안 실시하였고, 상기 수소 플라즈마를 사용하는 환원공정은 반도체기판을 450℃로 가열시킨 후에 30초 동안 실시하였다. 이에 반하여, 종래기술은 상기 환원공정을 사용하는 것 없이 불산을 사용하는 습식 세정공정만을 채택하였다.
도 10에 보여진 대로, 종래기술에 따라 제작된 반도체소자의 금속 콘택저항 값들은 2000 ohm 내지 20000 ohm 사이의 범위 내에 분포하는 데 반하여, 본 발명의 실시예들에 따라 제작된 반도체소자의 금속 콘택저항 값들은 10 ohm 내지 400 ohm 사이의 범위 내에 분포한다. 특히, 수소 플라즈마를 사용하는 환원공정을 채택하는 본 발명의 실시예는 10 ohm 내지 25 ohm 사이의 범위 내에 분포하는 금속 콘택저항 값들을 보인다.
상술한 바와 같이 본 발명에 따르면, 고유전체막을 채택하는 커패시터의 상부전극을 노출시키는 금속 콘택홀을 형성한 후에, 상기 노출된 상부전극을 환원시키는 공정을 적용함으로써, 금속 콘택저항을 현저히 감소시킬 수 있다. 이에 따라, 고성능 커패시터들을 갖는 반도체소자를 구현하는 것이 가능하다.
도 1 내지 도 3은 종래의 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정 순서도(process flow chart)이다.
도 5 내지 도 9는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 10은 종래기술 및 본 발명에 따라 제작된 반도체소자들의 콘택저항을 보여주는 그래프이다.

Claims (29)

  1. 반도체기판 상에 차례로 적층된 하부전극, 유전체막 및 상부전극으로 구성된 커패시터를 형성하는 단계;
    상기 커패시터를 갖는 반도체기판의 전면에 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막을 패터닝하여 상기 상부전극의 소정영역을 노출시키는 금속 콘택홀을 형성하는 단계; 및
    상기 금속 콘택홀에 의해 노출된 상부전극을 환원시키어(reduce) 상기 상부전극 내의 산소의 양을 감소시키는 단계를 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 하부전극은 도우핑된 실리콘막, 귀금속막(noble metal layer) 또는 도전성 금속 산화막(conductive metal oxide layer)으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 귀금속막은 백금막(Pt), 루테니움막(Ru) 또는 이리디움막(Ir)인 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 도전성 금속 산화막은 백금 산화막(PtO), 루테니움 산화막(RuO) 또는 이리디움 산화막(IrO)인 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 유전체막은 실리콘 산화막의 유전상수보다 높은 유전상수를 갖는 고유전체막(high dielectric layer)으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 고유전체막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO), 타이타늄 산화막(TiO), PLZT((Pb,La)(Zr,Ti)O3)막 또는 BST((Ba,Sr)TiO3)막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 상부전극은 귀금속막 또는 도전성 금속 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 귀금속막은 백금막(Pt), 루테니움막(Ru) 또는 이리디움막(Ir)인 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 도전성 금속 산화막은 백금 산화막(PtO), 루테니움 산화막(RuO) 또는 이리디움 산화막(IrO)인 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 상부 층간절연막을 형성하기 전에 상기 커패시터를 갖는 반도체기판의 전면 상에 캐핑막을 형성하는 단계를 더 포함하되, 상기 금속 콘택홀은 상기 상부 층간절연막 및 상기 캐핑막을 연속적으로 패터닝하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 캐핑막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO) 또는 타이타늄 산화막(TiO)으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 상부전극을 환원시키는 단계는 200℃ 내지 500℃의 온도에서 수소 가스를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 상부전극을 환원시키는 단계는 200℃ 내지 700℃의 온도에서 수소 플라즈마를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 상부전극을 환원시키는 단계 전 또는 후에, 상기 금속 콘택홀을 갖는 반도체기판의 표면을 습식 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 습식 세정은 불산(hydrofluoric acid)을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 1 항에 있어서,
    상기 상부전극을 환원시키는 단계 후에, 상기 금속 콘택홀을 갖는 반도체기판의 전면 상에 오오믹층 및 장벽금속막을 차례로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 오오믹층은 타이타늄막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 장벽금속막은 타이타늄 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 반도체기판 상에 하부전극을 형성하는 단계;
    상기 하부전극을 갖는 반도체기판의 전면 상에 고유전체막을 형성하는 단계;
    상기 고유전체막을 열처리하여 결정화시키는 단계;
    상기 결정화된 고유전체막 상에 상부전극을 형성하는 단계;
    상기 상부전극을 갖는 반도체기판을 산소 분위기 내에서 열처리하여 상기 고유전체막 내의 산소공공 결함(oxygen vacancy defects)을 치유하는(cure) 단계;
    상기 상부전극 상에 캐핑막 및 상부 층간절연막을 차례로 형성하는 단계;
    상기 상부 층간절연막 및 상기 캐핑막을 연속적으로 패터닝하여 상기 상부전극의 소정영역을 노출시키는 금속 콘택홀을 형성하는 단계;
    상기 금속 콘택홀에 의해 노출된 상부전극을 환원시키어 상기 상부전극 내의 산소의 양을 감소시키는 단계; 및
    상기 환원된 상부전극을 갖는 반도체기판의 전면 상에 오오믹층 및 장벽금속막을 차례로 형성하는 단계를 포함하는 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 고유전체막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO), 타이타늄 산화막(TiO), PLZT((Pb,La)(Zr,Ti)O3)막 또는 BST((Ba,Sr)TiO3)막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 19 항에 있어서,
    상기 상부전극은 루테니움막, 이리디움막, 백금막, 루테니움 산화막, 이리디움 산화막 또는 백금 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 19 항에 있어서,
    상기 캐핑막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO) 또는 타이타늄 산화막(TiO)으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 19 항에 있어서,
    상기 상부전극을 환원시키는 단계는 200℃ 내지 500℃의 온도에서 수소 가스를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 19 항에 있어서,
    상기 상부전극을 환원시키는 단계는 200℃ 내지 700℃의 온도에서 수소 플라즈마를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  25. 제 19 항에 있어서,
    상기 상부전극을 환원시키는 단계 전 또는 후에, 상기 금속 콘택홀을 갖는 반도체기판의 표면을 습식 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 습식 세정은 불산(hydrofluoric acid)을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  27. 제 19 항에 있어서,
    상기 오오믹층은 타이타늄막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  28. 제 19 항에 있어서,
    상기 장벽금속막은 타이타늄 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  29. 제 19 항에 있어서,
    상기 장벽금속막 상에 알루미늄막을 형성하는 단계; 및
    상기 알루미늄막, 상기 장벽금속막 및 상기 오오믹층을 패터닝하여 상기 금속 콘택홀을 덮는 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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