JP4583544B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、ルテニウムを含む導電膜、例えばストロンチウム・ルテニウム酸化膜（ＳＲＯ膜）、ルテニウム（Ru）を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
（Ba,Sr)TiO3（ＢＳＴ）膜、SrTiO3（ＳＴＯ）膜、Ta2O5 膜等の誘電体膜を２つのＳＲＯ膜又はRu膜により挟んだ構造を有するキャパシタは、高い容量と低いリーク電流を有することが知られている。これは、ギガビットＤＲＡＭのような新たな世代のメモリ素子の要求に適している。
【０００３】
そのＳＲＯは、トランジスタ特性を改善するための水素アニーリングの最中にルテニウム(Ru)と酸化ストロンチウム(SrO) に分解することが知られている。また、ＢＳＴ、ＳＴＯ等をベースにしたＭＩＭ(metal-insulator-metal) キャパシタのリーク電流は、水素アニーリングの後に増加するのが一般的である。
そのようなリーク電流の増加を防止するためには上部電極の水素透過を防止することが好ましいので、キャパシタの上部電極を保護膜によって覆う方法が採用されている。
【０００４】
アルミナ(Al2O3) は、プラチナ又はルテニウムよりなる上部電極用の保護膜として適している。
従来のキャパシタの構造の断面を図１に示す。
図１において、シリコン基板１の上に形成された第一の絶縁膜２には、半導体基板１内の不純物拡散層３に繋がるコンタクトホール２ａが形成されている。そのコンタクトホール２ａ内にはタングステンプラグ４ａとバリアメタル４ｂが順に埋め込まれ、そのバリアメタル４ｂと第一の絶縁膜２の上には、キャパシタ５が形成されている。キャパシタ５は、第一のＳＲＯ膜からなる下部電極５ａと、ＢＳＴ膜からなる誘電体膜５ｂと、第二のＳＲＯ膜からなる上部電極５ｃとによって構成されている。
【０００５】
そのようなキャパシタ５は、第二の絶縁膜６によって覆われており、その第２の絶縁膜６に形成されたホール６ａ内には上部電極５ｃに接続されるプラグ７が形成されている。そのプラグ７は、ホール内にチタン(Ti)７ａ、窒化チタン(TiN) ７ｂ、タングステン（Ｗ）７ｃが順に形成された多層構造を有している。
【０００６】
【発明が解決しようとする課題】
そのような構造において、水素アニーリングは、ＳＲＯを分解するおそれがあるし、ＢＳＴ膜にも悪い影響を与え、これらは、ＳＲＯ／ＢＳＴ／ＳＲＯを有するキャパシタの電気的特性を劣化させる原因になる。
そこで、第二のＳＲＯ膜７ｃをアルミナ膜によって覆うことも考えられるが、ギガビットＤＲＡＭの実際の構造において、アルミナ膜を微細にパターニングすることは難しい。
【０００７】
また、上記したプラグ７のチタン７ａとＳＲＯ上部電極５ｃが反応して酸化チタン(TiOx ) が形成されると、プラグ７と上部電極５ｃのコンタクト抵抗は非常に高くなる。
本発明の目的は、ＳＲＯ分解とキャパシタ電気特性劣化を防止し、さらに、キャパシタの上部電極とプラグの間のコンタクト抵抗を減らすことができる半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記した課題は、半導体基板の上に第一の絶縁膜を形成する工程と、ストロンチウム・ルテニウム酸化膜をキャパシタ下部電極として前記第一の絶縁膜上に形成する工程と、前記キャパシタ下部電極の上にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜の上にストロンチウム・ルテニウム酸化膜をキャパシタ上部電極として形成する工程と、前記キャパシタ上部電極の上に、下から順に酸化シリコンと窒化シリコンを積層してなる二層構造膜と２０ｎｍよりも薄い窒化チタン膜の少なくとも１つを保護膜として形成する工程と、前記保護膜の形成後に前記半導体基板を水素を含む雰囲気中で加熱する工程とを有する半導体装置の製造方法によって解決される。
【０００９】
その半導体装置の製造方法において、前記第一の絶縁膜を形成する工程の後、前記ストロンチウム・ルテニウム酸化膜を前記キャパシタ下部電極として形成する工程の前に、前記第一の絶縁膜内に前記キャパシタ下部電極と接続される第一のプラグを埋め込み、前記二層構造膜と前記窒化チタン膜の少なくとも１つを保護膜として形成する工程の後に、前記保護膜の上に第二の絶縁膜を形成し、該第二の絶縁膜に、前記キャパシタ上部電極に電気的に接続される第二のプラグを埋め込んでもよい。この場合、前記キャパシタ誘電体膜は、ＢＳＴ、ＳＴＯ、Ta2O5、ＰＺＴ又はＰＬＺＴのいずれかであってもよい。また、前記第二のプラグは、前記キャパシタ上部電極の上に、窒化チタン膜を介して形成されたタングステン又はアルミニウムを含む膜から構成されてもよい。
【００１０】
また、上記した課題は、半導体基板の上に形成された第一の絶縁膜と、前記第一の絶縁膜上に形成された、ストロンチウム・ルテニウム酸化膜からなるキャパシタ下部電極と、前記キャパシタ下部電極の上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜の上に形成された、ストロンチウム・ルテニウム酸化膜からなるキャパシタ上部電極と、前記キャパシタ上部電極の上に形成されて水素を含む雰囲気中で加熱する際に前記ストロンチウム・ルテニウム酸化膜を保護し、かつ、下から順に酸化シリコンと窒化シリコンを積層してなる二層構造膜と２０ｎｍよりも薄い窒化チタン膜の少なくとも1つからなる保護膜とを有することを特徴とする半導体装置によって解決される。
上記した半導体装置において、前記二層構造膜を構成する前記酸化シリコンは５０ｎｍよりも薄いことが好ましい。
【００１１】
次に、本発明の作用について説明する。
本発明によれば、ＳＲＯ膜／誘電体膜／ＳＲＯ膜のキャパシタの上に形成されるＳＲＯ膜の保護膜として、酸化シリコンと窒化シリコンを積層してなる二層構造膜と２０ｎｍよりも薄い窒化チタン膜の少なくとも1つを選択している。
そのような保護膜によれば、基板を水素を含む雰囲気中でアニールしても、ＳＲＯ膜が分解、劣化することが防止され、しかも、そのＳＲＯ膜とその上に形成されるプラグとのコンタクト抵抗が殆ど上昇せず、保護膜に剥がれが生じることはない。
【００１２】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
キャパシタの上部電極となるＳＲＯ膜の上に形成される保護膜として、ＣＶＤ法により成長し、ギガビットＤＲＡＭの構造を実際にパターニングすることについて調べるために、複数の材料及び構造について試料を作成し、以下のような実験を行った。
【００１３】
まず、ＳＲＯ膜の上に保護膜を形成しない構造を第１の試料とし、ＳＲＯ膜を窒化シリコン（SiN ）で覆ったSiN ／ＳＲＯ構造を第２の試料とし、ＳＲＯ膜を酸化シリコン（SiO2）で覆ったSiO2／ＳＲＯ構造を第３の試料とし、ＳＲＯ膜の上に酸化シリコン膜と窒化シリコン膜を順に形成したSiN ／SiO2／ＳＲＯ構造を第４の試料とし、ＳＲＯ膜を窒化チタン（TiN ）膜で覆ったTiN ／ＳＲＯ構造を第５の試料とした。
【００１４】
そして、それら第１〜第５の試料を、フォーミングガス雰囲気中で基板温度４００℃、加熱時間６０分でアニーリングしたところ、表１と以下の図に示すような結果が得られた。この場合、フォーミングガスとして３％水素と窒素の混合ガスを用いた。
【００１５】
【表１】
【００１６】
第１の試料
図２(a) は、ＳＲＯ膜を形成した直後の試料１の断面を示すＳＥＭ写真で、図２(b) は、その試料１を上記した条件でアニールした後の断面を示すＳＥＭ写真である。
それらのＳＥＭ写真から明らかなように、ＳＲＯ膜の上に保護膜を形成しない状態でＳＲＯ膜をアニールすると、ＳＲＯ膜の表面に荒れが生じることがわかった。
【００１７】
また、ＳＲＯ膜についてアニール前と後のＸ線回折パターンを見ると、表１に示すようにアニールの後には、ＳＲＯ膜の（１２１）面を示すピークが消滅していた。また、ＳＲＯ膜を露出したままでアニールすると、ＳＲＯ膜は分解されてルテニウムが発生することがわかった。
第２の試料
図３は、SiN ／ＳＲＯ構造を第２の試料を形成した直後、即ちＳＲＯ膜の上にSiN 膜を形成した直後の断面を示すＳＥＭ写真であり、荒れが発生している。
【００１８】
その第２の試料について、成膜直後のＸ線回折パターンを見ると、表１に示すように、ＳＲＯ膜の（１２１）面を示すピークが始めから存在せず、ルテニウムが発生していることがわかった。
そのようにＳＲＯ膜の上にSiN 膜を形成すると、ＳＲＯ膜が劣化するのは、SiN 成長の際に使用するガス、即ちシラン（SiH4）ガスとアンモニア(NH3) ガスによってＳＲＯ膜が還元されるからと考えられる。
【００１９】
以上のことから、ＳＲＯ膜の上にSiN 膜を形成している間にＳＲＯ膜は既に分解していることがわかり、第２の試料をアニールする意味が無くなっている。
第３の試料
図４(a) は、ＳＲＯ膜を酸化シリコン（SiO2）で覆った直後の第３の試料の断面を示すＳＥＭ写真で、図４(b) は、その第３の試料を上記した条件でアニールした後の断面を示すＳＥＭ写真である。
【００２０】
それらの写真から明らかなように、第３の試料をアニールした後に、ＳＲＯ膜は変質することが分かった。
アニール前と後のＳＲＯ膜のＸ線回折パターンを見ると、表１に示すようにアニールの後には、ＳＲＯ膜の（１２１）面を示すピークがシフトしていた。しかし、そのＳＲＯ膜は、ルテニウムのピークが現れるような分解は発生しないことがわかった。
【００２１】
なお、第３の試料と次の第４の試料でのSiO2膜の形成はＴＥＯＳ（テトラエトキシシラン）を用いたＣＶＤ法によって形成される。
第４の試料
図５(a) は、第４の試料を作成した直後のＳＥＭ写真であり、図５(b) は、その第４の試料を上記条件でアニールした後の断面を示すＳＥＭ写真である。
【００２２】
それらの写真から明らかなように、第４の試料をアニールした後に、ＳＲＯ膜に変化は見られないことが分かった。
アニール前と後のＳＲＯ膜のＸ線回折パターンを見ると、表１に示すようにアニールの前と後には、いずれもＳＲＯ膜の（１２１）面を示すピークが存在し、ルテニウムのピークが現れていないことがわかった。しかも、コンタクト抵抗を測定してもアニールの前と後で殆ど変化が生じない。
【００２３】
したがって、ＳＲＯ膜の上にSiO2膜を形成し、そのSiO2膜の上にSiN 膜を形成した保護膜は安定であり、ＳＲＯ膜の変質や分解を防止するのに有効であることがわかる。この場合、SiO2膜は５０ｎｍ以下の厚さにすることが好ましい。
第５の試料
図６は、基板温度を２０℃以上で４００℃より低い範囲内に設定し、ＳＲＯ膜の上に厚さ２０ｎｍのTiN 膜を形成して作成された直後の第５の試料のＳＥＭ写真である。この第５の試料を上記した条件でアニールすると、図７(a) に示すようなＳＥＭ写真が得られ、TiN 膜に部分的な剥がれが生じていることが分かった。そのＳＥＭ写真を倍率を小さくしてみると、図７(b) に示すよう状態になり、TiN 膜の表面に凹凸が生じてTiN 膜に膜剥がれが生じ易くなる。
【００２４】
これに対して、ＳＲＯ膜の上に厚さ５ｎｍのTiN 膜を形成し、これを上記した条件でアニールしたところ、図８のようなＳＥＭ写真が得られ、TiN 膜の表面には凹凸が発生しなかった。
また、ＳＲＯ膜の上のTiN 膜の膜厚を２０ｎｍよりも薄くした場合には、そのアニール後にも凹凸が発生せず、しかも、コンタクト抵抗は殆ど変化が生なかった。
【００２５】
なお、TiN 膜の形成時の基板温度を４００℃以上にすると、ＳＲＯ膜とTiN 膜が反応するので好ましくない。例えば、基板温度を５００℃としてＳＲＯ膜上にTiN 膜を形成すると、ＳＲＯ膜は酸素を失い、ＳＲＯ膜とTiN 膜の間には酸化チタン（TiO2）が形成される。その酸化チタンによりＳＲＯ膜とTiN 膜の間に寄生容量が生じて、キャパシタの総容量が低くなってしまう。
【００２６】
以上のことから、ＳＲＯ膜の保護膜として厚さ２０ｎｍよりも薄いTiN 膜が有効であることがわかる。
上記した第１〜第５の試料のＳＥＭ写真とＸ線回折によれば、ＳＲＯ膜のアニール時の保護膜として、酸化シリコン膜と窒化シリコン膜の二層構造か、あるいは膜厚２０ｎｍより薄い窒化チタン膜が、ＳＲＯ膜の分解を防止し、上部電極とタングステンプラグのコンタクト抵抗を低減させるもことがわかった。したがって、そのような保護膜は、ＳＲＯ／ＢＳＴ／ＳＲＯキャパシタの劣化を防止するために有効である。
【００２７】
次に、ＳＲＯ膜の保護膜としてSiN ／SiO2の二層構造膜、又は２０ｎｍより薄い窒化チタン膜を用いた場合のキャパシタ構造を図９、図１０に基づいて説明する。
図９において、シリコン基板１１の表面にはＬＯＣＯＳ膜１２に隣接して不純物拡散層１３が形成されている。そのシリコン基板１１の上には、SiO2、ＰＳＧ、ＢＰＳＧ等の第一の層間絶縁膜１４が形成され、そのうち不純物拡散層１３の上にはコンタクトホール１５が形成されている、
コンタクトホール１５内には、タングステン層１６ａ上にバリアメタル層１６ｂを重ねて構成される第一のプラグ１６が形成されている。また、第一のプラグ１６と第一の層間絶縁膜１４の上には第二の層間絶縁膜１７が形成され、そこには第一のプラグ１６を露出する凹部１８が形成されている。
【００２８】
その凹部１８の底面と側面には、第一のＳＲＯ膜１９が形成されている。さらに、第一のＳＲＯ膜１９の上と第二の層間絶縁膜１７の上には、ＢＳＴ２０と第二のＳＲＯ膜２１が順に形成され、それらの膜は所望の形状にパターニングされている。
第二のＳＲＯ膜２１の上には、ＴＥＯＳガスを用いて膜厚５０ｎｍ以下のSiO2膜２２ａが形成され、そのSiO2膜２２ａの上にはシランとアンモニアを用いてSiN 膜２２ｂが形成されている。そのSiO2膜２２ａとSiN 膜２２ｂの二層構造は第二のＳＲＯ膜２１の保護膜２２として機能し、その保護膜２２は、フォトリソグラフィー法によって微細にパターニングすることが容易である。
【００２９】
第一のＳＲＯ膜１９はキャパシタの下部電極として、ＢＳＴ膜２０はキャパシタの誘電体膜として、第二のＳＲＯ膜２１はキャパシタの上部電極として使用される。
さらに、保護膜２２の上には第三の層間絶縁膜２３が形成されている。第三の層間絶縁膜２３と保護膜２２は連続的にパターニングされて、第二のＳＲＯ膜２１の一部の上に開口２４が形成されている。
【００３０】
その開口２４内には、窒化チタン膜２５ａとタングステン２５ｂよりなる第二のプラグ２５が埋め込まれている。その窒化チタン膜２５ａは、２０ｎｍよりも薄く、且つ４００℃よりも低い基板温度で形成されることが好ましい。
以上のような構造を有する半導体装置を水素含有雰囲気で加熱しても、SiN ／SiO2保護膜２２により第二のＳＲＯ膜２１の膜質の劣化が防止される。なお、第二のプラグ２５と第二のＳＲＯ膜２２の間の窒化チタン膜２４は膜厚２０ｎｍより薄く、４００℃以下で形成されることが好ましい。
【００３１】
図１０は、第二のＳＲＯ膜２１上の保護膜として、 SiN／SiO2膜の代わりに窒化チタン膜を用いた例を示している。図１０において、図９と同じ符号は同じ要素を示している。
図１０において、第二のＳＲＯ膜２１の上には窒化チタンよりなる保護膜３０が形成されている。４００℃よりも低い基板温度条件でスパッタにより窒化チタン保護膜３０が２０ｎｍよりも薄い例えば１５ｎｍ以下の厚さに形成されている。そして、その保護膜３０は、フォトリソグラフィー法により所望の形状にパターニングが容易であり、そのパターニングの後に窒化チタン保護膜３０と第二の層間絶縁膜１７は第三の層間絶縁膜２３に覆われる。
【００３２】
第三の層間絶縁膜２３には、窒化チタン保護膜３０の一部に達する開口２４ａが形成され、その開口２４ａ内には窒化チタン２５ａとタングステン膜２５ｂよりなる第二のプラグ２５が埋め込まれる。
そのような構造を有する半導体装置を水素雰囲気で加熱しても、窒化チタン保護膜３０によって第二のＳＲＯ膜２１の膜質の劣化が防止される。
【００３３】
なお、キャパシタの上部電極としてＳＲＯ膜に限定されるものではなく、その他のルテニウムを含む導電膜を用いてもよい。また、上部電極に接続されるプラグとして、アルミニウムを含む膜を用いてもよい。
キャパシタの誘電体膜として、ＢＳＴ（(Ba x Sr1-x )TiO3 、但し０≦ｘ≦１）の代わりにＳＴＯ（SrTiO3）、酸化タンタル（Ta2O5 ）、ＰＺＴ（Pb(Zr x Ti1-x )O3 、但し０≦ｘ≦１) 、ＰＬＺＴ（(Pb y La1-y )(Zrx Ti1-x )O3 、但し０≦ｘ≦１、０≦ｙ≦１) を用いてもよい。また、保護膜として、上記した材料の他にアルミナ（Al2O3 ）を用いてもよい。
｛付 記｝
（１）半導体基板上方に形成されたルテニウムを含む導電膜の上に、下から順に酸化シリコンと窒化シリコンを積層してなる二層構造膜と窒化チタン膜の少なくとも１つを保護膜として形成する工程と、前記保護膜の形成後に前記半導体基板を還元雰囲気中で加熱する工程とを有する半導体装置の製造方法。
（２）前記二層構造膜を構成する前記酸化シリコンは５０ｎｍよりも薄いことを特徴とする（１）に記載の半導体装置の製造方法。
（３）前記窒化チタン膜は、４００℃よりも低い基板温度で２０ｎｍより薄く形成されることを特徴とする（１）に記載の半導体装置の製造方法。
【００３４】
【発明の効果】
以上述べたように本発明によれば、ＳＲＯ膜のようなルテニウムを含む導電膜上に形成される保護膜として、酸化シリコンと窒化シリコンの二層構造膜と窒化チタン膜のうち少なくとも１つを選択したので、そのような保護膜によれば、基板を還元雰囲気中でアニールする際に、ルテニウムを含む導電膜の劣化を防止でき、しかも、その導電膜とその上に形成されるプラグとのコンタクト抵抗の上昇を抑制し、保護膜剥がれを防止することができる。
【図面の簡単な説明】
【図１】従来の半導体装置の一例を示す断面図である。
【図２】半導体装置に使用されるＳＲＯ膜のアニーリングの前と後の状態を示すＳＥＭ写真である。
【図３】半導体装置に使用されるＳＲＯ膜を窒化シリコン膜で覆った状態を示すＳＥＭ写真である。
【図４】半導体装置に使用されるＳＲＯ膜を酸化シリコン膜で覆った状態を示すＳＥＭ写真である。
【図５】本発明の実施形態に係る半導体装置のSiN ／SiO2／ＳＲＯ構造をアニーリングする前と後の状態を示すＳＥＭ写真である。
【図６】半導体装置に使用されるＳＲＯ膜を膜厚２０ｎｍのSiN 膜で覆い、アニーリングする前の状態を示すＳＥＭ写真である。
【図７】半導体装置に使用されるＳＲＯ膜を膜厚２０ｎｍのSiN 膜で覆い、アニーリングした後の状態を示すＳＥＭ写真である。
【図８】本発明の実施形態に係る半導体装置における窒化チタン／ＳＲＯをアニーリングした後の状態を示すＳＥＭ写真である。
【図９】本発明の実施形態に係る第１の半導体装置を示す断面図である。
【図１０】本発明の実施形態に係る第２の半導体装置を示す断面図である。
【符号の説明】
１１…シリコン基板（半導体基板）、１２…ＬＯＣＯＳ、１３…不純物拡散層、１４、１７、２３…層間絶縁膜、１５…コンタクトホール、１６…第一のプラグ、１８…凹部、１９…第一のＳＲＯ膜、２０…ＢＳＴ膜、２１…第二のＳＲＯ膜、２２…保護膜、２２ａ…酸化シリコン膜、２２ｂ…窒化シリコン膜、２４…開口、２５…プラグ、２５ａ…窒化チタン膜、２５ｂ…タングステン膜、３０…保護膜。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、ルテニウムを含む導電膜、例えばストロンチウム・ルテニウム酸化膜（ＳＲＯ膜）、ルテニウム（Ru）を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
（Ba,Sr)TiO3（ＢＳＴ）膜、SrTiO3（ＳＴＯ）膜、Ta2O5 膜等の誘電体膜を２つのＳＲＯ膜又はRu膜により挟んだ構造を有するキャパシタは、高い容量と低いリーク電流を有することが知られている。これは、ギガビットＤＲＡＭのような新たな世代のメモリ素子の要求に適している。
【０００３】
そのＳＲＯは、トランジスタ特性を改善するための水素アニーリングの最中にルテニウム(Ru)と酸化ストロンチウム(SrO) に分解することが知られている。また、ＢＳＴ、ＳＴＯ等をベースにしたＭＩＭ(metal-insulator-metal) キャパシタのリーク電流は、水素アニーリングの後に増加するのが一般的である。
そのようなリーク電流の増加を防止するためには上部電極の水素透過を防止することが好ましいので、キャパシタの上部電極を保護膜によって覆う方法が採用されている。
【０００４】
アルミナ(Al2O3) は、プラチナ又はルテニウムよりなる上部電極用の保護膜として適している。
従来のキャパシタの構造の断面を図１に示す。
図１において、シリコン基板１の上に形成された第一の絶縁膜２には、半導体基板１内の不純物拡散層３に繋がるコンタクトホール２ａが形成されている。そのコンタクトホール２ａ内にはタングステンプラグ４ａとバリアメタル４ｂが順に埋め込まれ、そのバリアメタル４ｂと第一の絶縁膜２の上には、キャパシタ５が形成されている。キャパシタ５は、第一のＳＲＯ膜からなる下部電極５ａと、ＢＳＴ膜からなる誘電体膜５ｂと、第二のＳＲＯ膜からなる上部電極５ｃとによって構成されている。
【０００５】
そのようなキャパシタ５は、第二の絶縁膜６によって覆われており、その第２の絶縁膜６に形成されたホール６ａ内には上部電極５ｃに接続されるプラグ７が形成されている。そのプラグ７は、ホール内にチタン(Ti)７ａ、窒化チタン(TiN) ７ｂ、タングステン（Ｗ）７ｃが順に形成された多層構造を有している。
【０００６】
【発明が解決しようとする課題】
そのような構造において、水素アニーリングは、ＳＲＯを分解するおそれがあるし、ＢＳＴ膜にも悪い影響を与え、これらは、ＳＲＯ／ＢＳＴ／ＳＲＯを有するキャパシタの電気的特性を劣化させる原因になる。
そこで、第二のＳＲＯ膜７ｃをアルミナ膜によって覆うことも考えられるが、ギガビットＤＲＡＭの実際の構造において、アルミナ膜を微細にパターニングすることは難しい。
【０００７】
また、上記したプラグ７のチタン７ａとＳＲＯ上部電極５ｃが反応して酸化チタン(TiOx ) が形成されると、プラグ７と上部電極５ｃのコンタクト抵抗は非常に高くなる。
本発明の目的は、ＳＲＯ分解とキャパシタ電気特性劣化を防止し、さらに、キャパシタの上部電極とプラグの間のコンタクト抵抗を減らすことができる半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記した課題は、半導体基板の上に第一の絶縁膜を形成する工程と、ストロンチウム・ルテニウム酸化膜をキャパシタ下部電極として前記第一の絶縁膜上に形成する工程と、前記キャパシタ下部電極の上にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜の上にストロンチウム・ルテニウム酸化膜をキャパシタ上部電極として形成する工程と、前記キャパシタ上部電極の上に、下から順に酸化シリコンと窒化シリコンを積層してなる二層構造膜と２０ｎｍよりも薄い窒化チタン膜の少なくとも１つを保護膜として形成する工程と、前記保護膜の形成後に前記半導体基板を水素を含む雰囲気中で加熱する工程とを有する半導体装置の製造方法によって解決される。
【０００９】
その半導体装置の製造方法において、前記第一の絶縁膜を形成する工程の後、前記ストロンチウム・ルテニウム酸化膜を前記キャパシタ下部電極として形成する工程の前に、前記第一の絶縁膜内に前記キャパシタ下部電極と接続される第一のプラグを埋め込み、前記二層構造膜と前記窒化チタン膜の少なくとも１つを保護膜として形成する工程の後に、前記保護膜の上に第二の絶縁膜を形成し、該第二の絶縁膜に、前記キャパシタ上部電極に電気的に接続される第二のプラグを埋め込んでもよい。この場合、前記キャパシタ誘電体膜は、ＢＳＴ、ＳＴＯ、Ta2O5、ＰＺＴ又はＰＬＺＴのいずれかであってもよい。また、前記第二のプラグは、前記キャパシタ上部電極の上に、窒化チタン膜を介して形成されたタングステン又はアルミニウムを含む膜から構成されてもよい。
【００１０】
また、上記した課題は、半導体基板の上に形成された第一の絶縁膜と、前記第一の絶縁膜上に形成された、ストロンチウム・ルテニウム酸化膜からなるキャパシタ下部電極と、前記キャパシタ下部電極の上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜の上に形成された、ストロンチウム・ルテニウム酸化膜からなるキャパシタ上部電極と、前記キャパシタ上部電極の上に形成されて水素を含む雰囲気中で加熱する際に前記ストロンチウム・ルテニウム酸化膜を保護し、かつ、下から順に酸化シリコンと窒化シリコンを積層してなる二層構造膜と２０ｎｍよりも薄い窒化チタン膜の少なくとも1つからなる保護膜とを有することを特徴とする半導体装置によって解決される。
上記した半導体装置において、前記二層構造膜を構成する前記酸化シリコンは５０ｎｍよりも薄いことが好ましい。
【００１１】
次に、本発明の作用について説明する。
本発明によれば、ＳＲＯ膜／誘電体膜／ＳＲＯ膜のキャパシタの上に形成されるＳＲＯ膜の保護膜として、酸化シリコンと窒化シリコンを積層してなる二層構造膜と２０ｎｍよりも薄い窒化チタン膜の少なくとも1つを選択している。
そのような保護膜によれば、基板を水素を含む雰囲気中でアニールしても、ＳＲＯ膜が分解、劣化することが防止され、しかも、そのＳＲＯ膜とその上に形成されるプラグとのコンタクト抵抗が殆ど上昇せず、保護膜に剥がれが生じることはない。
【００１２】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
キャパシタの上部電極となるＳＲＯ膜の上に形成される保護膜として、ＣＶＤ法により成長し、ギガビットＤＲＡＭの構造を実際にパターニングすることについて調べるために、複数の材料及び構造について試料を作成し、以下のような実験を行った。
【００１３】
まず、ＳＲＯ膜の上に保護膜を形成しない構造を第１の試料とし、ＳＲＯ膜を窒化シリコン（SiN ）で覆ったSiN ／ＳＲＯ構造を第２の試料とし、ＳＲＯ膜を酸化シリコン（SiO2）で覆ったSiO2／ＳＲＯ構造を第３の試料とし、ＳＲＯ膜の上に酸化シリコン膜と窒化シリコン膜を順に形成したSiN ／SiO2／ＳＲＯ構造を第４の試料とし、ＳＲＯ膜を窒化チタン（TiN ）膜で覆ったTiN ／ＳＲＯ構造を第５の試料とした。
【００１４】
そして、それら第１〜第５の試料を、フォーミングガス雰囲気中で基板温度４００℃、加熱時間６０分でアニーリングしたところ、表１と以下の図に示すような結果が得られた。この場合、フォーミングガスとして３％水素と窒素の混合ガスを用いた。
【００１５】
【表１】
第１の試料
図２(a) は、ＳＲＯ膜を形成した直後の試料１の断面を示すＳＥＭ写真で、図２(b) は、その試料１を上記した条件でアニールした後の断面を示すＳＥＭ写真である。
それらのＳＥＭ写真から明らかなように、ＳＲＯ膜の上に保護膜を形成しない状態でＳＲＯ膜をアニールすると、ＳＲＯ膜の表面に荒れが生じることがわかった。
【００１７】
また、ＳＲＯ膜についてアニール前と後のＸ線回折パターンを見ると、表１に示すようにアニールの後には、ＳＲＯ膜の（１２１）面を示すピークが消滅していた。また、ＳＲＯ膜を露出したままでアニールすると、ＳＲＯ膜は分解されてルテニウムが発生することがわかった。
第２の試料
図３は、SiN ／ＳＲＯ構造を第２の試料を形成した直後、即ちＳＲＯ膜の上にSiN 膜を形成した直後の断面を示すＳＥＭ写真であり、荒れが発生している。
【００１８】
その第２の試料について、成膜直後のＸ線回折パターンを見ると、表１に示すように、ＳＲＯ膜の（１２１）面を示すピークが始めから存在せず、ルテニウムが発生していることがわかった。
そのようにＳＲＯ膜の上にSiN 膜を形成すると、ＳＲＯ膜が劣化するのは、SiN 成長の際に使用するガス、即ちシラン（SiH4）ガスとアンモニア(NH3) ガスによってＳＲＯ膜が還元されるからと考えられる。
【００１９】
以上のことから、ＳＲＯ膜の上にSiN 膜を形成している間にＳＲＯ膜は既に分解していることがわかり、第２の試料をアニールする意味が無くなっている。
第３の試料
図４(a) は、ＳＲＯ膜を酸化シリコン（SiO2）で覆った直後の第３の試料の断面を示すＳＥＭ写真で、図４(b) は、その第３の試料を上記した条件でアニールした後の断面を示すＳＥＭ写真である。
【００２０】
それらの写真から明らかなように、第３の試料をアニールした後に、ＳＲＯ膜は変質することが分かった。
アニール前と後のＳＲＯ膜のＸ線回折パターンを見ると、表１に示すようにアニールの後には、ＳＲＯ膜の（１２１）面を示すピークがシフトしていた。しかし、そのＳＲＯ膜は、ルテニウムのピークが現れるような分解は発生しないことがわかった。
【００２１】
なお、第３の試料と次の第４の試料でのSiO2膜の形成はＴＥＯＳ（テトラエトキシシラン）を用いたＣＶＤ法によって形成される。
第４の試料
図５(a) は、第４の試料を作成した直後のＳＥＭ写真であり、図５(b) は、その第４の試料を上記条件でアニールした後の断面を示すＳＥＭ写真である。
【００２２】
それらの写真から明らかなように、第４の試料をアニールした後に、ＳＲＯ膜に変化は見られないことが分かった。
アニール前と後のＳＲＯ膜のＸ線回折パターンを見ると、表１に示すようにアニールの前と後には、いずれもＳＲＯ膜の（１２１）面を示すピークが存在し、ルテニウムのピークが現れていないことがわかった。しかも、コンタクト抵抗を測定してもアニールの前と後で殆ど変化が生じない。
【００２３】
したがって、ＳＲＯ膜の上にSiO2膜を形成し、そのSiO2膜の上にSiN 膜を形成した保護膜は安定であり、ＳＲＯ膜の変質や分解を防止するのに有効であることがわかる。この場合、SiO2膜は５０ｎｍ以下の厚さにすることが好ましい。
第５の試料
図６は、基板温度を２０℃以上で４００℃より低い範囲内に設定し、ＳＲＯ膜の上に厚さ２０ｎｍのTiN 膜を形成して作成された直後の第５の試料のＳＥＭ写真である。この第５の試料を上記した条件でアニールすると、図７(a) に示すようなＳＥＭ写真が得られ、TiN 膜に部分的な剥がれが生じていることが分かった。そのＳＥＭ写真を倍率を小さくしてみると、図７(b) に示すよう状態になり、TiN 膜の表面に凹凸が生じてTiN 膜に膜剥がれが生じ易くなる。
【００２４】
これに対して、ＳＲＯ膜の上に厚さ５ｎｍのTiN 膜を形成し、これを上記した条件でアニールしたところ、図８のようなＳＥＭ写真が得られ、TiN 膜の表面には凹凸が発生しなかった。
また、ＳＲＯ膜の上のTiN 膜の膜厚を２０ｎｍよりも薄くした場合には、そのアニール後にも凹凸が発生せず、しかも、コンタクト抵抗は殆ど変化が生なかった。
【００２５】
なお、TiN 膜の形成時の基板温度を４００℃以上にすると、ＳＲＯ膜とTiN 膜が反応するので好ましくない。例えば、基板温度を５００℃としてＳＲＯ膜上にTiN 膜を形成すると、ＳＲＯ膜は酸素を失い、ＳＲＯ膜とTiN 膜の間には酸化チタン（TiO2）が形成される。その酸化チタンによりＳＲＯ膜とTiN 膜の間に寄生容量が生じて、キャパシタの総容量が低くなってしまう。
【００２６】
以上のことから、ＳＲＯ膜の保護膜として厚さ２０ｎｍよりも薄いTiN 膜が有効であることがわかる。
上記した第１〜第５の試料のＳＥＭ写真とＸ線回折によれば、ＳＲＯ膜のアニール時の保護膜として、酸化シリコン膜と窒化シリコン膜の二層構造か、あるいは膜厚２０ｎｍより薄い窒化チタン膜が、ＳＲＯ膜の分解を防止し、上部電極とタングステンプラグのコンタクト抵抗を低減させるもことがわかった。したがって、そのような保護膜は、ＳＲＯ／ＢＳＴ／ＳＲＯキャパシタの劣化を防止するために有効である。
【００２７】
次に、ＳＲＯ膜の保護膜としてSiN ／SiO2の二層構造膜、又は２０ｎｍより薄い窒化チタン膜を用いた場合のキャパシタ構造を図９、図１０に基づいて説明する。
図９において、シリコン基板１１の表面にはＬＯＣＯＳ膜１２に隣接して不純物拡散層１３が形成されている。そのシリコン基板１１の上には、SiO2、ＰＳＧ、ＢＰＳＧ等の第一の層間絶縁膜１４が形成され、そのうち不純物拡散層１３の上にはコンタクトホール１５が形成されている、
コンタクトホール１５内には、タングステン層１６ａ上にバリアメタル層１６ｂを重ねて構成される第一のプラグ１６が形成されている。また、第一のプラグ１６と第一の層間絶縁膜１４の上には第二の層間絶縁膜１７が形成され、そこには第一のプラグ１６を露出する凹部１８が形成されている。
【００２８】
その凹部１８の底面と側面には、第一のＳＲＯ膜１９が形成されている。さらに、第一のＳＲＯ膜１９の上と第二の層間絶縁膜１７の上には、ＢＳＴ２０と第二のＳＲＯ膜２１が順に形成され、それらの膜は所望の形状にパターニングされている。
第二のＳＲＯ膜２１の上には、ＴＥＯＳガスを用いて膜厚５０ｎｍ以下のSiO2膜２２ａが形成され、そのSiO2膜２２ａの上にはシランとアンモニアを用いてSiN 膜２２ｂが形成されている。そのSiO2膜２２ａとSiN 膜２２ｂの二層構造は第二のＳＲＯ膜２１の保護膜２２として機能し、その保護膜２２は、フォトリソグラフィー法によって微細にパターニングすることが容易である。
【００２９】
第一のＳＲＯ膜１９はキャパシタの下部電極として、ＢＳＴ膜２０はキャパシタの誘電体膜として、第二のＳＲＯ膜２１はキャパシタの上部電極として使用される。
さらに、保護膜２２の上には第三の層間絶縁膜２３が形成されている。第三の層間絶縁膜２３と保護膜２２は連続的にパターニングされて、第二のＳＲＯ膜２１の一部の上に開口２４が形成されている。
【００３０】
その開口２４内には、窒化チタン膜２５ａとタングステン２５ｂよりなる第二のプラグ２５が埋め込まれている。その窒化チタン膜２５ａは、２０ｎｍよりも薄く、且つ４００℃よりも低い基板温度で形成されることが好ましい。
以上のような構造を有する半導体装置を水素含有雰囲気で加熱しても、SiN ／SiO2保護膜２２により第二のＳＲＯ膜２１の膜質の劣化が防止される。なお、第二のプラグ２５と第二のＳＲＯ膜２２の間の窒化チタン膜２４は膜厚２０ｎｍより薄く、４００℃以下で形成されることが好ましい。
【００３１】
図１０は、第二のＳＲＯ膜２１上の保護膜として、 SiN／SiO2膜の代わりに窒化チタン膜を用いた例を示している。図１０において、図９と同じ符号は同じ要素を示している。
図１０において、第二のＳＲＯ膜２１の上には窒化チタンよりなる保護膜３０が形成されている。４００℃よりも低い基板温度条件でスパッタにより窒化チタン保護膜３０が２０ｎｍよりも薄い例えば１５ｎｍ以下の厚さに形成されている。そして、その保護膜３０は、フォトリソグラフィー法により所望の形状にパターニングが容易であり、そのパターニングの後に窒化チタン保護膜３０と第二の層間絶縁膜１７は第三の層間絶縁膜２３に覆われる。
【００３２】
第三の層間絶縁膜２３には、窒化チタン保護膜３０の一部に達する開口２４ａが形成され、その開口２４ａ内には窒化チタン２５ａとタングステン膜２５ｂよりなる第二のプラグ２５が埋め込まれる。
そのような構造を有する半導体装置を水素雰囲気で加熱しても、窒化チタン保護膜３０によって第二のＳＲＯ膜２１の膜質の劣化が防止される。
【００３３】
なお、キャパシタの上部電極としてＳＲＯ膜に限定されるものではなく、その他のルテニウムを含む導電膜を用いてもよい。また、上部電極に接続されるプラグとして、アルミニウムを含む膜を用いてもよい。
キャパシタの誘電体膜として、ＢＳＴ（(Ba x Sr1-x )TiO3 、但し０≦ｘ≦１）の代わりにＳＴＯ（SrTiO3）、酸化タンタル（Ta2O5 ）、ＰＺＴ（Pb(Zr x Ti1-x )O3 、但し０≦ｘ≦１) 、ＰＬＺＴ（(Pb y La1-y )(Zrx Ti1-x )O3 、但し０≦ｘ≦１、０≦ｙ≦１) を用いてもよい。また、保護膜として、上記した材料の他にアルミナ（Al2O3 ）を用いてもよい。
｛付 記｝
（１）半導体基板上方に形成されたルテニウムを含む導電膜の上に、下から順に酸化シリコンと窒化シリコンを積層してなる二層構造膜と窒化チタン膜の少なくとも１つを保護膜として形成する工程と、前記保護膜の形成後に前記半導体基板を還元雰囲気中で加熱する工程とを有する半導体装置の製造方法。
（２）前記二層構造膜を構成する前記酸化シリコンは５０ｎｍよりも薄いことを特徴とする（１）に記載の半導体装置の製造方法。
（３）前記窒化チタン膜は、４００℃よりも低い基板温度で２０ｎｍより薄く形成されることを特徴とする（１）に記載の半導体装置の製造方法。
【００３４】
【発明の効果】
以上述べたように本発明によれば、ＳＲＯ膜のようなルテニウムを含む導電膜上に形成される保護膜として、酸化シリコンと窒化シリコンの二層構造膜と窒化チタン膜のうち少なくとも１つを選択したので、そのような保護膜によれば、基板を還元雰囲気中でアニールする際に、ルテニウムを含む導電膜の劣化を防止でき、しかも、その導電膜とその上に形成されるプラグとのコンタクト抵抗の上昇を抑制し、保護膜剥がれを防止することができる。
【図面の簡単な説明】
【図１】従来の半導体装置の一例を示す断面図である。
【図２】半導体装置に使用されるＳＲＯ膜のアニーリングの前と後の状態を示すＳＥＭ写真である。
【図３】半導体装置に使用されるＳＲＯ膜を窒化シリコン膜で覆った状態を示すＳＥＭ写真である。
【図４】半導体装置に使用されるＳＲＯ膜を酸化シリコン膜で覆った状態を示すＳＥＭ写真である。
【図５】本発明の実施形態に係る半導体装置のSiN ／SiO2／ＳＲＯ構造をアニーリングする前と後の状態を示すＳＥＭ写真である。
【図６】半導体装置に使用されるＳＲＯ膜を膜厚２０ｎｍのSiN 膜で覆い、アニーリングする前の状態を示すＳＥＭ写真である。
【図７】半導体装置に使用されるＳＲＯ膜を膜厚２０ｎｍのSiN 膜で覆い、アニーリングした後の状態を示すＳＥＭ写真である。
【図８】本発明の実施形態に係る半導体装置における窒化チタン／ＳＲＯをアニーリングした後の状態を示すＳＥＭ写真である。
【図９】本発明の実施形態に係る第１の半導体装置を示す断面図である。
【図１０】本発明の実施形態に係る第２の半導体装置を示す断面図である。
【符号の説明】
１１…シリコン基板（半導体基板）、１２…ＬＯＣＯＳ、１３…不純物拡散層、１４、１７、２３…層間絶縁膜、１５…コンタクトホール、１６…第一のプラグ、１８…凹部、１９…第一のＳＲＯ膜、２０…ＢＳＴ膜、２１…第二のＳＲＯ膜、２２…保護膜、２２ａ…酸化シリコン膜、２２ｂ…窒化シリコン膜、２４…開口、２５…プラグ、２５ａ…窒化チタン膜、２５ｂ…タングステン膜、３０…保護膜。
Claims (6)
- 半導体基板の上に第一の絶縁膜を形成する工程と、
ストロンチウム・ルテニウム酸化膜をキャパシタ下部電極として前記第一の絶縁膜上に形成する工程と、
前記キャパシタ下部電極の上にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜の上にストロンチウム・ルテニウム酸化膜をキャパシタ上部電極として形成する工程と、
前記キャパシタ上部電極の上に、下から順に酸化シリコンと窒化シリコンを積層してなる二層構造膜と２０ｎｍよりも薄い窒化チタン膜の少なくとも１つを保護膜として形成する工程と、
前記保護膜の形成後に前記半導体基板を水素を含む雰囲気中で加熱する工程と
を有する半導体装置の製造方法。 - 前記第一の絶縁膜を形成する工程の後、前記ストロンチウム・ルテニウム酸化膜を前記キャパシタ下部電極として形成する工程の前に、前記第一の絶縁膜内に前記キャパシタ下部電極と接続される第一のプラグを埋め込み、
前記二層構造膜と前記窒化チタン膜の少なくとも１つを保護膜として形成する工程の後に、前記保護膜の上に第二の絶縁膜を形成し、該第二の絶縁膜に、前記キャパシタ上部電極に電気的に接続される第二のプラグを埋め込むことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記キャパシタ誘電体膜は、ＢＳＴ、ＳＴＯ、Ta2O5、ＰＺＴ又はＰＬＺＴのいずれかであることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第二のプラグは、前記キャパシタ上部電極の上に、窒化チタン膜を介して形成されたタングステン又はアルミニウムを含む膜から構成されることを特徴とする請求項２に記載の半導体装置の製造方法。
- 半導体基板の上に形成された第一の絶縁膜と、
前記第一の絶縁膜上に形成された、ストロンチウム・ルテニウム酸化膜からなるキャパシタ下部電極と、
前記キャパシタ下部電極の上に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の上に形成された、ストロンチウム・ルテニウム酸化膜からなるキャパシタ上部電極と、
前記キャパシタ上部電極の上に形成されて水素を含む雰囲気中で加熱する際に前記ストロンチウム・ルテニウム酸化膜を保護し、かつ、下から順に酸化シリコンと窒化シリコンを積層してなる二層構造膜と２０ｎｍよりも薄い窒化チタン膜の少なくとも1つからなる保護膜と
を有することを特徴とする半導体装置。 - 前記二層構造膜を構成する前記酸化シリコンは５０ｎｍよりも薄いことを特徴とする請求項５に記載の半導体装置。
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