KR100877093B1 - 반도체 메모리장치의 커패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 메모리장치의 커패시터 제조 방법에 관한 것으로서, 특히 커패시터의 용량을 증가시키기 위해 두껍게 증착된 희생절연막 내에 형성된 개구부에 도전층을 적층하고, 그 도전층 상부에 유전체막과 장벽층 및 플레이트 폴리막을 순차적으로 증착하여 도전층을 감싸서 도전층을 지탱함으로서, 후속 상기 도전층을 지지하고 있던 희생절연막 제거를 위한 습식 세정 공정 시 도전층이 습식 케미컬에 의해 무너지는 현상을 방지하여 커패시터의 정전용량을 증가시킬 수 있도록 하여 반도체 소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체 메모리장치의 커패시터 제조 방법{Method for manufacturing capacitor of semiconductor memory device}

도 1a 내지 도 1d는 종래 기술에 의한 반도체 메모리장치의 스토리지 노드 전극을 형성하기 위한 공정 순서도이다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 메모리장치의 커패시터 제조 방법을 설명하기 위한 공정 순서도이다.

-- 도면의 주요 부분에 대한 부호의 설명 --

100 : 실리콘 기판 102 : 층간절연막

104 : 콘택 플러그 106 : 식각정지막

108 : 희생절연막 110 : 개구부

112 : 도전체막 112' : 스토리지노드 전극

114 : 제1유전체막 115 : 제1장벽층

117 : 제1플레이트 폴리막 120 : 제2유전체막

122 : 제2장벽층 125 : 제2플레이트 폴리막

본 발명은 반도체 메모리 장치의 커패시터 제조 방법에 관한 것으로서, 보다 상세하게는 고커패시턴스 확보와 제조 수율을 높일 수 있는 반도체 메모리장치의 커패시터 제조 방법에 관한 것이다.

현재 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구개발이 활발하게 진행되고 있으며, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.

한편, DRAM 등의 메모리소자의 셀에 사용되는 커패시터의 기본 구조는 스토리지노드 전극, 유전체막 및 플레이트노드(plate node) 전극으로 구성된다.

이러한 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 얇은 유전체막 두께 확보, 3차원적인 커패시터의 구조를 통해서 유효 면적 증가, 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.

최근에는, 초고집적 반도체 소자의 커패시터를 위해 스토리지노드 전극을 형성하기 위한 공정 순서도이다.

우선, 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘 기판(10)에 필드산화막(미도시함)을 형성하여 소자의 활성 영역과 비활성 영역을 정의하며, 그 기 판 상부면에 일련의 소자 공정으로 게이트산화막, 게이트 전극, 스페이서 및 소스/드레인 영역을 갖는 트렌지스터(미도시함)를 형성한다. 상기 결과물상에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 CMP(Chemical Mechanical Polishing) 공정을 실시하여 층간절연막(12)을 형성한 후에 층간절연막(12)내에 커패시터의 스토리지노드 전극과 연결될 도전체 콘택 플러그(14)를 형성한다.

이어, 상기 결과물상에 식각정지막(16)을 형성한 후 스토리지노드 전극의 영역을 정의하기 위하여 희생절연막(18)을 두껍게 증착한다. 이때 희생절연막(18)은 USG, PSG, BPSG, PE-TEOS(Plasma Enhanced Tetra Ethly Ortho Silicate), LP-TEOS 등의 산화물질 중에서 어느 하나를 이용한다.

도 1b에 도시된 바와 같이, 스토리지노드 전극 영역을 정의하는 마스크를 이용한 사진 및 식각 공정을 실시하여 희생절연막(18) 내에 개구부를 형성한 후 상기 결과물상에 도전체로서 도전체막(20)을 증착한다.

그리고, 도 1c에 도시된 바와 같이, 상기 결과물상에 CMP공정 내지 전면 식각 공정을 실시하여 희생절연막(18)표면이 드러날 때까지 상기 결과물을 연마한다. 즉, 이 연마 공정은 희생절연막(18)표면의 도전체막(20)을 제거하기 위함이다.

마지막으로, 도 1d에 도시된 바와 같이, 희생절연막(18)만을 제거하고자 HF 또는 BOE 등의 산화물 식각용액을 이용한 딥아웃(dip-out)공정을 실시한다. 따라서, 3차원 구조의 스토리지노드 전극(20')이 형성된다.

그러나, 딥 아웃 공정과 세정 공정의 습식 케미컬(pyranha, HF, BOE 등)에 의해 스토리지노드 전극(20')이 침식(F)을 받아 급격하게 녹거나 3차원 구조가 불균형하게 되어 실린더 부분이 쓰러지게 되는 문제점을 가지고 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창출된 것으로서, 커패시터의 용량을 증가시키기 위해 두껍게 증착된 희생절연막 내에 형성된 개구부에 도전체막을 적층하고, 그 도전체막 상부에 유전체막과 장벽층 및 플레이트 폴리막을 순차적으로 증착하여 도전체막을 감싸서 도전체막을 지탱함으로서, 상기 층간절연막 제거를 위한 습식 세정 공정 시 도전체막이 습식 케미컬에 의해 무너지는 것을 방지하도록 하는 반도체 메모리장치의 커패시터 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명은 반도체 메모리장치의 커패시터 제조 방법에 있어서, 콘택 플러그가 형성된 반도체 기판 상에 희생절연막을 형성하고 희생절연막을 식각해서 상기 콘택 플러그의 표면이 드러나는 개구부를 형성하는 단계와, 상기 개구부가 형성된 희생 절연막에 도전체를 증착한 후, 제1유전체막과 제1장벽층 및 제1플레이트 폴리막을 순차적으로 증착하는 단계와, 상기 희생 절연막 표면이 노출될 때까지 상기 결과물을 평탄화하는 단계와, 상기 희생 절연막을 습식세정 공정으로 제거한 후, 결과물 상에 제2유전체막과 제2장벽층을 순차적으로 재증착하는 단계와, 상기 제1플레이트 폴리막 표면이 노출될 때까지 상기 결과물을 에치백 공정을 진행한 후, 제2플레이트 폴리막을 증착하여 커패시터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조 방법을 제공한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

우선, 도 2a에 도시된 바와 같이, 반도체기판으로서 실리콘 기판(100)에 필드산화막(미도시함)을 형성하여 소자의 활성 영역과 비활성 영역을 정의하며, 그 기관 상부면에 일련의 소자 공정으로 게이트산화막, 게이트전극, 스페이서 및 소스/드레인 영역을 갖는 트랜지스터(미도시함)를 형성한다.

그리고, 그 기판(100) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 CMP(Chemical Mechanical Polishing) 공정을 실시하여 층간절연막(102)을 형성한 후에 층간절연막(102)내에 후속공정에 의해 형성될 커패시터의 스토리지노드 전극과 연결될 도전체 콘택 플러그(104)를 형성한다.

그 다음, 상기 결과물상에 식각정지막(106)을 형성한 후 스토리지노드 전극의 영역을 정의하기 위하여 희생절연막(108)을 두껍게 증착한다.

이때 희생절연막(108)은 USG, PSG, BPSG, PE-TEOS(Plasma Enhanced Tetra Ethly Ortho Silicate), LP-TEOS 등의 산화물질 중에서 어느 하나를 이용한다.

이어, 도 2b에 도시된 바와 같이, 스토리지노드 전극 영역을 정의하는 마스크(미도시함)를 이용한 사진 및 식각 공정을 실시하여 희생절연막(108) 내에 콘택 플러그(104) 표면이 드러나는 개구부(110)를 형성한다.

그리고, 도 2c에 도시된 바와 같이, 상기 결과물상에 폴리를 증착하여 도전체막(112)을 증착한 후, 제1유전체막(114)과 제1장벽층(115) 및 제1플레이트 폴리막(117)을 순차적으로 증착한다. 이때, 상기 제1장벽층(115)은 티타늄질화막을 이용하여 형성한다.

이어서, 도 2d에 도시된 바와 같이, 상기 희생 절연막 표면(미도시함)이 노출될 때까지 상기 결과물을 평탄화하여 스토리지노드 전극(112')을 분리한 후, 상기 희생절연막(미도시함)만을 제거하고자 HF 또는 BOE 등의 산화물 식각 용액을 이용한 딥아웃(dip-out)공정을 실시한다.

결과적으로, 희생절연막(미도시함)이 모두 제거되어 폴리 도전체로 이루어진 3차원 구조의 스토리지노드 전극(112')이 형성된다. 이 딥아웃 공정 또는 이후 실시되는 세정공정시 상기 스토리지노드 전극(112') 내부에 증착된 제1유전체막(114)과 제1장벽층(115) 및 제1플레이트 폴리막(117)에 의해 스토리지노드 전극(112')이 지탱되어 습식 케미컬로부터 안전하게 보호되어 스토리지노드 전극(112')이 무너지는 현상을 막을 수 있다.

그 후, 도 2e에 도시된 바와 같이, 상기 결과물 상에 제2유전체막(120)과 티타늄질화막으로 구성된 제2장벽층(122)을 순차적으로 증착하여 상기 스토리지노드 전극(112') 외부를 감싼다.

도 2f에 도시된 바와 같이, 상기 제1플레이트 폴리막(117) 표면이 노출될 때까지 상기 결과물을 에치백 공정을 진행한 후, 제2플레이트 폴리막(125)을 증착하여 커패시터를 형성한다.

따라서, 상기한 바와 같이, 본 발명에 따른 반도체 메모리장치의 커패시터 제조 방법을 이용하게 되면, 커패시터의 용량을 증가시키기 위해 두껍게 증착된 희생절연막 내에 형성된 개구부에 도전체막을 적층하고, 그 도전체막 상부에 유전체막과 장벽층 및 플레이트 폴리막을 순차적으로 증착하여 도전체막을 감싸서 도전체막을 지탱함으로서, 상기 희생절연막 제거를 위한 습식 세정 공정 시 도전체막을 안전하게 보호할 수 있어 고용량 및 고집적 반도체 메모리장치의 커패시터 제조 수율을 크게 증대시킬 수 있다.

Claims (5)

1. 콘택 플러그가 형성된 반도체 기판 상에 희생절연막을 형성하는 단계;

   상기 희생절연막을 식각해서 상기 콘택 플러그의 표면이 드러나는 개구부를 형성하는 단계;

   상기 개구부가 형성된 희생 절연막에 도전체를 증착하는 단계;

   상기 도전체 위에 제1유전체막, 제1장벽층 및 제1플레이트 폴리막을 순차적으로 증착하는 단계;

   상기 희생 절연막 표면이 노출될 때까지 상기 제1플레이트 폴리막이 증착된 결과물을 평탄화하여 노드분리된 도전체를 형성하는 단계;

   상기 희생 절연막을 제거하여 노드분리된 실린더 구조의 도전체를 형성하는 단계;

   상기 노드분리된 실린더 구조의 도전체가 형성된 결과물 상에 제2유전체막과 제2장벽층을 순차적으로 증착하는 단계;

   상기 제1플레이트 폴리막 표면이 노출될 때까지 상기 제2 장벽층이 형성된 결과물에 대한 에치백 공정을 진행하는 단계; 및

   상기 에치백 공정이 이루어진 결과물 전면에 제2플레이트 폴리막을 증착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조 방법.
2. 제 1항에 있어서, 상기 제1장벽층과 제2장벽층은 티타늄나이트라이드를 이용하여 증착하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조 방법.
3. 제 1항에 있어서, 상기 제2장벽층은 50 ~ 1000Å 정도의 두께로 증착하는 것 을 특징으로 하는 반도체 메모리장치의 커패시터 제조 방법.
4. 제 1항에 있어서, 상기 제2플레이트 폴리막은 50 ~ 10000Å 정도의 두께로 증착하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
5. 제 1항에 있어서, 상기 도전체는 폴리로 형성되는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.

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