KR100760632B1

KR100760632B1 - 커패시터 형성 방법

Info

Publication number: KR100760632B1
Application number: KR1020060020308A
Authority: KR
Inventors: 김완돈; 유차영; 정숙진; 김진용
Original assignee: 삼성전자주식회사
Priority date: 2006-03-03
Filing date: 2006-03-03
Publication date: 2007-09-20
Also published as: KR20070090512A; US20070207587A1; US8318560B2

Abstract

커패시터 형성 방법이 제공되는 데, 커패시터의 하부전극은 콘택트 플러그에 연결된 지지 도전체의 측면 상에 배치되고, 유전막은 지지 도전체의 상부면 상에 그리고 하부전극의 측면 및 상부면 상에 배치되고 상부전극은 유전막 상에 배치된다. 하부전극을 형성한 후에 지지 도전체가 하부전극 및 콘택트 플러그에 전기적으로 연결되도록 형성된다.

커패시터, MIM 커패시터, 콘택트 플러그, 내열성 금속, 귀금속

Description

커패시터 형성 방법{Method of forming a capacitor}

도 1 내지 도 5는 본 발명의 일 실시 예에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다.

도 6 내지 도 7은 본 발명의 다른 실시 예에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다.

도 8 내지 도 10은 본 발명의 또 다른 실시 예에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다.

도 11 내지 도 15는 본 발명의 또 다른 실시 예에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다.

도 16 내지 도 17은 본 발명의 또 다른 실시 예에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다.

본 발명은 반도체 장치 제조 방법에 관한 것으로, 더 상세하게는 커패시터 형성 방법에 관한 것이다.

커패시터(capacitor)는 마주 보는 두 전극들과 그 사이에 존재하는 유전막으 로 구성된다. 커패시터는 메모리 소자를 포함하여 고주파 소자, 혼합신호소자, 시스템 드라이버 소자 등 아날로그 소자 등 다양한 분야에 사용되고 있으며, 안정적인 소자 동작을 위해서는 일정 수준 이상의 정전용량이 필요하다. 그런데 반도체 장치의 고집적화 경향으로 커패시터가 차지하는 면적이 줄어들어 정전용량의 감소를 초래하고 있다. 따라서 제한된 면적에서 높은 정전용량(capacitance)을 가지는 커패시터에 대한 연구가 활발히 진행되고 있다.

한편, 통상적으로 커패시터 전극으로서 단결정 실리콘 또는 다결정 실리콘 ('폴리실리콘')이 사용되고 있다. 그러나 단결정 실리콘 또는 폴리실리콘은 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데 한계를 나타내고 있다. 또, 단결정 실리콘 또는 폴리실리콘 전극에 바이어스(bias) 전압을 인가하였을 경우에는 공핍(depletion) 영역이 발생하여 정전용량 값이 일정하게 유지되지 않는다. 이에 따라 최근 단결정 실리콘 또는 폴리실리콘을 대신해서 금속 물질을 커패시터 전극으로 사용하는 금속-절연체-금속 커패시터 ('MIM 커패시터')가 도입되어, 이에 대한 활발한 연구들이 진행되고 있다.

본 발명의 실시 예들은 금속 전극을 구비하는 커패시터 및 그 형성 방법을 제공한다.

본 발명의 일 실시 예에 따른 커패시터 형성 방법은 기판 상에 상부 절연막을 형성하고; 상기 상부 절연막을 일부 두께를 패터닝하여 제1 개구부를 형성하고; 상기 제1 개구부의 측벽에 하부전극을 형성하고; 상기 하부전극을 식각 마스크로 사용하여 잔존하는 상부 절연막을 패터닝하여 제2 개구부를 형성하고; 상기 제2 개구부 내에 상기 하부전극에 전기적으로 연결되는 지지 도전체를 형성하고; 그리고, 상기 하부전극 및 상기 지지 도전체 상에 유전막 및 상부전극을 형성하는 것을 포함할 수 있다.

본 발명의 다른 실시 예에 따른 반도체 소자 형성 방법은: 기판 상에 콘택트 플러그를 갖는 하부 절연막을 형성하고; 상기 절연막 및 콘택트 플러그 상에 제1 절연막 및 제2 절연막을 형성하고; 상기 제2 절연막을 패터닝하여 상기 콘택트 플러그 상부에 제1 개구부를 형성하고; 상기 제1 개구부 측벽에 하부전극을 형성하고; 상기 하부전극을 식각 마스크로 사용하여 상기 제1 개구부 바닥의 제1 절연막을 제거하여 상기 콘택트 플러그를 노출하는 제2 개구부를 형성하고; 상기 제1 개구부 및 제2 개구부 내에 상기 콘택트 플러그 및 상기 하부전극에 전기적으로 연결되는 지지 도전체를 형성하고; 상기 제2 절연막을 제거하고; 그리고, 유전막 및 상부전극을 형성하는 것을 포함할 수 있다.

이하 본 발명의 실시 예들을 첨부된 도면을 참조하여 더욱 상세히 설명을 하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 전극, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 따라서 본 발명의 전극, 막 및 영역들 이 도면에 도시된 형상으로 한정되어서는 안 되며, 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 또한, 어떤 막이 다른 막 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다. 또, 본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 막 또는 영역 등을 기술하기 위해서 사용되었지만, 이들 막 또는 영역이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한, 이들 용어들은 단지 어느 막 또는 영역을 다른 막 또는 영역과 구별시키기 위해서 사용되었을 뿐이다.

도 1 내지 도 5는 본 발명의 일 실시 예에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다. 본 명세서에서 "기판"은 실리콘 표면을 가지는 임의의 반도체 근거 구조(semiconductor based structure)를 포함한다. 이와 같은 반도체 근거 구조는 실리콘, 절연체 상의 실리콘(SOI), 도핑 또는 도핑 되지 않은 실리콘, 반도체 구조에 의해 지지가 되는 실리콘 에피탁시얼층, 또는 다른 반도체 구조물들을 가리킨다. 또한, 반도체 구조는 실리콘-게르마늄(SiGe), 게르마늄, 또는 갈륨-아세나이드(GaAs)일 수 있다. 이하에서 기판 또는 반도체 기판이라고 언급할 때, 상기 기판에 대해 이온주입 공정, 소자분리공정, 불순물 확산 공정, 모스 전계효과 트랜지스터 형성 공정, 절연막 또는 도전막 등의 박막 증착 공정이 사전에 이루어진 후의 기판일 수도 있다.

도 1을 참조하여 기판(100) 상에 예를 들어 실리콘 산화물로서 하부 절연막(200)을 형성한다. 하부 절연막(200)이 비록 도면에서는 비록 단일층으로 보이나, 여러 층의 절연막, 예를 들어 실리콘 산화막, 실리콘 질화막 등이 수차례 적층되어 형성될 수도 있다. 하부 절연막(200)을 관통하여 기판(100)에 전기적으로 연결되는 콘택트 플러그(210)를 형성한다. 콘택트 플러그(210)는 기판(100)의 소정 영역, 예를 들어 트랜지스터의 소오스/드레인 영역에 전기적으로 연결되도록 형성될 수 있다. 콘택트 플러그(210)는 하부 절연막(200)을 패터닝하여 콘택트 홀을 형성한 후 여기에 도전성 물질을 매립하는 것에 의해 형성될 수 있다. 도전성 물질을 콘택트 홀에 매립하는 것은 먼저 도전성 물질을 증착한 후 화학적기계적연마 또는 에치백 같은 평탄화 공정을 진행하여 콘택트 홀 밖의 도전성 물질을 제거하는 것에 의해서 형성될 수 있다. 콘택트 플러그(210)를 위한 도전성 물질의 증착은 예를 들어 화학적기상증착법, 물리적기상증착법, 원자층증착법 등의 기상증착법을 사용할 수 있다. 콘택트 홀 밖의 도전성 물질을 제거할 때, 콘택트 홀 내의 도전성 물질도 일부 제거한 후 다른 도전성 물질을 콘택트 홀 상부에 매립하는 것에 의해서 두 층 이상의 물질로 콘택트 플러그를 형성할 수 있다.

콘택트 플러그(210)는 예를 들어 내열성 금속, 도전성 금속 질화물, 폴리실리콘, 귀금속 계열 금속 또는 이들의 조합으로 형성될 수 있다. 내열성 금속(refractory metal)으로서 여기에 한정되는 것은 아니며 예를 들어 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 등이 사용될 수 있으며, 도전성 금속 질화물(conductive metal nitride)로서 여기에 한정되는 것은 아니며 예를 들어 질화티타늄(TiN), 질화탄탈륨(TaN), 질화텅스텐(WN), 질화지르코늄(ZrN), 질화하프늄(HfN), 질화알루미늄티타늄(TiAlN), 질화실리콘티타늄(TiSiN), 질화알루미늄탄탈륨(TaAlN), 그리고 질화실리콘탄탈륨(TaSiN) 등이 사용될 수 있다.

다시 도 1을 참조하여, 하부 절연막(200) 및 콘택트 플러그(210) 상에 상부 절연막(300)을 형성한다. 상부 절연막(300)은 단일 층 또는 다층으로 형성될 수 있다. 예를 들어 상부 절연막(300)은 제1 절연막(310) 및 상기 제1 절연막에 대해서 식각 선택성을 갖는 제2 절연막(330)을 차례로 적층하여 형성할 수 있다.

제2 절연막(330)은 하부전극의 높이를 결정하는 데, 예를 들어 실리콘 산화막으로 형성될 수 있다. 제1 절연막(310)은 콘택트 플러그(210) 상부면을 덮는 데, 하부전극 형성 공정에서 콘택트 플러그가 산화되는 것을 방지하는 특성, 제2 절연막(330)에 대한 식각 공정에서 하부 절연막(200)을 보호하는 특성, 내열성 금속, 도전성 금속 질화물 또는 페로브스카이트 구조의 도전성 산화물에 대해서 우수한 접착 특성 중 적어도 하나 이상의 특성을 갖는 물질로 형성될 수 있다. 예를 들어 제1 절연막(310)은 여기에 한정되는 것은 아니며 실리콘 질화물로 형성될 수 있다. 이하에서 제1 절연막(310)을 실리콘 질화막으로 제2 절연막(330)을 실리콘 산화막으로 형성하는 것을 예로 들어 설명을 한다.

실리콘 질화막(310)을 식각 저지층으로 사용하여 실리콘 산화막(330)에 대한 패터닝 공정을 진행하여 하부전극을 한정하는 제1 개구부(400)를 콘택트 플러그(200) 상부에 형성한다.

도 2를 참조하여, 제1 개구부(400)의 측벽에 하부전극(500)을 형성한다. 하부전극(500)은 유전막에 대해서 우수한 계면 특성이 있는 도전성 물질로 형성한다. 예를 들어 하부전극(500)은 귀금속(noble metal), 귀금속의 도전성 산화물, 페로브 스카이트(perovskite) 구조의 도전성 산화물 또는 이들의 조합으로 형성될 수 있다. 하부전극(500)을 위한 귀금속으로서 여기에 한정되는 것은 아니며 예를 들어 백금(Pt), 루테늄(Ru), 이리듐(Ir) 등이 있다. 하부전극(500)을 위한 귀금속의 도전성 산화물로서 여기에 한정되는 것은 아니며, 예를 들어 PtO, RuO₂, IrO₂ 등이 있다. 하부전극(500)을 위한 페로브스카이트 구조의 도전성 산화물로서 여기에 한정되는 것은 아니며, 예를 들어 SrRuO₃, (Ba, Sr)RuO₃, CaRuO₃, LSCo, LaNiO₃ 등이 있다.

하부전극(500)은 상술한 원료 물질을 화학적기상증착, 물리적기상증착, 원자층증착 같은 기상증착방법을 사용하여 증착한 후 원료 물질을 에치백(etch-back) 하는 것에 의해서 형성될 수 있다. 위에서 열거한 하부전극(500)을 위한 원료 물질은 산화성 분위기 (산소 분위기)에서 증착될 수 있다. 그런데 본 발명의 일 실시 예에 따르면, 실리콘 질화막(310)이 콘택트 플러그(210)를 덮고 있어 콘택트 플러그(210)가 하부전극(500)과 접촉하지 않는다. 따라서 산화성 분위기에서 하부전극(500)을 형성하더라도, 콘택트 플러그(210)의 산화를 방지할 수 있다. 더 나아가서, 실리콘 질화막(310)은 산화방지 기능이 우수하여 더욱더 콘택트 플러그(210)의 산화를 방지할 수 있다.

도 3을 참조하여, 하부전극(500)을 식각 마스크로 사용하여 제1 개구부(400) 바닥의 실리콘 질화막(310)을 식각하여 콘택트 플러그(600)를 노출하는 제2 개구부(600)를 형성한다. 실리콘 질화막(310)은 실리콘 산화막으로 형성되는 하부 절연막 (200)에 대해서 선택적으로 식각될 수 있다.

도 4를 참조하여, 제1 개구부 및 제2 개구부 내부에 도전성 물질을 채워 하부전극(500) 및 콘택트 플러그(210)에 전기적으로 연결되는 지지 도전체(700)를 형성한다. 즉, 지지 도전체(700)는 콘택트 플러그(210)를 하부전극(500)에 연결하는 기능을 한다. 지지 도전체(700)는 먼저 도전성 원료 물질을 제1 개구부 및 제2 개구부 내부 그리고 실리콘 산화막(330) 상에 증착한 후 실리콘 산화막(330)이 노출될 때까지 화학적기계적연마(CMP) 또는 에치백 같은 평탄화 식각 공정을 진행하는 것에 의해 형성될 수 있다. 지지 도전체(700)를 위한 도전성 원료 물질 증착은 콘택트 플러그(210)가 산화되지 않도록 환원성 분위기 하의 기상증착법을 사용하여 형성될 수 있다. 기상증착법은 화학적기상증착법, 물리적기상증착법, 원자층증착법 등을 포함하며, 환원성 분위기는 수소 가스, 암모니아 가스 등의 가스 분위기를 포함한다. 환원성 분위기의 기상증착법은 반응 가스로서 산소 가스를 사용하지 않는 기상증착법을 가리킬 수도 있다.

지지 도전체(700)는 열적 안정성이 뛰어나고 실리콘 질화막(310), 하부 절연막(200)에 대해서 우수한 접착 특성(adhesion property)을 나타내는 도전성 물질로 형성될 수 있다. 예를 들어 지지 도전체(700)는 내열성 금속, 도전성 금속 질화물, 또는 이들의 조합으로 형성될 수 있다. 지지 도전체(700)를 위한 내열성 금속으로서, 여기에 한정되는 것은 아니며 예를 들어 티타늄, 텅스텐, 탄탈륨 등이 있다. 지지 도전체(700)를 위한 도전성 금속 질화물로서 여기에 한정되는 것은 아니며 질화티타늄, 질화탄탈륨, 질화텅스텐, 질화지르코늄, 질화하프늄, 질화알루미늄티타늄, 질화실리콘티타늄, 질화알루미늄탄탈륨, 그리고 질화실리콘탄탈륨 등이 있다.

도 5를 참조하여, 실리콘 산화막(330)을 제거하여 하부전극(500)을 노출한다. 적절한 식각 용액 또는 식각 가스를 사용하면 실리콘 산화막(330)은 실리콘 질화막(310)에 대해서 선택적으로 제거될 수 있다. 실리콘 질화막(310)은 지지 도전체(700)에 대해서 우수한 접착 특성을 나타내기 때문에, 실리콘 산화막(330)을 제거하는 데 사용되는 식각 물질(etchant)이 콘택트 플러그(210)를 식각하는 것을 방지할 수 있다. 유전막(800) 및 상부전극(900)을 형성하여 커패시터를 완성한다.

유전막(800)은 예를 들어 화학적기상증착법, 원자층증착법 등을 사용하여 형성될 수 있는 데, 높은 유전상수를 갖는 고유전 물질로 형성될 수 있다. 유전막(800)은 여기에 한정되는 것은 아니며 페로브스카이트 구조의 절연막 또는 절연성 금속 산화물로 형성될 수 있다. 유전막(800)을 위한 페로브스카이트 구조의 절연막은 (Ba, Sr)TiO₃, SrTiO₃, BaTiO₃, PbTiO₃, Pb(Zr, Ti)O₃, SrBi₂Ta₂O₉, (Pb, La)(Zr, Ti)O₃, Bi₄Ti₃O₁₂ 를 포함하며, 유전막(800)을 위한 금속 산화물은 Ta₂O₅, Ta₂O₅N, Al₂O₃, HfO₂, ZrO₂, TiO₂ 등을 포함한다.

상부전극(900)은 상부전극(900)은 예를 들어 화학적기상증착, 물리적기상증착, 원자층증착 같은 기상증착방법을 사용하여 형성될 수 있는 데, 귀금속, 귀금속의 도전성 산화물, 페로브스카이트 구조의 도전성 산화물, 내열성 금속, 도전성 금속 질화물 또는 이들의 조합으로 형성될 수 있다. 상부전극(900)을 위한 귀금속으로서 여기에 한정되는 것은 아니며 예를 들어 백금(Pt), 루테늄(Ru), 이리듐(Ir) 등이 있다. 상부전극(900)을 위한 귀금속의 도전성 산화물로서 여기에 한정되는 것은 아니며, 예를 들어 PtO, RuO₂, IrO₂ 등이 있다. 상부전극(900)을 위한 페로브스카이트(perovskite) 구조의 도전성 산화물로서 여기에 한정되는 것은 아니며, 예를 들어 SrRuO₃, (Ba, Sr)RuO₃, CaRuO₃, LSCo, LaNiO₃ 등이 있다. 상부전극(900)을 위한 내열성 금속은 여기에 한정되는 것은 아니며 예를 들어 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 등이 있다. 상부전극(900)을 위한 도전성 금속 질화물로서 여기에 한정되는 것은 아니며 예를 들어 질화티타늄(TiN), 질화탄탈륨(TaN), 질화텅스텐(WN), 질화지르코늄(ZrN), 질화하프늄(HfN), 질화알루미늄티타늄(TiAlN), 질화실리콘티타늄(TiSiN), 질화알루미늄탄탈륨(TaAlN), 그리고 질화실리콘탄탈륨(TaSiN) 등이 사용될 수 있다.

도 6 내지 도 7을 참조하여 본 발명의 다른 실시 예에 따른 커패시터 형성 방법을 설명한다. 도 1 내지 도 5를 참조하여 설명을 한 실시 예와 달리, 본 실시 예에서는 지지 도전체(710)의 상부면 상에도 하부전극이 형성된다. 이를 위해서 도 6에 도시된 바와 같이 제1 개구부 및 제2 개구부 내부에 실리콘 산화막(330)보다 상부면이 더 낮은 지지 도전체(710)를 형성한다. 지지 도전체(710)는 도 5를 참조하여 설명을 한 지지 도전체(700)를 형성하는 방법과 동일한 방법을 사용하여 형성되는 데, 그 높이를 낮추기 위해서 추가적인 식각 공정이 진행된다. 즉, 도 1 내지 도 5를 참조하여 설명을 한 공정들을 진행하여 기판(100) 상에 하부 절연막(200), 콘택트 플러그(210), 실리콘 질화막(310), 실리콘 산화막(330), 제1 개구부(400), 하부전극(500), 제2 개구부(600) 및 지지 도전체를 위한 도전성 물질을 형성한다. 실리콘 산화막(330)이 노출될 때까지 지지 도전체를 위한 도전성 물질에 대한 평탄화 식각 공정을 진행한 후 추가적으로 식각 공정을 진행하여 실리콘 산화막(330)보다 상부면이 낮은 지지 도전체(710)를 형성한다.

도 7을 참조하여 하부전극(500)을 형성하는 데 사용되는 도전성 물질을 증착하고 식각 공정을 진행하여 지지 도전체(710) 상부면에 추가 하부전극(530)을 형성한다. 실리콘 산화막(330)을 제거한 후 유전막(800) 및 상부전극(900)을 형성한다. 본 실시 예에 따르면 유전막(800)과 지지 도전체(710)의 상부면 사이에 추가 하부전극(530)이 존재한다. 한편, 도 1 내지 도 5를 참조하여 설명을 한 커패시터에서는 유전막(800)이 지지 도전체(700)의 상부면과 접촉한다.

도 8 내지 도 10은 본 발명의 또 다른 실시 예에 따른 커패시터 형성 방법을 설명하기 위한 도면들이다. 본 실시 예에서는 앞서 설명을 한 실시 예들과 달리 상부 절연막(300)이 단일층의 실리콘 산화막으로 형성된다.

도 8을 참조하여, 기판(100) 상에 콘택트 플러그(210)를 갖는 하부 절연막(200)을 형성한 후 예를 들어 실리콘 산화막으로 상부 절연막(300)을 형성한다. 상부 절연막(300)의 일부 두께를 패터닝하여 하부전극을 한정하는 제1 개구부(400)를 형성한다.

도 9를 참조하여, 제1 개구부(400)의 측벽에 앞서 설명을 한 실시 예들과 동일한 방법으로 하부전극(500)을 형성한다. 하부전극(500)을 식각 마스크로 사용하여 제1 개구부(400) 바닥의 잔존하는 상부 절연막을 제거하여 콘택트 플러그(210) 를 노출하는 제2 개구부(600)를 형성한다.

도 10을 참조하여, 제1 개구부 및 제2 개구부를 도전성 물질로 채워 콘택트 플러그(210) 및 하부전극(500)에 전기적으로 연결되는 지지 도전체(700)를 형성한다. 상부 절연막(300)을 제거한 후 유전막 및 상부전극을 형성하여 커패시터를 완성한다. 본 실시 예에서 상부 절연막(300)은 일 부분이 제거되고 일부는 잔존하여 하부전극(500)의 하부 측면을 덮는 것이 좋다. 즉, 하부전극(500)을 지지하도록, 하부전극(500)의 하부면과 하부 절연막(200) 사이에 상부 절연막의 일부가 잔존하도록 상부 절연막에 대한 식각 공정을 진행하는 것이 좋다.

도 11 내지 도 15는 본 발명의 또 다른 실시 예에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다. 본 실시 예는 앞서 설명을 한 실시 예들과 달리 콘택트 플러그 및 지지 도전체가 동시에 형성된다. 여기서 동시에 형성된다는 것은 콘택트 플러그 및 지지 도전체가 한 번의 도전성 물질 증착 공정에 의해서 형성될 수 있다는 것을 포함한다.

도 11을 참조하여, 기판(100) 상에 하부 절연막(200) 및 상부 절연막(300)을 형성한다. 상부 절연막(300)은 실리콘 질화막(310) 및 실리콘 산화막(330)을 차례로 적층하여 형성될 수 있다. 실리콘 산화막(330)을 패터닝하여 제1 개구부(400)를 형성한다.

도 12를 참조하여, 제1 개구부(400)의 측벽에 하부전극(500)을 앞서 설명을 한 실시 예들과 동일한 방법으로 형성한다.

도 13을 참조하여, 하부전극(500)을 식각 마스크로 사용하여 제1 개구부 (400) 아래의 실리콘 질화막(310) 및 하부 절연막(200)을 식각하여 기판(100)의 소정 영역을 노출하는 제2 개구부(600)를 형성한다. 여기서, 콘택트 플러그(210)를 형성하기 전에 기판(100)에 게이트의 상부면 및 측벽은 실리콘 질화물로 보호된 트랜지스터가 형성될 수 있는 데, 상부면 및 측벽의 실리콘 질화물로 인해서 게이트는 제2 개구부(600)를 형성하기 위한 식각 공정에서 보호된다.

도 14를 참조하여 제1 개구부 및 제2 개구부를 채우는 지지 도전체(720)를 앞서 설명을 한 실시 예들과 동일한 방식으로 형성한다.

도 15를 참조하여, 실리콘 산화막(330)을 제거한 후 유전막(800) 및 상부전극(900)을 앞서 설명을 한 실시 예들과 동일한 방식으로 형성한다.

이상에서 설명을 한 여러 실시 예들에서는 지지 도전체가 박스 형태로 형성되었으나, 지지 도전체는 다양한 형태로 형성될 수 있다. 예를 들어 지지 도전체는 실린더 형으로 형성될 수도 있으며 이에 대해서 도 16 내지 도 17을 참조하여 설명을 한다.

도 1 내지 도 3을 참조하여 설명을 한 공정들을 진행한 후, 도 16에 도시된 바와 같이 제1 개구부 및 제2 개구부 내부를 따라 콘포말한 도전막 (conformal conductive layer)을 형성하고 화학적기계적연마 같은 평탄화 공정을 진행하여 단면이 실린더 형태를 나타내는 콘포말한 지지 도전체(730)를 형성한다.

도 17을 참조하여, 실리콘 산화막(330)을 제거한 후 유전막(800) 및 상부전극(900)을 형성하여 커패시터를 완성한다.

본 발명의 실시 예에 따르면, 귀금속 등으로 하부전극을 형성한 이후에 콘택트 플러그가 노출되기 때문에, 콘택트 플러그가 하부전극을 형성하기 위한 산화성 공정 분위기에 노출되는 것이 근본적으로 방지된다.

본 발명의 실시 예에 따르면, 하부전극을 형성할 때 콘택트 플러그는 실리콘 질화막 같은 산화방지 기능이 우수한 막에 의해 보호되기 때문에, 하부전극을 형성하는 공정 중에 콘택트 플러그의 산화가 방지된다.

본 발명의 실시 예에 따르면 하부전극이 형성된 이후에 내열성 금속 등으로 지지 도전체가 형성되기 때문에, 지지 도전체 및 콘택트 플러그가 하부전극을 형성하기 위한 산화성 공정 분위기에 노출되는 것이 근본적으로 방지된다.

본 발명의 실시 예에 따르면 지지 도전체와 실리콘 질화막은 잘 접착하기 때문에, 하부전극을 한정하는 실리콘 산화막을 제거할 때에 식각 물질이 콘택트 플러그에 손상을 가하는 것을 방지할 수 있다.

본 발명의 실시 예에 따르면, 콘택트 플러그의 산화가 방지되기 때문에, 콘택트 플러그를 형성하기 위한 재료의 선택이 보다 다양해진다. 예를 들어, 콘택트 플러그를 형성하기 위해서 내열성 금속, 도전성 금속 질화물 뿐만 아니라 폴리실리콘 같이 산화되기는 다소 쉬우나 기판의 활성영역에 대해서 우수한 계면 특성을 가지는 물질을 사용할 수 도 있다.

본 발명의 실시 예에 따른 커패시터는 메모리 소자뿐만 아니라 바이어스에 독립적이고 전압이나 온도에 따른 정전용량의 변화율 특성이 우수하기 때문에 정밀한 아날로그 제품을 제조하는 데 유용하게 사용된다. 특히 금속-절연체-금속 구조 를 갖는 본 발명의 커패시터는 높은 전압 선형성, 정확한 세팅이 가능한 정전용량 값 및 낮은 기생 정전용량 등 우수한 특성을 지니고 있어 혼합신호 제품 및 아날로그 제품과 같은 다양한 반도체 장치에서 전하를 저장하는데 주로 사용될 수 있다.

이제까지 본 발명에 대하여 그 바람직한 실시 예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims

기판 상에 상부 절연막을 형성하고;

상기 상부 절연막을 일부 두께를 패터닝하여 제1 개구부를 형성하고;

상기 제1 개구부의 측벽에 하부전극을 형성하고;

상기 하부전극을 식각 마스크로 사용하여 잔존하는 상부 절연막을 패터닝하여 제2 개구부를 형성하고;

상기 제1 개구부 및 제2 개구부 내에 상기 하부전극에 전기적으로 연결되는 지지 도전체를 형성하고; 그리고,

상기 하부전극 및 상기 지지 도전체 상에 유전막 및 상부전극을 형성하는 것을 포함하는 커패시터 형성 방법.
청구항 1에 있어서,

상기 상부 절연막을 형성하기 전에 상기 기판 상에 콘택트 플러그를 갖는 하부 절연막을 형성하는 것을 더 포함하며,

상기 제2 개구부는 상기 콘택트 플러그를 노출하고, 상기 지지 도전체는 상기 콘택트 플러그에 전기적으로 연결되도록 형성되는 커패시터 형성 방법.
청구항 2에 있어서,

상기 상부 절연막을 형성하는 것은:

상기 하부 절연막 및 콘택트 플러그 상에 제1 절연막을 형성하고; 그리고

상기 제1 절연막 상에 상기 제1 절연막에 대해서 식각 선택성을 갖는 제2 절연막을 형성하는 것을 포함하며,

상기 제1 개구부는 상기 제1 절연막을 식각 저지층으로 사용하여 상기 제2 절연막을 패터닝하여 형성되고, 상기 제2 개구부는 상기 제1 개구부 바닥의 제1 절연막을 패터닝하여 형성되는 커패시터 형성 방법.
청구항 3에 있어서,

상기 지지 도전체를 형성하는 것은:

상기 제1 개구부 및 제2 개구부 내부 및 상기 제2 절연막 상에 상기 지지 도전체를 위한 도전성 물질을 형성하고; 그리고,

상기 제1 개구부 및 제2 개구부밖의 도전성 물질을 제거하는 것을 포함하는 커패시터 형성 방법.
청구항 4에 있어서,

상기 도전성 물질은 상기 콘택트 플러그가 산화되지 않도록 환원성 분위기하의 기상증착법을 사용하여 형성되는 커패시터 형성 방법.
청구항 4에 있어서,

상기 지지 도전체는 티타늄, 텅스텐, 탄탈륨, 질화티타늄, 질화탄탈륨,질화텅스텐, 질화지르코늄, 질화하프늄, 질화알루미늄티타늄, 질화실리콘티타늄, 질화알루미늄탄탈륨, 질화실리콘탄탈륨, 또는 이들의 조합으로 형성되는 커패시터 형성 방법.
청구항 4에 있어서,

상기 하부전극은 귀금속, 귀금속의 도전성 산화물, 페로브스카이트 구조의 도전성 산화물 또는 이들의 조합으로 형성되는 커패시터 형성 방법.
청구항 7에 있어서,

상기 귀금속은 백금(Pt), 루테늄(Ru), 이리듐(Ir)을 포함하고, 상기 귀금속의 도전성 산화물은 PtO, RuO₂, IrO₂를 포함하고, 상기 페로브스카이트 구조의 도전성 산화물은 SrRuO₃, (Ba, Sr)RuO₃, CaRuO₃, LSCo, LaNiO₃ 를 포함하는 커패시터 형성 방법.
청구항 4에 있어서,

상기 상부전극은 귀금속, 귀금속의 도전성 산화물, 페로브스카이트 구조의 도전성 산화물, 내열성 금속, 도전성 금속 질화물 또는 이들의 조합으로 형성되는 커패시터 형성 방법.
청구항 9에 있어서,

상기 귀금속은 백금(Pt), 루테늄(Ru), 이리듐(Ir)을 포함하고, 상기 귀금속의 도전성 산화물은 PtO, RuO₂, IrO₂를 포함하고, 상기 페로브스카이트 구조의 도전성 산화물은 SrRuO₃, (Ba, Sr)RuO₃, CaRuO₃, LSCo, LaNiO₃를 포함하고, 상기 내열성 금속은 티타늄, 텅스텐, 탄탈륨을 포함하고, 상기 도전성 금속 질화물은 질화티타늄, 질화탄탈륨, 질화텅스텐, 질화지르코늄, 질화하프늄, 질화알루미늄티타늄, 질화실리콘티타늄, 질화알루미늄탄탈륨, 그리고 질화실리콘탄탈륨을 포함하는 커패시터 형성 방법.
청구항 4에 있어서,

상기 유전막은 절연성 금속 산화물, 페로브스카이트 구조의 절연막 또는 이들의 조합으로 형성되는 커패시터 형성 방법.
청구항 11에 있어서,

상기 절연성 금속 산화물은 Ta₂O₅, Ta₂O₅N, Al₂O₅, HfO₂, ZrO₂, TiO₂를 포함하고, 상기 페로브스카이트 구조의 절연막은 (Ba, Sr)TiO₃, SrTiO₃, BaTiO₃, PbTiO₃, Pb(Zr, Ti)O₃, SrBi₂Ta₂O₉, (Pb, La)(Zr, Ti)O₃, Bi₄Ti₃O₁₂를 포함하는 커패시터 형성 방법.
기판 상에 콘택트 플러그를 갖는 하부 절연막을 형성하고;

상기 절연막 및 콘택트 플러그 상에 제1 절연막 및 제2 절연막을 형성하고;

상기 제1 절연막을 식각 저지층으로 사용하여 상기 제2 절연막을 패터닝하여 상기 콘택트 플러그 상부에 제1 개구부를 형성하고;

상기 제1 개구부 측벽에 하부전극을 형성하고;

상기 하부전극을 식각 마스크로 사용하여 상기 제1 개구부 바닥의 제1 절연막을 제거하여 상기 콘택트 플러그를 노출하는 제2 개구부를 형성하고;

상기 제1 개구부 및 제2 개구부 내에 상기 콘택트 플러그 및 상기 하부전극에 전기적으로 연결되는 지지 도전체를 형성하고;

상기 제2 절연막을 제거하고; 그리고,

유전막 및 상부전극을 형성하는 것을 포함하는 반도체 소자 형성 방법.
청구항 13에 있어서,

상기 제1 개구부 및 제2 개구부 내에 상기 콘택트 플러그 및 상기 하부전극에 전기적으로 연결되는 지지 도전체를 형성하는 것은:

상기 제1 개구부 및 제2 개구부 내에 그리고 상기 제2 절연막 상에 도전성 물질을 형성하고; 그리고,

상기 제1 개구부 및 제2 개구부밖의 도전성 물질을 제거하여 상기 제1 개구부 및 제2 개구부 내에 상기 도전성 물질을 잔류시키는 것을 포함하는 반도체 소자 형성 방법.
청구항 14에 있어서,

상기 제1 개구부 및 제2 개구부밖의 도전성 물질을 제거하여 상기 제1 개구부 및 제2 개구부 내에 상기 도전성 물질을 잔류시키는 것은: 상기 제2 절연막의 상부면보다 상기 지지 도전체의 상부면의 높이가 낮아지도록 상기 제1 개구부 및 제2 개구부 내의 도전성 물질도 식각하는 것을 더 포함하고,

상기 유전막을 형성하기 전에, 상기 제1 개구부 및 제2 개구부 내의 상기 지지 도전체 상부면 상에 백금(Pt), 루테늄(Ru), 이리듐(Ir), PtO, RuO₂, IrO₂, SrRuO₃, (Ba, Sr)RuO₃, CaRuO₃, LSCo, LaNiO₃ 중 어느 하나를 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
청구항 14에 있어서,

상기 제1 개구부 및 제2 개구부 내에 그리고 상기 제2 절연막 상에 도전성 물질을 형성하는 것은: 상기 콘택트 플러그가 산화되지 않도록 환원성 분위기하의 기상증착법을 사용하여 상기 도전성 물질을 형성하는 것을 포함하는 반도체 소자 형성 방법.
청구항 16에 있어서, 상기 도전성 물질은 티타늄, 텅스텐, 탄탈륨, 질화티타 늄, 질화탄탈륨, 질화텅스텐, 질화지르코늄, 질화하프늄, 질화알루미늄티타늄, 질화실리콘티타늄, 질화알루미늄탄탈륨, 그리고 질화실리콘탄탈륨을 포함하는 반도체 소자 형성 방법.
청구항 13에 있어서,

상기 하부전극은 백금(Pt), 루테늄(Ru), 이리듐(Ir), PtO, RuO₂, IrO₂, SrRuO₃, (Ba, Sr)RuO₃, CaRuO₃, LSCo, LaNiO₃ 또는 이들의 조합 중에서 어느 하나로 형성되는 반도체 소자 형성 방법.
청구항 13에 있어서,

상기 상부전극은 백금(Pt), 루테늄(Ru), 이리듐(Ir), PtO, RuO₂, IrO₂, SrRuO₃, (Ba, Sr)RuO₃, CaRuO₃, LSCo, LaNiO₃, 티타늄, 텅스텐, 탄탈륨, 질화티타늄, 질화탄탈륨, 질화텅스텐, 질화지르코늄, 질화하프늄, 질화알루미늄티타늄, 질화실리콘티타늄, 질화알루미늄탄탈륨, 질화실리콘탄탈륨, 또는 이들의 조합으로 형성되는 반도체 소자 형성 방법.
청구항 13 있어서,

상기 유전막은 Ta₂O₅, Ta₂O₅N, Al₂O₅, HfO₂, ZrO₂, TiO₂, (Ba, Sr)TiO₃, SrTiO₃, BaTiO₃, PbTiO₃, Pb(Zr, Ti)O₃, SrBi₂Ta₂O₉, (Pb, La)(Zr, Ti)O₃, Bi₄Ti₃O₁₂ 또는 이들의 조합중에서 어느 하나로 형성되는 반도체 소자 형성 방법.