KR100593141B1 - 반도체 소자의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 본 발명의 사상은 반도체 소자의 커패시터 제조방법에 있어서, 하부전극으로서 노블계 제1 금속막을 형성하는 단계, 상기 제1 금속막 상에 강유전체막을 형성하는 단계, 상기 강유전체막이 형성된 결과물상에 제1 열처리 공정을 수행하는 단계, 상기 제1 열처리 공정이 완료된 결과물의 전면에 이온주입공정을 수행하는 단계, 상기 이온주입공정이 완료된 결과물의 전면에 제2 열처리 공정을 수행하는 단계, 상기 제2 열처리 공정이 완료된 결과물의 상기 강유전체막 상부에 상부 전극으로서 노블계 제2 금속층을 형성하는 단계 및 상기 결과물 전면에 제3 열처리 공정을 수행하는 단계를 포함한다.
커패시터, 강유전체막
Description
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
18: 하부전극 24: 강유전체막
26: 상부전극
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 커패시터 제조방법에 관한 것이다.
일반적으로 FeRAM(Ferroelectric RAM)커패시터의 제조방법에 있어서, 최근 하부전극인 금속막-강유전체막-상부전극인 금속막으로 형성된 커패시터를 제조하는 기술이 사용되고 있는 데, 상기와 같이 강유전체막이 사용될 경우, 외부에서 인가된 전압에 의해 양극이 배열되면서 데이터가 저장된다.
이 양극의 크기는 Ps(switching charge), Pns(non switch charge)등으로 표시되는 데, 이들 값은 강유전체막의 결정화도 및 결정립 크기의 균일도등에 의해 결정된다.
따라서 최근 하부전극인 금속막-강유전체막-상부전극인 금속막으로 형성된 커패시터 제조 공정시 강유전체막의 결정화도 및 결정립 크기의 균일도등을 균일하게 하여, 강유전체막의 데이터 저장능력을 향상시키는 기술들이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 하부전극인 금속막-강유전체막-상부전극인 금속막으로 형성된 커패시터 제조 공정시 강유전체막의 결정화도 및 결정립 크기의 균일도등을 균일하게 하여, 강유전체막의 데이터 저장능력을 향상시키도록 하는 반도체 소자의 커패시터 제조방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 커패시터 제조방법은, 하부전극으로서 노블계 제1 금속막을 형성한 후, 상기 제1 금속막 상에 강유전체막을 형성하는 단계; 상기 강유전체막 상부에 제1 열처리 공정을 수행하는 단계; 상기 강유전체막 상부에 티타늄(Ti), 탄탈륨(Ta)으로 분리 가능한 금속류를 소스로 사용하여 이온주입공정을 실시하는 단계; 상기 강유전체막 상부에 제2 열처리 공정을 실시하는 단계; 전체구조상부에 상부 전극으로서 노블계 제2 금속층을 형성하는 단계; 및 상기 결과물 전면에 제3 열처리 공정을 수행하는 단계를 포함한다.
상기 노블계 제1 금속층은 Ru막, Pt막, Ir막, IrOx막, Re막, Rh막, TiN막 및 이들의 복합구조 중 어느 하나를 형성하는 것이 바람직하고, 상기 노블계 제2 금속층은 Ru막, Pt막, Ir막, IrOx막, Re막, Rh막, TiN막 및 이들의 복합구조 중 어느 하나를 형성하는 것이 바람직하다.
상기 강유전체막은 50 내지 2000Å의 두께로 형성하고, SBT막, PZT막, SBTN막, BLT막, 불순물이 첨가된 SBT막, 불순물이 첨가된 PZT막, 불순물이 첨가된 SBTN막, 조성이 변조된 SBT막, 조성이 변조된 PZT막, 조성이 변조된 SBTN막 중 어느 하나를 사용하여 형성하는 것이 바람직하다.
상기 제1 열처리 공정은 300℃ 내지 600℃ 이하의 온도에서 산화 어닐공정을 수행하는 것이 바람직하다. 상기 이온주입공정이 수행되는 소스는 티타늄(Ti), 탄탈륨(Ta)으로 분리 가능한 금속류를 사용하는 것이 바람직하다.
상기 제2 열처리 공정은 800℃ 내지 1000℃의 고온에서 산화 어닐 공정을 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 전면에 층간 절연막(16)을 형성한다. 상기 층간 절연막(16)의 소정 영역에 사진 식각공정을 수행하여 스토로지 플러그 노드홀을 형성한 후, 상기 스토로지 플러그 노드홀에만 금속물질이 증착되도록 하여, 스토로지 플러그 노드(12)를 형성한다. 상기 스토로지 플러그 노드의 상부에는 산소분위기에서 고온 열처리를 실시할 때 발생되는 스토로지 노드의 산화를 방지하기 위한 산화방지막(14)를 형성한다. 상기 스토로지 플러그 노드(12)와 산화방지막(14)가 형성된 결과물에 상에 그루층(glue layer: 미도시)을 형성한다. 상기 그루층(미도시)은 HfxOy, Al2O3, Ti, TiO, TiAlN 중 어느 하나를 사용한다.
이어서, 그루층(미도시)이 형성된 결과물 전면에 노블계 제1 금속층을 형성하고, 상기 노블계 제1 금속층의 소정 영역에 하부전극을 정의하기 위한 하드 마스 크를 패터닝하여 형성하고, 이 하드 마스크(20)를 식각마스크로 상기 제1 금속층 및 소정 깊이의 층간 절연막(16)을 식각하여, 하부전극(18)을 형성하면서 동시에 하부전극 간을 분리하기 위한 소자 분리막을 정의하는 트렌치(T)를 형성한다.
상기 노블계 제1 금속층은 Ru막, Pt막, Ir막, IrOx막, Re막, Rh막, TiN막 및 이들의 복합구조 중 어느 하나를 형성하는 데, 이 금속층(18)은 상기 막들을 CVD법, PVD법, ALD법등으로 형성한다.
도 2를 참조하면, 상기 트렌치(T)를 형성한 후 상기 트렌치를 매립할 절연막을 형성하고, 상기 하드 마스크(20)가 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하여, 소자분리막(22)을 형성한다. 상기 소자분리막(22)을 형성하는 절연막은 LPCVD법, PECVD법, HDP법, 스핀 코팅법을 통해 형성한다.
도 3을 참조하면, 상기 하부전극(18) 및 소자 분리막(22)이 구비된 결과물 전면에 강유전체막(24a)을 형성한다.
상기 강유전체막(24a)은 50~ 2000Å 정도의 두께로 형성하고, SrBi2TaO9(이하는 SBT)막, Bi(또는 La)4Ti3O12(이하는 BLT)막 및 Pb(또는 Zr)TiO3
(이하는 PZT)막 중 어느 하나를 사용하고, 불순물이 첨가되거나 조성이 변조된, 도핑된 SBT막, PZT막, SBTN막, BLT막 중 어느 하나를 사용할 수 있다.
이어서, 상기 강유전체막(24a)이 형성된 결과물 상에 제1 열처리 공정을 수행한다. 상기 제1 열처리 공정은 형성된 강유전체막을 결정화하기 위해 아모포스(amorphous)상태의 페로(ferro)층내의 결정화핵을 형성하기 위해, 저온 즉, 300℃ 내지 600℃ 의 온도에서 산화 어닐공정을 수행하는 것을 일컫는다. 제1 열처리 공정인 산화 어닐공정은 비정질상태의 강유전체막을 결정화시키기 위하여 초기 결정화핵을 형성하고 이들 핵을 중심으로 결정립성장이 일어나도록 하고, 산소 원자가 페로(Ferro) 결정구조의 결정상에 영향을 준다. 또 유기(organic)성분을 기화시키기도 한다.
도 4를 참조하면, 상기 제1 열처리 공정이 완료된 결과물 전면에 이온주입공정을 수행한다. 상기 이온주입공정은 제1 열처리 공정으로 인해 형성된 강유전체막의 불균일하게 성장된 결정화핵 및 조대화된 결정립을 작게 만들도록 수행된다. 상기 이온주입공정을 수행하게 되면, 강유전체막의 결정립 과정중에 발생되는 강유전체 구성 원소의 확산에 의하여 조성비율이 틀어지게 된다. 따라서 열공정중에 밖으로 빠져나가는 원소들을 다시 보충할 수 있으며 물리적으로 가속화된 이온에 의하여 조대한 결정립을 깨뜨릴 수 있게 된다.
상기 이온주입공정이 수행되는 소스는 TiCl3, Ta(OC2H5)5와 같이 티타늄(Ti), 탄탈륨(Ta)으로 분리 가능한 금속류를 사용한다.
도 5를 참조하면, 상기 이온주입공정이 완료된 결과물 전면에 제2 열처리 공정을 수행하여, 결정화된 강유전체막(24b)을 형성한다. 상기 제2 열처리 공정은 상기 이온주입공정 후 강유전체막의 재결정화를 위해, 800 내지 1000℃ 의 고온에서 산화 어닐 공정을 실시하는 것을 일컫는다. 상기 공정들로 인해 강유전체의 결정성이 깨진 상태이므로 결정립의 재형성이 필요하고 또한 이온주입을 한 원소들에 대한 확산 및 페로(Ferro)특성이 될 수 있도록 하기 위해 제2 열처리 공정을 수행하게 된다. 또한 제2 열처리 공정을 수행하게 되면, 산소 간극(oxygen vacancy)과 치환하여 결정결함을 제거하게 된다.
도 6을 참조하면, 상기 제2 열처리공정을 통해 결정화된 강유전체막이 형성된 결과물 전면에 노블계 제2 금속층을 형성하고, 상기 제2 금속층의 소정영역에 상부전극을 정의하기 위한 하드마스크(미도시)를 패터닝하여 형성하고, 이 하드 마스크(미도시)를 식각마스크로 상기 제2 금속층 및 상기 결정화된 강유전체막(24b)을 식각하여, 상부전극(26) 및 패터닝된, 결정화된 강유전체막(24b)을 형성한다. 이어서, 상기 결과물 전면에 추가적으로 산화 열처리 공정을 수행한다.
상기 노블계 제2 금속층은 Ru막, Pt막, Ir막, IrOx막, Re막, Rh막, TiN막 및 이들의 복합구조 중 어느 하나를 형성하는 데, 이 금속층(18)은 상기 막들을 CVD법, PVD법, ALD법등으로 형성한다.
본 발명에 의하여 강유전체막에 제1 열처리공정, 이온주입공정 및 제2 열처리 공정을 수행하여, 강유전체막의 결정화도 및 결정립 크기의 균일도를 균일하게 하여, 강유전체막의 데이터 저장능력을 향상시키게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 강유전체막에 제1 열처리공정, 이온주입공정 및 제2 열처리 공정을 수행함으로써, 금속막-강유전체막-금속막으로 구성된 커패시터 제조 공정시, 강유전체막의 결정화도 및 결정립 크기의 균일 도를 균일하게 하여, 강유전체막의 데이터 저장능력을 향상시키게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (7)
- 하부전극으로서 노블계 제1 금속막을 형성한 후, 상기 제1 금속막 상에 강유전체막을 형성하는 단계;상기 강유전체막 상부에 제1 열처리 공정을 수행하는 단계;상기 강유전체막 상부에 티타늄(Ti), 탄탈륨(Ta)으로 분리 가능한 금속류를 소스로 사용하여 이온주입공정을 실시하는 단계;상기 강유전체막 상부에 제2 열처리 공정을 실시하는 단계;전체구조상부에 상부 전극으로서 노블계 제2 금속층을 형성하는 단계; 및상기 결과물 전면에 제3 열처리 공정을 수행하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
- 제1 항에 있어서, 상기 노블계 제1 금속층은Ru막, Pt막, Ir막, IrOx막, Re막, Rh막, TiN막 및 이들의 복합구조 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1 항에 있어서, 상기 노블계 제2 금속층은Ru막, Pt막, Ir막, IrOx막, Re막, Rh막, TiN막 및 이들의 복합구조 중 어느 하나를 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1 항에 있어서, 상기 강유전체막은50 내지 2000Å의 두께로 형성하고, SBT막, PZT막, SBTN막, BLT막, 불순물이 첨가된 SBT막, 불순물이 첨가된 PZT막, 불순물이 첨가된 SBTN막, 조성이 변조된 SBT막, 조성이 변조된 PZT막, 조성이 변조된 SBTN막 중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1 항에 있어서, 상기 제1 열처리 공정은300℃ 내지 600℃의 온도에서 산화 어닐공정을 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 삭제
- 제1 항에 있어서, 상기 제2 열처리 공정은800 내지 1000℃ 의 고온에서 산화 어닐 공정을 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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