JP4917273B2 - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法 Download PDFInfo
- Publication number
- JP4917273B2 JP4917273B2 JP2005155075A JP2005155075A JP4917273B2 JP 4917273 B2 JP4917273 B2 JP 4917273B2 JP 2005155075 A JP2005155075 A JP 2005155075A JP 2005155075 A JP2005155075 A JP 2005155075A JP 4917273 B2 JP4917273 B2 JP 4917273B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- heat treatment
- capacitor
- treatment step
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000010438 heat treatment Methods 0.000 claims description 33
- 239000002184 metal Substances 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 14
- 239000000203 mixture Substances 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 6
- 238000002425 crystallisation Methods 0.000 claims description 6
- 230000008025 crystallization Effects 0.000 claims description 6
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 3
- 229910000510 noble metal Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 15
- 239000013078 crystal Substances 0.000 description 11
- 238000003860 storage Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000013500 data storage Methods 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明は、半導体素子の製造方法に係り、より詳細には、半導体素子のキャパシタ製造方法に関する。
近年、ＦｅＲＡＭ(Ferroelectric RAM)キャパシタの製造方法において、下部電極としての金属膜−強誘電体膜−上部電極としての金属膜からなるキャパシタを製造する技術が一般的に使われてきているが、前述のように強誘電体膜が用いられる場合、外部からの電圧により正極が配列されつつデータが保存される。
この正極の大きさは、Ｐｓ(switching charge)、Ｐｎｓ(nonswitch charge)などにより表示されるが、これらの値は強誘電体膜の結晶化度及び結晶粒径の均一度などによって決められる。
このため、最近、下部電極としての金属膜−強誘電体膜−上部電極としての金属膜からなるキャパシタの製造工程に当たり、強誘電体膜の結晶化度及び結晶粒径を均一にして強誘電体膜のデータ保存能を高める技術が望まれている。
本発明は、上記事情に鑑みてなされたもので、その目的は、下部電極としての金属膜−強誘電体膜−上部電極としての金属膜で形成されたキャパシタの製造工程に当たり、強誘電体膜の結晶化度及び結晶粒径を均一にして強誘電体膜のデータ保存能を高める半導体素子のキャパシタ製造方法を提供することにある。
上述した目的を達成するために、本発明の思想は、半導体素子のキャパシタ製造方法において、下部電極としてノーブル系の第１金属膜を形成する段階と、前記第１金属膜上に強誘電体膜を形成する段階と、前記強誘電体膜の結晶化核を形成するための第１熱処理工程を行う段階と、前記第１熱処理工程済みの結果物の全面にイオン注入工程を行う段階と、前記イオン注入工程済みの前記強誘電体膜が結晶化されるように前記第１熱処理工程より高い温度で第２熱処理工程を行う段階と、前記第２熱処理工程済みの結果物の前記強誘電体膜の上に上部電極としてノーブル系の第２金属層を形成する段階と、前記結果物の全面に第３熱処理工程を行う段階とを含む。
前記ノーブル系の第１金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成することが好ましく、前記ノーブル系の第２金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成することが好ましい。
前記強誘電体膜は５０〜２，０００Åの厚さに形成し、ＳＢＴ膜、ＰＺＴ膜、ＳＢＴＮ膜、ＢＬＴ膜、不純物入りＳＢＴ膜、不純物入りＰＺＴ膜、不純物入りＳＢＴＮ膜、不純物入りＳＢＴ膜、組成が変わったＳＢＴ膜、組成が変わったＰＺＴ膜、組成が変わったＳＢＴＮ膜、組成が変わったＳＢＴ膜のいずれか一つで形成することが好ましい。
前記第１熱処理工程は、３００℃〜８００℃以下の温度で酸化アニール工程を行うことが好ましい。前記イオン注入工程のソースとしては、チタン（Ｔｉ）、タンタル（Ｔａ）に分離可能な金属類を使用することが好ましい。
前記第２熱処理工程は、３００℃〜１，０００℃の高温で酸化アニール工程を行うことが好ましい。
本発明によれば、強誘電体膜に第１熱処理工程、イオン注入工程及び第２熱処理工程を行うことにより、金属膜−強誘電体膜−金属膜からなるキャパシタの製造工程に当たり、強誘電体膜の結晶化度及び結晶粒径を均一にして強誘電体膜のデータ保存能を高められる効果がある。
以下、添付した図面に基づき、本発明の実施例について詳細に説明する。しかし、本発明の実施例は各種の他の形態に変形でき、本発明の範囲が後述する実施の形態により限定されると解釈されてはならない。本発明の実施例は当業界における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。また、ある膜が他の膜あるいは半導体基板の‘上’にある、もしくはそれに接触していると記載される場合、前記ある膜は前記他の膜、あるいは半導体基板に直接的に接触して存在することもでき、あるいは、それらの間に第３の膜が挟まれることもできる。
図１〜図６は、本発明に係る半導体素子のキャパシタ製造方法を説明するための断面図である。
図１を参照すると、半導体基板１０の全面に層間絶縁膜１６を形成する。前記層間絶縁膜１６の所定の領域にフォトエッチング工程を行い、ストレージプラグノードホールを形成した後、前記ストレージプラグノードホールにのみ金属物質を蒸着してストレージプラグノード１２を形成する。前記ストレージプラグノードの上部には、酸素雰囲気下で高温熱処理を施すときに起こるストレージノードの酸化を防ぐための酸化防止膜１４を形成する。前記ストレージプラグノード１２と酸化防止膜１４が形成された結果物の上にグルー層（glue layer：図示せず）を形成する。前記グルー層（図示せず）としては、ＨｆｘＯｙ、Ａｌ２Ｏ３、Ｔｉ、ＴｉＯ、ＴｉＡｌＮのいずれか１種を使用する。
次いで、グルー層（図示せず）が形成された結果物の全面にノーブル系の第１金属層を形成し、前記ノーブル系の第１金属層の所定の領域に下部電極を限定するためのハードマスクをパターニングして形成し、このハードマスク２０をエッチングマスクとして前記第１金属層及び所定の深さの層間絶縁膜１６をエッチングして下部電極１８を形成すると共に、下部電極間を分離するための素子分離膜を限定するトレンチＴを形成する。
前記ノーブル系の第１金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成するが、この金属層１８は、前記膜をＣＶＤ法、ＰＶＤ法、ＡＬＤ法などにより形成する。
図２を参照すると、前記トレンチＴを形成した後で前記トレンチを埋め込むべき絶縁膜を形成し、前記ハードマスク２０が露出するまで化学機械的な研磨（ＣＭＰ）工程などの平坦化工程を行い、素子分離膜２２を形成する。前記素子分離膜２２を形成する絶縁膜は、ＬＰＣＶＤ法、ＰＥＣＶＤ法、ＨＤＰ法、スピンコート法により形成する。
図３を参照すると、前記下部電極１８及び素子分離膜２２が形成された結果物の全面に強誘電体膜２４ａを形成する。
前記強誘電体膜２４ａは、約５０〜２，０００Åの厚さに形成し、ＳｒＢｉ２ＴａＯ９（以下、ＳＢＴ）膜、Ｂｉ（または、Ｌａ）４Ｔｉ３Ｏ１２（以下、ＢＬＴ）膜及びＰｂ（または、Ｚｒ）ＴｉＯ３（以下、ＰＺＴ）膜のうち何れか一種を使用し、不純物が入ったか組成が変わった、ドープされたＳＢＴ膜、ＰＺＴ膜、ＳＢＴＮ膜、ＢＬＴ膜のうち何れか一つを使用することができる。
次いで、前記強誘電体膜２４ａが形成された結果物の上に第１熱処理工程を行う。前記第１熱処理工程は、形成された強誘電体膜の結晶化を目指して非晶質(amorphous)状態のフェロ(ferro)層内の結晶化核を形成するために、低温、すなわち３００℃〜８００℃の温度で酸化アニール工程を行うことをいう。第１熱処理工程となる酸化アニール工程は、非晶質状態の強誘電体膜を結晶化させるために初期の結晶化核を形成し、これらの核を中心に結晶粒の成長を起こし、酸素原子がフェロ結晶構造の結晶相に影響する。また、有機成分を気化させたりもする。
図４を参照すると、前記第１熱処理工程が行われた結果物の全面にイオン注入工程を行う。前記イオン注入工程は、第１熱処理工程により形成された強誘電体膜の不均一に成長された結晶化核及び粗大化した結晶粒を細かくするために行われる。前記イオン注入工程を行えば、強誘電体膜の結晶粒の形成中に起こる強誘電体の構成元素の拡散によって組成比がずれてしまう。このため、熱処理工程中に外部に抜け出る元素をさらに補うことができ、物理的に加速化したイオンによって粗大な結晶粒を破壊することが可能になる。
前記イオン注入工程が行われるソースとしては、ＴｉＣｌ３，Ｔａ（ＯＣ２Ｈ６）５のようにチタン（Ｔｉ）、タンタル（Ｔａ）に分離可能な金属類を使用する。
図５を参照すると、前記イオン注入工程が行われた結果物の全面に第２熱処理工程を行い、結晶化済み強誘電体膜２４ｂを形成する。前記第２熱処理工程は、前記イオン注入工程後に強誘電体膜を再び結晶化させるために、３００℃〜１０００℃の高温にて酸化アニール工程を行うことをいう。前記工程により強誘電体の結晶性が破壊された状態であるために結晶粒を再形成する必要があり、かつ、イオン注入を行った元素への拡散及びフェロ特性を帯びさせるために第２熱処理工程を行う。さらに、第２熱処理工程を行えば、酸素空孔(oxygen vacancy)と置き換えて結晶欠陥を除去する。
図６を参照すると、前記第２熱処理工程により結晶化済み強誘電体膜が形成された結果物の全面にノーブル系の第２金属層を形成し、前記第２金属層の所定の領域に上部電極を限定するためのハードマスク（図示せず）をパターニングして形成し、このハードマスク（図示せず）をエッチングマスクとして前記第２金属層及び前記結晶化済み強誘電体膜２４ｂをエッチングして上部電極２６及びパターニングされた結晶化済み強誘電体膜２４ｂを形成する。次いで、前記結果物の全面にさらに酸化熱処理工程を行う。
前記ノーブル系の第２金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成するが、この金属層２６は、前記膜をＣＶＤ法、ＰＶＤ法、ＡＬＤ法などにより形成する。
本発明により、強誘電体膜に第１熱処理工程、イオン注入工程及び第２熱処理工程を行って強誘電体膜の結晶化度及び結晶粒径を均一にすることにより、強誘電体膜のデータ保存能を高める。
以上、本発明について具体的な実施例を挙げて詳細に説明したが、本発明が属する技術分野における当業者であれば、本発明の技術的な思想の範囲内において各種の変形や変更が可能であるということは言うまでもなく、これらの変形や変更は本発明の特許請求の範囲に属するものであると言える。
１８ 下部電極
２４ 強誘電体膜
２６ 上部電極
２４ 強誘電体膜
２６ 上部電極
Claims (7)
- 半導体素子のキャパシタ製造方法において、
下部電極としてノーブル系の第１金属膜を形成する段階と、
前記第１金属膜上に強誘電体膜を形成する段階と、
前記強誘電体膜の結晶化核を形成するための第１熱処理工程を行う段階と、
前記第１熱処理工程済みの結果物の全面にイオン注入工程を行う段階と、
前記イオン注入工程済みの前記強誘電体膜が結晶化されるように前記第１熱処理工程より高い温度で第２熱処理工程を行う段階と、
前記第２熱処理工程済みの結果物の前記強誘電体膜の上に上部電極としてノーブル系の第２金属層を形成する段階と、
前記結果物の全面に第３熱処理工程を行う段階とを含む半導体素子のキャパシタ製造方法。 - 前記第１金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第２金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記強誘電体膜は、５０〜２，０００Åの厚さに形成し、ＳＢＴ膜、ＰＺＴ膜、ＳＢＴＮ膜、ＢＬＴ膜、不純物入りＳＢＴ膜、不純物入りＰＺＴ膜、不純物入りＳＢＴＮ膜、不純物入りＳＢＴ膜、組成が変わったＳＢＴ膜、組成が変わったＰＺＴ膜、組成が変わったＳＢＴＮ膜、組成が変わったＳＢＴ膜のいずれか一つで形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第１熱処理工程は、３００℃〜８００℃の温度で酸化アニール工程を行うことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記イオン注入工程のソースとしては、チタン（Ｔｉ）、タンタル（Ｔａ）に分離可能な金属類を使用することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第２熱処理工程は、３００℃〜１，０００℃の高温で酸化アニール工程を行うことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040078296A KR100593141B1 (ko) | 2004-10-01 | 2004-10-01 | 반도체 소자의 커패시터 제조방법 |
| KR2004-078296 | 2004-10-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006108625A JP2006108625A (ja) | 2006-04-20 |
| JP4917273B2 true JP4917273B2 (ja) | 2012-04-18 |
Family
ID=36126064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005155075A Expired - Fee Related JP4917273B2 (ja) | 2004-10-01 | 2005-05-27 | 半導体素子のキャパシタ製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7300805B2 (ja) |
| JP (1) | JP4917273B2 (ja) |
| KR (1) | KR100593141B1 (ja) |
| TW (1) | TWI318438B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760632B1 (ko) * | 2006-03-03 | 2007-09-20 | 삼성전자주식회사 | 커패시터 형성 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006708B1 (ko) * | 1989-01-26 | 1994-07-25 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| JP2572649B2 (ja) * | 1989-01-26 | 1997-01-16 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US5728603A (en) * | 1994-11-28 | 1998-03-17 | Northern Telecom Limited | Method of forming a crystalline ferroelectric dielectric material for an integrated circuit |
| KR100436054B1 (ko) | 1996-12-30 | 2004-12-04 | 주식회사 하이닉스반도체 | 강유전체캐패시터제조방법 |
| KR100292819B1 (ko) * | 1998-07-07 | 2001-09-17 | 윤종용 | 커패시터및그의제조방법 |
| KR100324601B1 (ko) * | 1998-12-30 | 2002-04-17 | 박종섭 | 계면의 특성 향상을 위한 강유전체 캐패시터 제조 방법 |
| JP2002280380A (ja) * | 2001-03-19 | 2002-09-27 | Japan Science & Technology Corp | 半導体装置の成膜方法 |
| JP2004111789A (ja) * | 2002-09-20 | 2004-04-08 | Sumitomo Metal Mining Co Ltd | 強誘電体キャパシタ及びその製造方法 |
| JP4221576B2 (ja) * | 2003-03-10 | 2009-02-12 | セイコーエプソン株式会社 | セラミックス膜の製造方法および強誘電体キャパシタの製造方法、ならびにセラミックス膜、強誘電体キャパシタおよび半導体装置 |
-
2004
- 2004-10-01 KR KR1020040078296A patent/KR100593141B1/ko not_active IP Right Cessation
-
2005
- 2005-05-10 US US11/125,916 patent/US7300805B2/en not_active Expired - Fee Related
- 2005-05-16 TW TW094115735A patent/TWI318438B/zh not_active IP Right Cessation
- 2005-05-27 JP JP2005155075A patent/JP4917273B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TWI318438B (en) | 2009-12-11 |
| TW200620563A (en) | 2006-06-16 |
| KR20060029381A (ko) | 2006-04-06 |
| US20060073615A1 (en) | 2006-04-06 |
| JP2006108625A (ja) | 2006-04-20 |
| KR100593141B1 (ko) | 2006-06-26 |
| US7300805B2 (en) | 2007-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3159255B2 (ja) | 強誘電体容量で用いる電極のスパッタ成長方法 | |
| EP1229569B1 (en) | Capacitor, semiconductor device comprising the same and method of fabricating thereof | |
| JP4493208B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
| JP2008047568A (ja) | 半導体装置とその製造方法 | |
| JP2008010634A (ja) | キャパシタを含む半導体装置及びその製造方法 | |
| JP2008311564A (ja) | 半導体装置の製造方法 | |
| JP2008071825A (ja) | 半導体装置及びその製造方法 | |
| KR101084408B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP3931113B2 (ja) | 半導体装置及びその製造方法 | |
| JP4105656B2 (ja) | 半導体装置及びその製造方法 | |
| JP2009004679A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2008034539A (ja) | 半導体装置とその製造方法 | |
| JP2003218325A (ja) | 強誘電体膜形成方法及び半導体装置製造方法 | |
| JP4917273B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| JP2000208440A (ja) | 半導体素子のキャパシタ―電極用白金膜の形成方法 | |
| JP2004247333A (ja) | 半導体装置の製造装置、半導体装置の製造方法、および半導体装置 | |
| JP2007042871A (ja) | 強誘電体キャパシタおよびその製造方法、ならびに強誘電体メモリ装置 | |
| JP2009105223A (ja) | 半導体装置及びその製造方法 | |
| JP4730541B2 (ja) | 強誘電体メモリおよびその製造方法 | |
| JP5994466B2 (ja) | 半導体装置とその製造方法 | |
| JP2004311868A (ja) | 半導体装置 | |
| JP5326256B2 (ja) | 半導体装置の製造方法 | |
| JP5040231B2 (ja) | 半導体装置の製造方法 | |
| JP4749218B2 (ja) | 強誘電体素子の製造方法 | |
| JP2009170696A (ja) | 強誘電体メモリ装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080409 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110727 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110802 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111027 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120117 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120126 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150203 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |