JP2008047568A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】強誘電体キャパシタの上部電極を低酸化度の導電性酸化物膜と高酸化度の導電性酸化物膜で形成する時生じる異常成長や、酸素空位を防止する。
【解決手段】半導体装置は、半導体基板１に形成されたＭＯＳトランジスタを覆う下部層間絶縁膜１１〜１３と、下部層間絶縁膜上方に形成された強誘電体キャパシタであって、下部電極２６と、酸化物強誘電体膜３７と、強誘電体膜３７上に形成され、化学量論的組成がＡＯｘ１で表され、実際の組成がＡＯｘ２である導電性酸化物で形成された第１上部電極と、化学量論的組成がＢＯｙ１で表され、実際の組成がＢＯｙ２であり、ｙ２/ｙ１＞ｘ２/ｘ１である導電性酸化物で形成された第２上部電極と、貴金属を含む組成を有する第３上部電極と、を有する強誘電体キャパシタと、強誘電体キャパシタを覆って、前記下部層間絶縁膜上に形成され、層間絶縁膜４３と配線２８とを含む多層配線構造と、を有する。
【選択図】 図１−５

Description

本発明は半導体装置とその製造方法に関し、特に強誘電体キャパシタを有する半導体装置とその製造方法に関する。
近年，デジタル技術の進展に伴い、大容量のデータを高速に処理、または保存する要望が高い。このため、電子機器に使用される半導体装置の高集積化、高性能化が要求されている。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の高集積化を実現するために、酸化シリコン膜または窒化シリコン膜に代え、強誘電体材料膜または高誘電率材料膜をキャパシタ誘電体膜として用いる技術が広く研究、開発されている。
より低電圧でかつ高速での書き込み、読み出しが可能な不揮発性メモリを実現するため、自発分極特性を有する強誘電体材料膜をキャパシタ誘電体膜として用いる強誘電体メモリ（ＦｅＲＡＭ）が盛んに研究開発されている。
強誘電体メモリは、一対の電極間に強誘電体膜が挟まれた強誘電体キャパシタのヒステリシス特性を利用して情報を記憶する。強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去られても自発分極を保持する。印加電圧の極性を反転すれば、自発分極の極性も反転する。自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリはフラッシュメモリに比べて低電圧で動作し、省電力で、高速の書き込みが可能である。
ＦｅＲＡＭのキャパシタ強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ），ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ，Ｓｒ，もしくはＳｉを微量ドープしたＰＺＴ系材料、またはＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、若しくはＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（ＳＢＴＮ）等のＢｉ系層状構造化合物等により形成され、ゾルゲル法、スパッタ法、ＭＯＣＶＤ（metal organic chemical vapor deposition有機金属気相成長）法等によって成膜される。
通常、下部電極上にアモルファスまたは微結晶状態の酸化物強誘電体膜を上記成膜法により形成し、その後熱処理によってぺロブスカイト構造やビスマス系層状構造へと結晶構造を変化させる。このため、強誘電体キャパシタの下部電極は、酸素雰囲気中でも酸化しにくい白金（Ｐｔ），イリジウム（Ｉｒ）等の白金族金属、または酸化イリジウム（ＩｒＯｘ）等の導電性白金族酸化物を用いて形成される。また、強誘電体膜は、非酸化性雰囲気中の熱処理により、容易に酸素欠損を生じ、これに伴い、反転電荷量の減少や、リーク電流地の増加等の強誘電体膜としての特性劣化を生じてしまう。
強誘電体キャパシタを製造する際には、酸素欠損等の損傷を回復させるため、酸素雰囲気中の熱処理を複数回行う必要がある。このため、強誘電体キャパシタの上部電極も、Ｐｔ，Ｉｒ等の酸素雰囲気中でも酸化しにくい白金族金属、またはＩｒＯｘ，ＲｕＯｘ等の導電性白金族酸化物が用いられる。複数種類の積層電極を用いる種々の提案もなされている。
特開２００３−１７４１４６号は、上部電極を第１の酸化物電極と第２の酸化物電極で形成し、一方を０．１ａｔ％以上のＰｂ，Ｂｉ，Ｃｕを含むＳｒＲｕＯ、他方をＩｒＯｘで形成することを提案する。
特開２００４−２４７３２４号は、ＰＺＴ膜上に、ＰｂＲｕＯ導電層を形成し、その上にＲｕＯ２導電層を形成し、上部電極とすることを提案する。
近年、ＦｅＲＡＭにおいても、微細化，低電圧動作化の要求が強い。これに伴い、強誘電体キャパシタを構成する強誘電体膜が、微細化しても十分な反転電荷量ＱＳＷを有することが要求される。多層配線構造を採用した場合、多層配線製造工程で用いられる還元性雰囲気処理により、強誘電体キャパシタの特性が劣化してしまう可能性が生じる。
上部電極をＰｔ膜、あるいはＩｒ膜等により形成した場合、層間絶縁膜を形成する工程で使われる還元性雰囲気中の水素がＰｔ膜やＩｒ膜中に侵入して、これらの金属の有する触媒作用により活性化され、活性化した水素によって強誘電体膜が還元されてしまう危険性が無視できない。強誘電体膜が還元されると、強誘電体キャパシタの動作特性は大きく劣化してしまう。かかる特性劣化の問題は、強誘電体キャパシタが微細化された場合に特に顕著に現れる。
特開２００２−３２４８９４号（特許第３６６１８５０号）は、強誘電体膜上に第１の上部電極を、化学量論的組成がＡＯｘ１である導電性酸化物を組成ＡＯｘ２で形成し、その上に第２の上部電極を、化学量論的組成がＡＯｙ１である導電性酸化物を組成ＡＯｙ２で形成し、ｙ２／ｙ１＞ｘ２／ｘ１とすることを提案する。すなわち第１の上部電極の酸化度を抑えて、強誘電体との界面を良好に作製し、第２の上部電極を酸化度を高めた導電性酸化物で形成し、触媒として機能する金属の発生を抑制する。好ましくは、ＡＯｙ２は化学量論的組成に近い組成とする。
特開２００３−１７４１４６号公報 特開２００４−２４７３２４号公報 特開２００２−３２４８９４号公報（特許第３６６１８５０号公報）
強誘電体キャパシタの上部電極を酸化度を抑えた第１導電性酸化物膜と酸化度を高めた第２導電性酸化物膜で形成すると新たな問題が生じることを見出した。第２導電性酸化物膜の目的は、キャパシタ上方から侵入する水素やＨ２Ｏ（例えば、層間絶縁膜を形成する時や、層間絶縁膜に形成したコンタクトホールにＷの導電層を形成する時に発生する水素やＨ２Ｏ）を遮断することである。十分な機能を持たせるためには、この層の厚さは１００ｎｍ以上必要である。しかしながら、酸化度が高い第２導電性酸化物膜は厚くなると異常成長しやすくなる。つまり、結晶化している第２導電性酸化物膜を厚く成膜すると、表面で結晶が異常に成長しやすくなる。特に、高温成膜する場合、１００ｎｍ以上の膜は異常成長しやすくなる。
以下に述べるように、この問題を解決するために、第２導電性酸化物膜を初め低温で第１導電性酸化物膜の真上にアモルファス相で形成し、その後成膜パワーを変化させて結晶化導電性酸化物膜を成膜した。この第２導電性酸化物膜は下側がアモルファス相であり、上部が成膜中の基板温度の上昇により結晶化される。この第２導電性酸化物膜の成膜時には、異常成長が見られない。但し、以下のことが判った。この第２導電性酸化物膜は非常に不安定な酸化物であり、その後の工程で基板を加熱または熱処理すると、結晶化される。結晶化されると同時に、第２導電性酸化物膜から酸素が抜けてしまって、酸素欠損が生じ、膜中に沢山の空孔が発生する。キャパシタ上方から侵入する水素や水は、これらの空孔を通じて、強誘電体膜を破壊し、キャパシタの電気的特性が劣化してしまう。また、多層配線形成工程で膜剥がれが発生しやすくなる。
本発明の目的は新たに見出された問題を解決できる半導体装置及びその製造方法を提供することである。
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタを覆う下部層間絶縁膜と、
前記下部層間絶縁膜上方に形成された強誘電体キャパシタであって、
キャパシタ下部電極と、
前記キャパシタ下部電極上に形成された酸化物強誘電体膜と、
前記酸化物強誘電体膜上に形成され、化学量論的組成がＡＯｘ１で表され、実際の組成がＡＯｘ２である導電性酸化物で形成された第１キャパシタ上部電極と、
前記第１キャパシタ上部電極上に形成され、化学量論的組成がＢＯｙ１で表され、実際の組成がＢＯｙ２であり、ｙ２/ｙ１＞ｘ２/ｘ１である導電性酸化物で形成された第２キャパシタ上部電極と、
前記第２キャパシタ上部電極上に形成され、貴金属を含む組成を有する第３キャパシタ上部電極と、
を有する強誘電体キャパシタと、
前記強誘電体キャパシタを覆って、前記下部層間絶縁膜上に形成され、層間絶縁膜と配線とを含む多層配線構造と、
を有する半導体装置
が提供される。
本発明の他の観点によれば、
（ａ）半導体基板にＭＯＳトランジスタを形成する工程と、
（ｂ）前記ＭＯＳトランジスタを覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
（ｃ）前記下部層間絶縁膜上方にキャパシタ下部電極を形成する工程と、
（ｄ）前記キャパシタ下部電極上に酸化物強誘電体のキャパシタ誘電体膜を形成する工程と、
（ｅ）前記キャパシタ誘電体膜上に、化学量論的組成がＡＯｘ１で表され、実際の組成がＡＯｘ２である導電性酸化物で第１キャパシタ上部電極を形成する工程と、
（ｆ）前記第１キャパシタ上部電極上に、化学量論的組成がＢＯｙ１で表され、実際の組成がＢＯｙ２であり、ｙ２/ｙ１＞ｘ２/ｘ１である導電性酸化物で第２キャパシタ上部電極を形成する工程と、
（ｇ）前記第２キャパシタ上部電極上に、貴金属を含む組成を有する第３キャパシタ上部電極を形成し、強誘電体キャパシタを構成する工程と、
（ｈ）前記強誘電体キャパシタを覆って、前記下部層間絶縁膜上に、層間絶縁膜と配線とを含む多層配線構造を形成する工程と、
を有する半導体装置の製造方法
が提供される。
上部電極形成時の異常成長、上部電極中の空位の発生を抑制できる。
本発明の実施例の説明に先立ち、発明者が行った予備的実験について説明する。特許文献３の提案に従い、強誘電体キャパシタの上部電極を、酸化度の低い第１導電性酸化膜の上に酸化度の高い、化学量論的組成に近い第２導電性酸化膜で形成した。第２導電性酸化膜は、キャパシタ上方から侵入する水素やＨ２Ｏ（例えば、層間絶縁膜を形成する時や、層間絶縁膜に形成したコンタクトホールにＷの導電層を形成する時に発生する水素やＨ２Ｏ）を遮断するための膜である。十分な機能を持たせるためには、この膜の厚さは１００ｎｍ以上必要である。しかし、第２導電性酸化膜を厚くすると異常成長が生じやすくなることが見出された。特に、高温で成膜する場合、１００nm以上の厚さの第２導電性酸化膜を成長しようとすると異常成長が生じやすい。異常成長を抑制するため、第２導電性酸化膜を低温で成膜し、アモルファス状態の導電性酸化膜とする試みを行った。
図７Ａに示すように、酸素バリア層として機能するＴｉＡｌＮ膜１０１の上にＩｒ下部電極１０２、ＰＺＴ強誘電体膜１０３を成膜し、その上に第１上部電極として酸化度を抑制したＩｒＯｘ膜１０４をリアクティブスパッタリングで成膜し、次に酸化度を高めたＩｒＯｘ膜をリアクティブスパッタリングでアモルファス状態で成膜した。当初、アモルファス状態のＩｒＯｘ膜１０５ａが形成されるが、やがて成膜時の昇温により、結晶化したＩｒＯｘ膜１０５ｂが形成された。
図７Ｂは、積層を形成した段階の断面構造を示すＳＥＭ写真である。第１、第２のＩｒＯｘ膜をＩｒＯ１，ＩｒＯ２と付記している。成膜直後の状態には、問題はないように見える。
図８Ａに示すように、積層構造の上にハードマスクとして用いるＴｉＮ膜１０６を成膜した。すると、成膜時の加熱により、アモルファス状態のＩｒＯｘ膜１０５ａが結晶化すると共に、空孔ないしボイドが生じ、ＩｒＯｘ膜１０５ａはポソポソの膜になった。結晶化の際、酸素が抜け、酸素空位が生じたものと思われる。さらにハードマスクとして用いる酸化シリコン膜をＴＥＯＳ（テトラエトキシシラン）を原料として形成すると、ポソポソ構造はさらに酷くなった。なお、ＴｉＮ膜の成膜は例えば３００℃程度、酸化シリコン膜の成膜は、例えば３８０℃〜４００℃で行った。
図８Ｂは、空孔ないしボイドが生じた状態の断面構造を示すＳＥＭ写真である。空孔ないしボイドが多数発生し、ポソポソのＩｒＯｘ膜になっていることが観察される。このような空孔（空位）の多い膜は、水素を通過させやすい。
これらの空位が存在する状態で、多層配線形成工程を行うと、水素等が侵入し、強誘電体キャパシタの電気特性を劣化させてしまう可能性が高い。例えば、スイッチング電荷量Ｑｓｗが半分以下になってしまう。又、多層配線工程において膜剥がれが発生しやすくなる。
ＦｅＲＡＭにおいても、Ｗプラグの使用が盛んになっている。特に集積度を向上したＦｅＲＡＭにおいてＷプラグの使用が必須になろう。強誘電体キャパシタの上にＷプラグを形成する場合、コンタクト孔を形成した後、グルー膜であるＴｉＮ膜を成膜し、その上にＷ膜を成膜する。Ｗ膜の成膜は還元性雰囲気下で行われる。成膜時に発生する水素は、グルー膜であるＴｉＮ膜により大部分はブロックされるが、過剰に水素が供給されると、ＴｉＮ膜のブロックを通り越して水素が上部電極に侵入することが考えられる。上部電極のＩｒＯｘを還元すると、上部電極の体積収縮が生じ、グルー膜と上部電極の間に空隙が生じる。このため、上部電極のコンタクト抵抗が不安定になり得る。
本発明者は、上部電極の成膜時の異常成長を抑制し、かつ酸素空位等の空位の発生を抑制できる方法を検討した。以下、本発明の実施例について説明する。
ＦｅＲＡＭの構造には、大きく分けて、絶縁膜上に強誘電体キャパシタを形成し、上部電極、下部電極に上方からコンタクトを取るプレーナ型と、絶縁膜に埋め込んだ導電性プラグに下部電極を接続して、絶縁膜上に強誘電体キャパシタを形成し、上部電極には上方からコンタクトを取るスタック型がある。
図１Ａ−１Ｌを参照し、本発明の第１の実施例によるプレーナ型ＦｅＲＡＭの製造工程、及び結果として得られる構造を説明する。
図１Ａに示すように、例えばｐ型のＳｉ基板１の表面に素子分離領域２を、例えばＬＯＣＯＳ（local oxidation of silicon）により形成し、活性領域を画定する。活性領域表面を熱酸化し、例えば厚さ１０ｎｍ程度の酸化シリコン膜を形成してゲート酸化膜Ｇｏｘとする。ゲート酸化膜Ｇｏｘ上に、多結晶シリコンの第１ゲート電極Ｇ１、シリサイドの第２ゲート電極Ｇ２を積層したポリサイド型ゲート電極Ｇを形成する。レジストパターンを用いてゲート電極Ｇをパターニングした後、ｎ型不純物例えばＡｓを浅くイオン注入し、低濃度エクステンション領域Ｅｘを形成する。
エクステンション領域形成後、酸化シリコン等の絶縁膜を化学気相堆積（ＣＶＤ）により堆積し、リアクティブイオンエッチング（ＲＩＥ）等で異方性エッチングを行うことにより、平坦面上の絶縁膜を除去し、ゲート電極Ｇ側面上にサイドウォールＳＷを残す。サイドウォールＳＷを形成した後、ｎ型不純物、例えばＰをイオン注入し、高濃度のソース／ドレイン領域Ｓ/Ｄを形成する。このようにして、ＭＯＳトランジスタ構造Ｔｒが形成される。
ＭＯＳトランジスタＴｒを覆うように、酸化窒化シリコン膜１１をＣＶＤにより成膜する。酸化窒化シリコン膜１１は、水素、酸素等の浸入に対するバリア膜としての機能を有する。酸化窒化シリコン膜１１の上に、下部層間絶縁膜となる酸化シリコン膜１２を、ＴＥＯＳを用いたＣＶＤにより成膜する。必要に応じて、ＣＭＰ（chemical mechanical polishing）を行い、酸化シリコン膜１２表面を平坦化する。酸化シリコン膜１２の厚さは７００ｎｍ程度とする。Ｎ２雰囲気中、６５０℃、３０分間程度のアニール処理を行う。酸化シリコン膜１２の脱ガス（水分等除去）が行われる。酸化シリコン膜１２の上に、強誘電体キャパシタの下部電極を密着させる機能を有する密着膜として、厚さ２０ｎｍ程度のアルミナ（ＡｌＯ）膜１３をスパッタリングにより成膜する。
なお、密着膜として厚さ２０ｎｍ程度のＴｉ膜又はＴｉＯｘ膜を用いることもできる。
密着膜１３の上に、例えばスパッタリングにより、厚さ１５０ｎｍ程度Ｐｔ膜２６を下部電極として形成する。密着膜１３をＴｉ膜で形成する場合、厚さ２０ｎｍ程度のＴｉ膜を基板温度（成膜温度）１５０℃で形成し、次に厚さ１８０ｎｍ程度のＰｔ膜を基板温度１００℃又は３５０℃で形成することができる。
図１Ｂに示すように、下部電極２６の上に強誘電体膜３７をアモルファス状態で成膜する。例えば、ＰＬＺＴ｛（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３｝ターゲットを用い、ＲＦスパッタリングにより厚さ１００ｎｍないし２００ｎｍ程度のＰＬＺＴ膜を形成する。強誘電体膜３７を成膜した後、Ａｒ及びＯ２を含有する雰囲気中で６５０℃以下、例えば５６０℃で、ＲＴＡ（rapid thermal annealing）による熱処理を行い、さらに酸素雰囲気中、７５０℃でＲＴＡによる熱処理を行う。これらの熱処理により、強誘電体膜３７は完全に結晶化する。又、下部電極２６のＰｔ膜が緻密化し、強誘電体膜３７との界面近傍におけるＰｔとＯとの相互拡散が抑制される。
強誘電体膜３７の上に、第１上部電極３８ａを成膜する。例えば、厚さ２０ｎｍ〜５０ｎｍのＩｒＯｘ膜を成膜時点で結晶化した状態でリアクティブスパッタリングにより成膜する。成膜条件は、例えば以下の通りである。
・ターゲット：Ｉｒ
・成膜時の基板温度：３００℃、
・成膜ガス：Ａｒ＋Ｏ２、
・流量：［Ａｒ］＝１４０ｓｃｃｍ、［Ｏ２］＝６０ｓｃｃｍ、
・流量比：［Ｏ２］／［Ａｒ］＝０．４３、
・スパッタリングパワー：１ｋＷ〜２ｋＷ程度。
このリアクティブスパッタリングにより成膜される第１導電性酸化膜３８ａのＩｒＯｘは、化学量論的組成（ｘ＝２）よりも酸素組成ｘが少ない組成となる。
図１Ｃに示すように、第１導電性酸化膜３８ａの上に、厚さ３０ｎｍ〜１００ｎｍのＩｒＯｙ膜の第２導電性酸化膜３８ｂをリアクティブスパッタリングで成膜する。成膜条件は、例えば以下の通りである。
・ターゲット：Ｉｒ
・成膜時の基板温度：３００℃、
・成膜ガス：Ａｒ＋Ｏ２、
・流量：［Ａｒ］＝１００ｓｃｃｍ、［Ｏ２］＝１００ｓｃｃｍ、
・流量比：［Ｏ２］／［Ａｒ］＝１．００、
・スパッタリングパワー：１ｋＷ〜２ｋＷ程度。
第２導電性酸化膜３８ｂのＩｒＯｙは異常成長せず、きれいな結晶膜が得られた。第２導電性酸化膜３８ｂのＩｒＯｙは、酸素組成ｙが第１導電性酸化膜ＩｒＯｘの酸素組成ｘより高く、ｙ＞ｘ、より化学量論的組成に近い値となる。
図１Ｄに示すように、ＩｒＯｙの第２導電性酸化膜３８ｂの上に、さらに厚さ５０ｎｍ〜１５０ｎｍのＩｒＯｚの第３導電性酸化膜３８ｃを成膜する。成膜条件は、例えば以下の通りである。
・ターゲット：Ｉｒ
・成膜時の基板温度：３００℃、
・成膜ガス：Ａｒ＋Ｏ２、
・流量：［Ａｒ］＝１６０ｓｃｃｍ、［Ｏ２］＝４０ｓｃｃｍ、
・流量比：［Ｏ２］／［Ａｒ］＝０．２５、
・スパッタリングパワー：１ｋＷ〜２ｋＷ程度。
酸素流量が低減されているため、ＩｒＯｚの第３導電性酸化膜３８ｃは、酸素組成ｚの低いものｚ＜ｙ、ｚ＜ｘとなる。このメタリック成分の高い導電性酸化膜には異常成長は生じない。非常にきれいな結晶膜が得られた。
なお、第２導電性酸化膜３８ｂ、第３導電性酸化膜３８ｃの成膜温度は、３００℃に限らず、例えば１００℃〜４００℃の範囲から選択できる。成膜されるＩｒＯｚ膜は、成膜時点でＩｒＯｚが結晶化していることが望ましい。このためには、１００℃以上が望ましい。４００℃以上に加熱すると、異常成長が発生しやすく、酸化物になりにくくなる。このため、４００℃以下が望ましい。成膜ガスの流量、流量比は、成膜温度の合わせ、適宜変更することができる。
第３導電性酸化膜の代わりに、貴金属膜、例えばＩｒ膜、Ｒｕ膜等を用いることもできる。Ｉｒ膜を形成する場合は、例えば４００℃でＡｒ流量１９９ｓｃｃｍのスパッタリングにより形成することができる。第１上部電極３８ａ、第２上部電極３８ｂ、第３上部電極３８ｃを合わせて強誘電体キャパシタの上部電極３８が形成される。
上記実施例においては、ＰＬＺＴ強誘電体膜３７をスパッタリングで成膜し、例えば５６０℃のＲＴＡに続き、例えば７５０℃のＲＴＡを行って結晶化し、その上に上部電極を形成した。この製造工程には、いくつかの変形例が可能である。以下、これらの変形例を説明する。
図２Ａに示すように、第１、第２の変形例においては、第１の実施例同様、強誘電体膜３７を成膜後、Ａｒ及びＯ２を含有する雰囲気中で６５０℃以下、例えば５６０℃のＲＴＡを行い、その後のＯ２中の７５０℃のＲＴＡは省略する。
図２Ｂに示すように、強誘電体膜３７の上に室温（第１の変形例）又は高温（第２の変形例）で厚さ２０ｎｍ〜７５ｎｍのＩｒＯｘ膜３８ａをリアクティブスパッタリングにより成膜する。第１の変形例（室温成膜）においては、例えばＡｒ流量１００ｓｃｃｍ，Ｏ２流量５６ｓｃｃｍ、成膜パワー２ｋＷとする。第２の変形例（高温成膜）においては、例えば基板温度３００℃、Ａｒ流量１４０ｓｃｃｍ、Ｏ２流量６０ｓｃｃｍ、成膜パワー１ｋＷとする。その後、６５０℃〜７５０℃、例えば７２５℃で熱処理を行う。この熱処理により、強誘電体膜３７は完全に結晶化する。同時に、強誘電体膜３７と第１導電性酸化膜３８ａの界面がフラットになる。強誘電体キャパシタの低電圧動作及びスイッチングに有利な結果が得られる。
図２Ｃは、第３の変形例を示す。上述同様の方法で強誘電体膜３７を成膜した後、例えば５６０℃の熱処理を行い、一旦結晶化を行う。その後、強誘電体膜３７の上に薄いアモルファス状強誘電体膜３７ｘを成膜する。薄い強誘電体膜３７ｘの上に、前述同様の方法により第１導電性酸化膜を形成し、熱処理を行う。一旦強誘電体膜を形成した後、薄いアモルファス状強誘電体膜を積層すると、キャパシタのリーク電流を低減する効果が得られる。なお、強誘電体膜３７を結晶化した状態で成膜することも可能である。この場合は、熱処理を行うことなくその上にアモルファス状強誘電体膜３７ｘを成膜する。
図２Ｄは、第４の変形例を示す。第１導電性酸化膜３８ａ、第２導電性酸化膜３８ｂを成膜した後、６５０℃〜７５０℃、例えば７００℃で熱処理を行う。この熱処理は、上部電極と強誘電体膜の密着性を向上し、上部電極の結晶性を向上する。以下第１の実施例に戻る。
図１Ｅに示すように、背面洗浄を行って成膜工程等による付着物を除去した後、上部電極、強誘電体膜、下部電極をひな壇型にエッチングする。まず、上部電極３８上にレジストパターンを形成し、上部電極３８をドライエッチングによりパターニングする。エッチング後、レジストパターンは除去し、酸素雰囲気中、６５０℃、６０分間のアニール処理を行う。強誘電体膜３７が受けた物理的なダメージが回復する。次に、強誘電体膜の所望パターンを有するレジストマスクを形成し、強誘電体膜３７のパターニングを行う。続いて酸素アニールを行う。
図１Ｆに示すように、パターニングした強誘電体膜３７、上部電極３８を覆うように、アルミナ膜４１をスパッタリングにより成膜する。アルミナ膜は、水素の侵入を防止する機能を有する。酸素アニールを行い、スパッタリングによる損傷を緩和する。
図１Ｇに示すように、レジストパターンを用いて、アルミナ膜４１、下部電極２６のパターニングを行う。エッチング後、レジストパターンは除去し、酸素アニールを行う。
図１Ｈに示すように、パターニングしたアルミナ膜４１を覆うように、さらにアルミナ膜４２をスパッタリングで成膜する。次いで酸素アニールを行う。アルミナ膜成膜前の酸素アニールは、アルミナ膜の剥がれ防止に役立つ。最後のアルミナ膜成膜後の酸素アニールは、キャパシタリークの低減に役立つ。このようにして、ＦｅＲＡＭの主構成要素であるＭＯＳトランジスタと強誘電体キャパシタが形成される。ただし、構成要素間の配線は未だ形成されていない。
図１Ｉに示すように、例えば厚さ１．５μｍ程度の酸化シリコン膜の層間絶縁膜４３を高密度プラズマ（ＨＤＰ）ＣＶＤにより全面に形成する。続いて、ＣＭＰにより層間絶縁膜４３の平坦化を行う。さらにＮ２Ｏガスを用いたプラズマ処理を行い、層間絶縁膜４３の表面を窒化する。窒化された表面は、水分の浸入に対しバリアとなる。なお、Ｎ２Ｏプラズマ処理の代わりにＮ又はＯの少なくとも一方を含むガスを用いてプラズマ処理を行うことも可能である。
図１Ｊに示すように、ＭＯＳトランジスタＴｒの一方のソース／ドレイン領域Ｓ／Ｄに到達するコンタクト孔を層間絶縁膜４３、アルミナ膜４２、１３、酸化シリコン膜１２、酸化窒化シリコン膜１１を貫通して形成する。スパッタリングによりＴｉ膜を成膜し、続いてＴｉＮ膜を成膜する。これらの膜はバリアメタル膜を形成する。続いてＷ膜をＣＶＤにより形成し、コンタクト孔内を埋め込む。ＣＭＰにより平坦面上に堆積した不要のＷ膜、ＴｉＮ膜、Ｔｉ膜を除去し、Ｗプラグ２７を形成する。Ｗプラグ２７を覆うようにＳｉＯＮ膜４４を成膜する。ＳｉＯＮ膜４４は、Ｗプラグ２７の酸化防止膜として機能する。
図１Ｋに示すように、ＳｉＯＮ膜４４、層間絶縁膜４３を貫通し、さらにアルミナ膜を貫通して強誘電体キャパシタの上部電極３８、下部電極２６を露出するコンタクト孔を形成する。コンタクト孔形成後、酸素アニールを行い、損傷を回復させるとともに層間絶縁膜中の水分等を脱ガスする。
図１Ｌに示すように、ＳｉＯＮ膜４４をエッチバックにより除去し、Ｗプラグ２７の表面を露出させる。続いて、Ａｌ配線膜を形成し、パターニングすることによりＡｌ配線２８を形成する。図示の構成においては、強誘電体キャパシタの下部電極２６がＡｌ配線２８、Ｗプラグ２７を介してＭＯＳトランジスタのソース／ドレイン領域Ｓ／Ｄに接続される。
さらに、層間絶縁膜の形成、配線の形成を繰り返す。必要に応じて層間絶縁膜にコンタクトプラグを形成する。配線形成後ＴＥＯＳを用いた酸化シリコン膜及びＳｉＮのカバー膜を形成する。このようにして、ＦｅＲＡＭ装置が形成される。
なお、上述の第１の実施例及びその変形例の方法により、種々の酸化イリジウム膜を形成し、高分解能ＲＢＳ（ラザフォード後方散乱)分析装置ＨＲＢＳＶ５００により化学量論的組成（ストイキオメトリ）を測定した。
図２Ｅは、測定結果をまとめて示す表である。ＩｒＯｘは、第１の酸化イリジウム膜を示す。ＩｒＯｙは第２の酸化イリジウム膜を示す。ＩｒＯｚは第３の酸化イリジウム膜を示す。
成膜温度３００℃（第１の実施例）の場合、［Ａｒ］：［Ｏ２］流量比１４０：６０で形成した第１の酸化イリジウム膜ＩｒＯｘは、ｘ＝１．９２であり、化学量論的組成（ｘ＝２）より酸素欠乏の状態である。［Ａｒ］：［Ｏ２］流量比１００：１００で形成した第２の酸化イリジウム膜ＩｒＯｙは、ｙ＝２．０２であり、化学量論的組成（ｙ＝２）にほぼ等しく、若干酸素過剰の状態である。酸素流量比を少し減少させ、［Ａｒ］：［Ｏ２］流量比を１２０：８０として形成した第２の酸化イリジウム膜ＩｒＯｙは、ｙ＝２．００であり、ジャスト化学量論的組成である。［Ａｒ］：［Ｏ２］流量比１６０：４０で形成した第３の酸化イリジウム膜ＩｒＯｚは、ｚ＝１．８４であり、化学量論的組成（ｚ＝２）より酸素欠乏程度が最も高い状態である。同一温度、同一合計流量で成膜した場合、酸素組成はほぼ流量比［Ｏ２］／［Ａｒ］によって決まるようである。
成膜温度が室温（２０℃）（第１の変形例）の場合、［Ａｒ］：［Ｏ２］流量比１００：５２，１００：５９で形成した第１の酸化イリジウム膜ＩｒＯｘの酸素組成ｘは、１．２０及び１．５０であり、３００℃成膜の場合より流量比［Ｏ２］／［Ａｒ］は高くなっているが、酸素組成ｘは低くなっている。全流量を変更すると、条件が変わるので簡単な比較はできず、実験的に確認することが望ましいであろう。［Ａｒ］：［Ｏ２］流量比１００：１００で形成した第２の酸化イリジウム膜ＩｒＯｙは、ｙ＝２．１０であり、３００℃成膜の場合より酸素過剰の程度が増しているようである。
成膜温度を３００℃とし、第１の実施例の流量比を用いた場合、ｘ＝１．９２、ｙ＝２．０２、ｚ＝１．８４であり、第１、第３の酸化イリジウムは酸素組成が化学量論的組成より低く、第２の酸化イリジウムはほぼ化学量論的組成の酸素組成を有する。このように、上部電極の第１のＩｒＯｘ膜よりも第２のＩｒＯＹ膜のほうが酸化の割合が高く、ほぼ化学量論的組成を有する。第３のＩｒＯｚ膜の酸化割合は、第２のＩｒＯｙ膜よりも低く、第１のＩｒＯｘよりも低い。
なお、上部電極をＩｒＯで形成する場合を説明した。同一材料であるため、酸化度は酸素組成ｘ、ｙ、ｚのみで比較できた。異なる酸化物を用いる場合は、物質の化学量論的酸素組成ｘ１、ｙ１、ｚ１に対する酸素組成ｘ２、ｙ２、ｚ２の比、ｘ２／ｘ１、ｙ２／ｙ１、ｚ２／ｚ１を用いることにより、同様の解析を行うことができよう。
上部電極の第１導電性酸化膜は、強誘電体層との界面形成に適した、酸化度を抑えた膜で形成することが望ましい。第１導電性酸化膜の上に形成する第２導電性酸化膜は、酸化度を高く（化学量論的組成に近く）し、厚さを制限する。第２導電性酸化膜を化学量論的組成に近い膜で形成することにより、金属成分を抑制し、水素の活性化を抑え、強誘電体膜の還元を抑制することができる。厚さを制限することにより、異常成長を抑制することが可能となる。又、第１導電性酸化膜と強誘電体との界面における界面層の形成が抑制され、巨大成長の成長が抑制される。さらに酸化度を低くした第３導電性酸化膜を形成することにより、強誘電体キャパシタの上部電極として好適な特性を得る。従って、良好な強誘電体キャパシタ特性を得ることができる。
金属状態のＩｒやＰｔは、水素触媒として作用することが知られている。金属状態のＩｒやＰｔと水素が接触すると、水素が活性化される。このため、単膜のＩｒ膜やＰｔ膜は上部電極として用いると、キャパシタの工程劣化を生じやすくなる。第１導電性酸化膜の上に金属状態のＩｒ膜やＰｔ膜を形成しても、同様の工程劣化が生じやすい。例えば、３層配線形成後キャパシタのスイッチング電荷量は配線形成前の５０％以下に低下してしまう。第１導電性酸化膜をＩｒＯｘ（ｘ＝１．３〜１．８）で形成すると、強誘電体との界面は良好であるが、組成ｘが化学量論的組成２．０よりも小さいため、酸素欠損が生じており、酸化物成分と金属成分が混在していると考えられる。このような膜中に水素が侵入すると金属成分により水素が活性化され、酸化物強誘電体の特性を劣化させてしまう。第１導電性酸化膜の上に、化学量論的組成に近い第２導電性酸化膜ＩｒＯｙ（ｙ＝２）を成膜すると、第２導電性酸化膜中には酸素欠損が少なく、金属成分がほとんど含まれないため、水素が活性化されにくく、強誘電体キャパシタ上に多層配線を形成した後も、キャパシタ特性が劣化せずに維持されると考えられる。
このように上述の実施例に拠れば、上部電極と強誘電体膜との界面を改善し、又工程劣化を改善することができる。この結果、反転電荷量を向上させ、抗電圧を低減し、疲労耐性及びインプリント耐性を向上させることができる。低電圧で動作する強誘電体メモリに極めて好適である。以上プレーナ型ＡｅＲＡＭを説明したが、スタック型ＦｅＲＡＭを作成することもできる。
図３Ａ−３Ｔを参照して、本発明の第２の実施例によるスタック型ＦｅＲＡＭの製造方法を説明する。
図３Ａに示すように、ｎ型またはｐ型シリコンからなる基板１の表層部に素子分離溝を形成し、溝表面を酸化してライナを形成した後、例えば高密度プラズマ（ＨＤＰ）ＣＶＤにより酸化シリコン膜を埋め込み、不要部をＣＭＰで除去してシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成し、活性領域を画定する。素子分離領域を、ＳＴＩに代え、ＬＯＣＯＳにより形成してもよい。活性領域の表層部にｐ型不純物を注入することにより、ｐ型ウェル３を形成する。
２つのＭＯＳトランジスタのソース領域を共通としてビット線に接続し、各ドレイン領域にキャパシタを接続して２つのメモリセルを形成することができる。ＤＲＡＭにおいて、広く用いられている接続形式である。本実施例においても、この接続形式を採用する。活性領域内に２つのＭＯＳトランジスタ５を形成する。以下、ＭＯＳトランジスタ５の形成方法について簡単に説明する。
活性領域の表層部を熱酸化することによりゲート絶縁膜となるＳｉＯ２膜を形成する。基板上に、非晶質または多結晶シリコンからなるシリコン膜を形成し、パターニングすることにより、ゲート電極５Ｇを形成する。平面視において、１つの活性領域を、２本のゲート電極がほぼ平行に横切る。
ゲート電極５Ｇをマスクとしてｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄのエクステンション部を形成する。ゲート電極５Ｇの側面に酸化シリコン等によりサイドウォールスペーサを形成する。ゲート電極５Ｇとサイドウォールスペーサとをマスクとして、ｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄの深い高濃度領域を形成する。ここまでの工程で、ＭＯＳトランジスタ５が形成される。
次に、基板上に、コバルト（Ｃｏ）等の高融点金属からなる膜をスパッタリングにより形成する。熱処理を行うことにより、高融点金属膜とシリコンとを反応させ、ゲート電極５Ｇ、ソース領域５Ｓ、及びドレイン領域５Ｄの上面に、高融点金属シリサイド膜を形成する。その後、未反応の高融点金属膜を除去し、必要に応じてさらに熱処理してシリサイド膜６を形成する。
ＭＯＳトランジスタ５を覆うように、基板上に、厚さ２００ｎｍのＳｉＯＮのカバー絶縁膜１１を、プラズマＣＶＤにより形成する。さらに、カバー絶縁膜１１の上に、厚さ１０００ｎｍのＳｉＯ２の層間絶縁膜１２を形成する。層間絶縁膜１２は、例えば酸素（Ｏ２）とテトラエチルオルソシリケート（ＴＥＯＳ）とを用いたプラズマＣＶＤにより形成される。その後、層間絶縁膜１２の表面を、化学機械研磨（ＣＭＰ）により平坦化する。平坦化された後に、基板の平坦部における厚さが約７００ｎｍになるようにＣＭＰの制御を行う。
層間絶縁膜１２及びカバー絶縁膜１１を貫通して、ドレイン領域５Ｄ上のシリサイド膜６、及びソース領域５Ｓ上のシリサイド膜６まで達するビアホールを形成する。ビアホールの直径は、例えば０．２５μｍとする。
ビアホールの内面、及び層間絶縁膜１２の上面を、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜の２層で覆う。さらにその上に、ビアホール内が完全に埋め尽くされるまでＷ膜を形成する。Ｗ膜の厚さは、例えば３００ｎｍとすればよい。余分なＷ膜、ＴｉＮ膜、及びＴｉ膜をＣＭＰで除去することにより、ビアホール内に、Ｔｉ膜とＴｉＮ膜からなる密着層、及びＷ膜からなる導電性プラグ１５、１６を残す。導電性プラグ１５及び１６は、それぞれドレイン領域５Ｄ及びソース領域５Ｓに接続される。
図３Ｂに示すように、層間絶縁膜１２の上に、厚さ１３０ｎｍのＳｉＯＮからなる酸化防止膜２１をプラズマＣＶＤにより形成する。なお、ＳｉＯＮに代えて、ＳｉＮまたはＡｌＯからなる酸化防止膜２１を形成してもよい。さらにその上に、ＳｉＯ２からなる厚さ３００ｎｍの層間絶縁膜２２を、Ｏ２とＴＥＯＳとを用いたプラズマＣＶＤにより形成する。
図３Ｃに示すように、層間絶縁膜２２及び酸化防止膜２１に、その下の導電性プラグ１５を露出させるビアホールを形成する。このビアホールの内面を密着膜で覆うと共に、ビアホール内にＷを埋め込み、導電性プラグ２５を形成する。この導電性プラグ２５は、その下の導電性プラグ１５と同一の方法で形成される。なお、Ｗプラグに代え、ポリＳｉプラグを用いることもできる。
余分なＷ膜及び密着膜を除去するためのＣＭＰは、Ｗ膜及び密着膜の研磨速度が、層間絶縁膜２２の研磨速度よりも速い条件で行う。例えば、スラリとして、Cabot Microelectronics Corporation製のＳＳＷ２０００を使用する。また、層間絶縁膜２２の上に密着膜やＷ膜が残らないように、ややオーバ研磨を行う。このため、導電性プラグ２５の上面が、その周囲の層間絶縁膜２２の上面よりも低くなり、窪み２５ａが発生する。この窪み２５ａの深さは、例えば２０ｎｍ〜５０ｎｍであり、典型的には約５０ｎｍである。
ＣＭＰ後、層間絶縁膜２２の上面及び導電性プラグ２５の上面を、アンモニア（ＮＨ３）のプラズマに晒す。このプラズマ処理は、平行平板型プラズマ処理装置を用い、例えば下記の条件で行う。
・基板表面と対向電極との間隔 約９ｍｍ（３５０ｍｉｌｓ）；
・圧力 ２６６Ｐａ（２Ｔｏｒｒ）；
・基板温度：４００℃；
・ＮＨ３ガス流量：３５０ｓｃｃｍ；
・基板側電極に供給する１３．５６ＭＨｚのＲＦパワー １００Ｗ；
・対向電極に供給する３５０ｋＨｚのＲＦパワー ５５Ｗ；
・処理時間 ６０秒。
ＮＨ３プラズマ処理により、酸化シリコン膜表面の酸素原子にＮＨ基が結合する。
図３Ｄに示すように、プラズマ処理した表面上に、厚さ１００ｎｍのＴｉ膜を、ＤＣスパッタリングにより形成する。スパッタリング条件は、例えば下記の通りである。
・ターゲット Ｔｉ；
・基板とターゲットとの間隔 ６０ｍｍ；
・Ａｒガス圧 ０．１５Ｐａ；
・基板温度 ２０℃；
・スパッタパワー ２．６ｋＷ；
・成膜時間 ３５秒。
酸化シリコン膜表面の酸素原子にＮＨ基が結合しているので、表面に付着したＴｉ原子は、酸素原子に捕獲されることなく、表面を自在にマイグレーションすることができる。その結果、層間絶縁膜表面に、六方最密構造を有し、（００２）配向に自己組織化されたＴｉ膜が得られる。
次に、窒素雰囲気中で、ラピッドサーマルアニール（ＲＴＡ）を行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度 ６５０℃；
・処理時間 ６０秒。
このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる下地導電膜３０が得られる。なお、下地導電膜３０の厚さを１００ｎｍ〜３００ｎｍの範囲内としてもよい。この段階では、下地導電膜３０の表面には、下地表面の窪み２５ａを反映して、導電性プラグ２５の上方に窪みが発生している。下地導電膜３０のＣＭＰを行うことにより、その表面を平坦化する。例えば、スラリとして、Cabot Microelectronics Corporation製のＳＳＷ２０００を使用する。ＣＭＰ後の下地導電膜３０の厚さを、５０ｎｍ〜１００ｎｍ、典型的には約５０ｎｍとする。
ＣＭＰを行った下地導電層は、表面付近の結晶が研磨によって歪んだ状態になっている。このまま下地導電層上に強誘電体キャパシタの下部電極を形成すると、下地導電層の歪が下部電極に伝達され、下部電極の結晶性、さらにはその上の強誘電体膜の結晶性に影響を与える。これを回避するため、ＣＭＰ後、平坦化された下地導電膜３０の表面を、ＮＨ３プラズマに晒す。これにより、ＣＭＰ時に下地導電膜３０の表層部に発生した結晶歪が修復される。
図３Ｅに示すように、ＮＨ３プラズマにより結晶の歪が解消された下地導電膜３０の上に、スパッタリングにより厚さ２０ｎｍのＴｉ膜を形成する。このＴｉ膜は、密着膜として機能する結晶性導電膜である。さらに、窒素雰囲気中でＲＴＡを行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度 ６５０℃；
・処理時間 ６０秒。
このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる結晶性向上膜３１が得られる。
図３Ｆに示すように、結晶性向上膜３１の上に、厚さ１００ｎｍのＴｉＡｌＮからなる酸素バリア膜３３を、ＴｉＡｌ合金ターゲットを用いた反応性スパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・Ａｒガス流量 ４０ｓｃｃｍ；
・Ｎ２ガス流量 １０ｓｃｃｍ；
・圧力 ２５３．３Ｐａ；
・基板温度 ４００℃；
・スパッタパワー １．０ｋＷ。
酸素バリア膜３３の上に、Ｉｒからなる厚さ１００ｎｍの下部電極３６をスパッタリングにより形成する。スパッタリングの条件は、例えば下記のとおりである。
・Ａｒ雰囲気圧力 ０．１１Ｐａ；
・基板温度５００℃；
・スパッタパワー ０．５ｋＷ。
下部電極３６の成膜後、Ａｒ雰囲気中で、かつ下部電極３６の成膜温度よりも高い温度で、ＲＴＡによる熱処理を行う。具体的には下記の条件でＲＴＡを行う。
・温度 ６５０℃；
・処理時間 ６０秒。
この熱処理により、下部電極の結晶性を向上できる。結晶性の面内分布も向上できる。この熱処理により、酸素バリア膜３３の構成元素であるＡｌと、上部電極３６の構成元素であるＩｒとが反応して、両者の界面に、ＩｒＡｌ合金からなる中間層３４が形成される。中間層３４は、酸素バリア膜３３と上部電極３６との密着性を向上させる。なお、熱処理の雰囲気は、Ａｒに代え、他の不活性ガス、例えば窒素やＨｅを用いてもよい。下部電極としては、Ｉｒ、Ｐｔ等の白金族の金属、あるいはＰｔＯ，ＩｒＯｘ，ＳｒＲｕＯ３等の導電性酸化物、またはこれらの積層を用いることができる。下部電極３６をＰｔまたはＰｔＯで形成した場合には、ＰｔＡｌ合金を含む中間層３４が形成される。下部電極３６をＳｒＲｕＯ３で形成した場合には、ＲｕＡｌ合金を含む中間層３４が形成される。
図３Ｇに示すように、下部電極３６の上に、ＰＺＴからなる強誘電体膜３７を、有機金属化学気相成長（ＭＯＣＶＤ）により形成する。以下、強誘電体膜３７の形成方法について説明する。
Ｐｂ原料として、Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２［Ｐｂ（ＤＰＭ）２］をテトラヒドロフラン（ＴＨＦ）に溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｚｒ原料として、Ｚｒ（Ｃ９Ｈ１５Ｏ２）４［Ｚｒ（ｄｍｈｄ）４］をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｔｉ原料として、Ｔｉ（Ｃ３Ｈ７Ｏ）２（Ｃ１１Ｈ１９Ｏ２）２［Ｔｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２］をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。これらの液体原料を、０．４７４ｍｌ/分のＴＨＦ溶媒とともに、ＭＯＣＶＤ装置の気化器に供給する。Ｐｂ原料、Ｚｒ原料、及びＴｉ原料の流量は、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、及び０．２００ｍｌ／分とする。
強誘電体膜３７を形成すべき基板を、ＭＯＣＶＤ装置のチャンバ内に装填する。チャンバ内の圧力を６６５Ｐａ（５Ｔｏｒｒ）、基板温度を６２０℃とする。気化した原料ガスをチャンバ内に供給し、６２０秒間、成膜を行う。これにより、厚さ１００ｎｍのＰＺＴ膜が形成される。
次いで、スパッタリングにより、厚さ１ｎｍ〜３０ｎｍ、典型的には２０ｎｍのアモルファス相の第２ＰＺＴ膜を形成する。アモルファス相のＰＺＴ膜を配置することにより、リーク電流を低減させることができる。なお、ＭＯＣＶＤでアモルファス強誘電体膜を形成することもできる。
図３Ｈに示すように、強誘電体膜３７の上に、第１の実施例同様の条件で、第１導電性酸化膜３８ａ、第２導電性酸化膜３８ｂ、第３導電性酸化膜３８ｃで構成される３層構成の上部電極３８を形成する。例えば、第１の実施例同様の工程で、厚さが２０ｎｍ−７０ｎｍで、成膜時に結晶化した、化学量論的組成（ｘ＝２）より酸素組成ｘの低いＩｒＯｘ膜を、リアクティブスパッタリングにより形成する。
第１導電性酸化膜３８ａの成膜後、下記の条件でＲＴＡを行う。
・処理温度 ７２５℃；
・雰囲気 Ｏ２流量２０ｓｃｃｍ＋Ａｒ流量２０００ｓｃｃｍ；
・処理時間 ６０秒。
この熱処理により、強誘電体膜３７を完全に結晶化し、同時に、第１導電性酸化膜３８ａを形成するときにＰＺＴ膜３７がプラズマに晒されることによって受けたダメージが回復し、ＰＺＴ膜中の酸素欠損が補償される。
第１導電性酸化膜３８ａの上に、第１の実施例同様の工程で、厚さ３０ｎｍ−１００ｎｍの第２導電性酸化膜（ＩｒＯｙ膜）３８ｂ、厚さ５０−１５０ｎｍの第３の導電性酸化膜（ＩｒＯｚ膜）３８ｃを形成する。第２の導電性酸化膜の酸素組成ｙを化学量論的組成（２）に近い値とし、第３の導電性酸化膜の酸素組成ｚをｙより低い値とすることにより第１の実施例同様の効果を得ることができる。
図３Ｉに示すように、上部電極３８の上に、ＴｉＮからなる第１ハードマスク４５、及びＳｉＯ２からなる第２ハードマスク４６を形成する。第１ハードマスク４５は、例えばスパッタリングにより形成する。第２ハードマスク４６は、例えば、Ｏ２とＴＥＯＳとを用いたＣＶＤにより形成する。
図３Ｊに示すように、第２ハードマスク４６を、形成すべき強誘電体キャパシタの平面形状になるようにパターニングする。次いで、パターニングされた第２ハードマスク４６をエッチングマスクとして、第１ハードマスク４５をエッチングする。
図３Ｋに示すように、第２ハードマスク４６及び第１ハードマスク４５をエッチングマスクとして、上部電極３８、強誘電体膜３７、下部電極３６（及び中間層３４）をエッチングする。このエッチングは、例えば、ＨＢｒ、Ｏ２、Ａｒ、及びＣ４Ｆ８の混合ガスを用いたプラズマエッチングにより行われる。エッチング対象に余ってエッチングガスの組成は選択できる。パターニングされた下部電極３６、強誘電体膜３７、及び上部電極３８が、強誘電体キャパシタ３５を構成する。このエッチング時に、第２ハードマスク４６の表層部もエッチングされる。
図３Ｌに示すように、ドライエッチングまたはウェットエッチングにより、第２ハードマスク４６を除去する。これにより、第１ハードマスク４５が露出する。ＴｉＮの第１ハードマスク４５、ＴｉＡｌＮの酸素バリア膜３３は導電性であり、この段階で強誘電体キャパシタのスイッチング電荷量を測定することができる。
図３Ｍに示すように、強誘電体キャパシタ３５が配置されていない領域の酸素バリア膜３３、結晶性向上膜３１、及び下地導電膜３０を、エッチングする。例えば、流量比で、５％のＣＦ４ガスと９５％のＯ２ガスとの混合ガスをエッチングガスとして、ダウンフロー型プラズマエッチングチャンバ内に供給し、チャンバ内の上部電極に２．４５ＧＨｚのマイクロ波を、１４００Ｗの高周波電力で供給し、基板温度２００℃でドライエッチングする。あるいは、Ｈ２Ｏ２，ＮＨ２ＯＨ，及び純水の混合溶液をエッチング液とするウェットエッチングを行ってもよい。このとき、上部電極３８の上に残っていた第１ハードマスク４５も除去され、上部電極３８が露出する。
図３Ｎに示すように、露出している表面上に、Ａｌ２Ｏ３からなる厚さ２０ｎｍの第１保護膜５０をスパッタリングにより形成する。
図３Ｏに示すように、酸素雰囲気中で、５５０℃〜７００℃の範囲内の温度で回復アニールを行う。これにより、強誘電体膜３７のダメージを回復させることができる。一例として、強誘電体膜３７がＰＺＴで形成されている場合には、温度６５０℃で６０分間の回復アニールを行うことが好ましい。
図３Ｐに示すように、強誘電体キャパシタを覆うように、第１保護膜５０の上に、Ａｌ２Ｏ３からなる厚さ２０ｎｍの第２保護膜５１を、ＣＶＤにより形成する。
図３Ｑに示すように、第２保護膜５１の上に、ＳｉＯ２からなる厚さ１５００ｎｍの層間絶縁膜５５を、Ｏ２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。成膜後、ＣＭＰにより層間絶縁膜５５の表面を平坦化する。層間絶縁膜５５は、ＳｉＯ２に代えて、無機絶縁材料等で形成してもよい。
平坦化後、Ｎ２ＯガスまたはＮ２ガスのプラズマ雰囲気中で熱処理を行う。この熱処理により、層間絶縁膜５５内の水分が除去されるとともに、層間絶縁膜５５の膜質が変化し、層間絶縁膜５５に水分が浸入しにくくなる。
その後、層間絶縁膜５５の上に、厚さ２０ｎｍ〜１００ｎｍのＡｌＯからなるバリア膜５７を、スパッタリングまたはＣＶＤにより形成する。バリア膜５７の下地表面が平坦化されているため、凹凸を有する表面上に形成する場合に比べて、安定したバリア性を確保することができる。
図３Ｒに示すように、バリア膜５７の上に、ＳｉＯ２からなる厚さ８００ｎｍ〜１０００ｎｍの層間絶縁膜５８を、Ｏ２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。なお、層間絶縁膜５８を、ＳｉＯ２に代えて、ＳｉＯＮやＳｉＮで形成してもよい。層間絶縁膜５８の表面をＣＭＰにより平坦化する。
図３Ｓに示すように、層間絶縁膜５８から第１保護膜５０までの５層を貫通し、強誘電体キャパシタ３５上の上部電極３８まで達するビアホール８０を形成する。
酸素雰囲気中で、５５０℃の熱処理を行う。これにより、ビアホール８０の形成に伴って強誘電体膜３７内に生じた酸素欠損を回復させることができる。
ビアホール８０の内面にＴｉ/ＴｉＮ構造の密着膜を形成し、さらにビアホール８０内にＷ等を埋め込み、導電性プラグ６０を形成する。なお、密着膜を、スパッタリングにより形成したＴｉ膜と、ＭＯＣＶＤにより形成したＴｉＮ膜との２層構造としてもよい。ＴｉＮ膜を形成した後、ＴｉＮ膜から炭素の除去を行うために、Ｎ２ガスとＨ２ガスとの混合ガスを用いたプラズマ処理を行う。第３上部電極をＩｒで形成した場合は、Ｉｒ膜が水素の侵入を防止するため、上部電極３８が還元されることを防止することができる。さらに、第２上部電極３８ｂのＩｒＯの組成比を、化学量論的組成比に近づけているため、上部電極３８が水素に対して触媒作用を生じにくい。このため、強誘電体膜３７が水素ラジカルによって還元されにくくなる。
図３Ｔに示すように、層間絶縁膜５８から酸化防止膜２１までの７層を貫通し、導電性プラグ１６の上面まで達するビアホール８５を形成する。ビアホール８５の内面を覆うＴｉ/ＴｉＮ構造の密着膜を形成した後、ビアホール８５内にＷ等を埋め込み、導電性プラグ６５を形成する。
層間絶縁膜５８の上に、導電性プラグ６０，６５に接続される配線７１及び７５を形成する。まず、スパッタリングにより厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜を順番に形成する。これらの膜からなる積層構造をパターニングすることにより、配線７１及び７５が形成される。さらに、その上に、例えば第２〜第５層の上層の多層配線を形成する。
図４Ａ、４Ｂは、本実施例に従って、強誘電体キャパシタ構成層の上にＴｉＮハードマスク層、酸化シリコンハードマスク層までを作製した状態の断面構造を示すＳＥＭ写真、及びその構成を概略的に示す断面図である。上部電極には空位の多いポソポソ構造が見られない。きれいに結晶化した上部電極が得られている。第２、第３上部電極を結晶化しているので、その後ハードマスク層を成膜しても、影響を受けず、再結晶化も生じないのであろうと考えられる。第２上部電極内に空位も発生しなくなる。
この実施例に従って作製した微細セルアレイ（０．７μｍ×０．７μｍ）の強誘電体キャパシタのスイッチング電荷量は、強誘電体キャパシタのエッチング後３０．５μＣ/ｃｍ２であり、５層配線形成後３０．１μＣ/ｃｍ２であった。工程劣化は生じていない。
図５を参照して、本発明の第３の実施例を説明する。第２の実施例と異なる点を主に説明する。図３Ａ〜３Ｃの工程を行い、Ｗプラグ２５を形成する。ＣＭＰによって、プラグ２５の頂部にリセス２５ａが生じる。実施例２同様ＮＨ３プラズマ処理を行い、その後厚さ１００ｎｍのＴｉ膜を成膜する。ここで、Ｎ２雰囲気中でＲＴＡによる熱処理を行い、Ｔｉ膜を窒化させる。このようにしてＴｉＮ下地導電膜３０を形成する。なお、下地導電膜３０は、ＴｉＮに限らず、ＴｉＡｌＮ，タングステン、シリコン、銅で形成してもよい。
下地導電膜３０の表面にはリセスを反映した凹部が形成されている。このまま上部構造を形成すると、強誘電体膜の結晶性が劣化する恐れがある。そこで、ＣＭＰにより下地導電膜３０の上面を研磨し、平坦化して凹部を除去し、さらに研磨して絶縁膜２２を研磨する。絶縁膜２２及びプラグの上面を面一にする。その上にＴｉ導電性密着膜を形成し、窒化してＴｉＮ膜３１にする。その後、酸素バリア膜３４、下部電極３６を形成する。さらに不活性ガス中、６００℃以上のＲＴＡを行う。その後、第２の実施例同様の工程を続ける。
図６を参照して、本発明の第４の実施例を説明する。第３の実施例と異なる点を主に説明する。導電性プラグ２５までを形成する。但し、ＣＭＰは低圧研磨装置を用いて行う。低圧で研磨することにより、リセスを生じさせない。第２の実施例同様、ＮＨ３プラズマ処理を行い、厚さ２０ｎｍのＴｉ膜を成膜する。Ｎ２雰囲気中でＲＴＡによる熱処理を行い、Ｔｉ膜を窒化してＴｉＮ膜３０を形成する。その上に直接、ＴｉＡｌＮ酸素バリア膜３３、下部電極３６を形成する。その後は、第２の実施例同様の工程を行う。
なお、強誘電体膜の形成方法は、スパッタリング、ＭＯＣＶＤの他，ゾルーゲル法、有機金属分解（ＭＯＤ），ＣＳＤ（chemical solution deposition）、ＣＶＤ、エピタキシャル成長が挙げられる。強誘電体膜としては、熱処理により結晶構造がＢｉ系層状構造、ぺロブスカイト構造となる膜を形成することができる。このような膜として、ＰＺＴ膜の他、Ｌａ，Ｃａ，Ｓｒ，Ｓｉ等を微量ドープしたＰＺＴ、ＳＢＴ，ＢＬＴ，Ｂｉ系層状化合物などの一般式ＡＢＯ３で表される膜を挙げることができる。
上部電極の最下層を形成する際。例えば、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、パラジウムの１種以上を含むターゲットを用いたリアクティブスパッタリングを、これらの貴金属元素の酸化が生じる条件下で行うことができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
／ ／ ／ ／ 図１Ａ−１Ｌは、本発明の第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 図２Ａ−２Ｄは、第１の実施例の変形例を説明するための半導体基板の断面図、図２Ｅは測定結果をまとめて示す表である。 ／ ／ ／ ／ ／ ／ ／ 図３Ａ−３Ｔは、本発明の第２の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 図４Ａ，４Ｂは、第２の実施例に従って作製した強誘電体キャパシタの断面構造をしめすＳＥＭ写真、及びその構成を概略的に示す断面図である。 図５は、本発明の第３に実施例を説明するための半導体基板の断面図である。 図６は、本発明の第４に実施例を説明するための半導体基板の断面図である。 図７Ａ，７Ｂは、予備実験における、強誘電体キャパシタ構造を形成した状態を示す概略断面図、および試作サンプルの断面構造を示すＳＥＭ写真である。 図８Ａ，８Ｂは、予備実験における、強誘電体キャパシタ構造の上にハードマスク層を形成した状態を示す概略断面図、及び試作サンプルの断面構造を示すＳＥＭ写真である。
符号の説明
１ 半導体基板
２ 素子分離領域
Ｇ ゲート電極
Ｔｒ ＭＯＳトランジスタ
１１ 酸化窒化シリコン膜
１２ 酸化シリコン膜
１３ アルミナ膜
２５ 導電性プラグ
２６ 下部（Ｐｔ）電極
３０ 下地導電膜
３１ 結晶性向上膜
３３ 酸素バリア（ＴｉＡｌＮ）膜
３４ 中間層
３６ 下部電極（Ｉｒ膜）
３７ 強誘電体（ＰＺＴ）膜
３８ 上部（ＩｒＯ）電極
４１，４２ アルミナ膜
４５，４６ ハードマスク
５０，５１ 保護（ＡｌＯ）膜
５５ 層間絶縁膜
５７ バリア（ＡｌＯ）膜
５８ 層間絶縁膜
６０，６５ 導電性プラグ
７１，７５ 配線

Claims (10)

  1. 半導体基板と、
    前記半導体基板に形成されたＭＯＳトランジスタと、
    前記ＭＯＳトランジスタを覆う下部層間絶縁膜と、
    前記下部層間絶縁膜上方に形成された強誘電体キャパシタであって、
    キャパシタ下部電極と、
    前記キャパシタ下部電極上に形成された酸化物強誘電体膜と、
    前記酸化物強誘電体膜上に形成され、化学量論的組成がＡＯｘ１で表され、実際の組成がＡＯｘ２である導電性酸化物で形成された第１キャパシタ上部電極と、
    前記第１キャパシタ上部電極上に形成され、化学量論的組成がＢＯｙ１で表され、実際の組成がＢＯｙ２であり、ｙ２/ｙ１＞ｘ２/ｘ１である導電性酸化物で形成された第２キャパシタ上部電極と、
    前記第２キャパシタ上部電極上に形成され、貴金属を含む組成を有する第３キャパシタ上部電極と、
    を有する強誘電体キャパシタと、
    前記強誘電体キャパシタを覆って、前記下部層間絶縁膜上に形成され、層間絶縁膜と配線とを含む多層配線構造と、
    を有する半導体装置。
  2. Ａ＝Ｂ、ｘ１＝ｙ１である請求項１記載の半導体装置。
  3. 前記第３キャパシタ上部電極が、化学量論的組成がＣＯｚ１で表され、実際の組成がＣＯｚ２であり、ｙ２/ｙ１＞ｚ２/ｚ１である導電性酸化物で形成された請求項１または２記載の半導体装置。
  4. Ｃ＝Ｂ、ｚ１＝ｙ１である請求項３記載の半導体装置。
  5. 前記第３キャパシタ上部電極が、貴金属または貴金属合金で形成された請求項１または２記載の半導体装置。
  6. （ａ）半導体基板にＭＯＳトランジスタを形成する工程と、
    （ｂ）前記ＭＯＳトランジスタを覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
    （ｃ）前記下部層間絶縁膜上方にキャパシタ下部電極を形成する工程と、
    （ｄ）前記キャパシタ下部電極上に酸化物強誘電体のキャパシタ誘電体膜を形成する工程と、
    （ｅ）前記キャパシタ誘電体膜上に、化学量論的組成がＡＯｘ１で表され、実際の組成がＡＯｘ２である導電性酸化物で第１キャパシタ上部電極を形成する工程と、
    （ｆ）前記第１キャパシタ上部電極上に、化学量論的組成がＢＯｙ１で表され、実際の組成がＢＯｙ２であり、ｙ２/ｙ１＞ｘ２/ｘ１である導電性酸化物で第２キャパシタ上部電極を形成する工程と、
    （ｇ）前記第２キャパシタ上部電極上に、貴金属を含む組成を有する第３キャパシタ上部電極を形成し、強誘電体キャパシタを構成する工程と、
    （ｈ）前記強誘電体キャパシタを覆って、前記下部層間絶縁膜上に、層間絶縁膜と配線とを含む多層配線構造を形成する工程と、
    を有する半導体装置の製造方法。
  7. 前記工程（ｅ）、（ｆ）がＡｒと酸素とを含む雰囲気中のリアクティブスパッタリングで行われる請求項６記載の半導体装置の製造方法。
  8. 前記工程（ｅ）における、Ａｒ流量［Ａｒ］に対する酸素流量［Ｏ２］の流量比［Ｏ２］／［Ａｒ］＝ｒ（ｅ）が、前記工程（ｆ）における、Ａｒ流量［Ａｒ］に対する酸素流量［Ｏ２］の流量比［Ｏ２］／［Ａｒ］＝ｒ（ｆ）よりも小さい、ｒ（ｅ）＜ｒ（ｆ）、請求項７記載の半導体装置の製造方法。
  9. 前記工程（ｇ）が、化学量論的組成がＣＯｚ１で表され、実際の組成がＣＯｚ２であり、ｙ２/ｙ１＞ｚ２/ｚ１である導電性酸化物をリアクティブスパッタリングで形成し、前記工程（ｇ）における、Ａｒ流量［Ａｒ］に対する酸素流量［Ｏ２］の流量比［Ｏ２］／［Ａｒ］＝ｒ（ｇ）が、前記工程（ｆ）における、Ａｒ流量［Ａｒ］に対する酸素流量［Ｏ２］の流量比［Ｏ２］／［Ａｒ］＝ｒ（ｆ）よりも小さい、ｒ（ｇ）＜ｒ（ｆ）、請求項７または８記載の半導体装置の製造方法。
  10. 前記工程（ｅ）、（ｆ）、（ｇ）における基板温度が、成膜時点で結晶化した膜を形成するように制御されている請求項６〜９のいずれか１項記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5115550B2 (ja) * 2007-03-20 2013-01-09 富士通セミコンダクター株式会社 半導体装置およびその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4320679B2 (ja) * 2007-02-19 2009-08-26 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
JP2008205241A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 強誘電体キャパシタを有する半導体装置の製造方法
WO2008111199A1 (ja) * 2007-03-14 2008-09-18 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US7772014B2 (en) * 2007-08-28 2010-08-10 Texas Instruments Incorporated Semiconductor device having reduced single bit fails and a method of manufacture thereof
JP2009130207A (ja) * 2007-11-26 2009-06-11 Nec Electronics Corp 半導体装置および半導体装置の製造方法
CN102024699B (zh) * 2009-09-17 2012-08-22 中芯国际集成电路制造(上海)有限公司 半导体装置的快速热退火方法
JP5593935B2 (ja) * 2010-08-04 2014-09-24 富士通セミコンダクター株式会社 強誘電体キャパシタの製造方法及び強誘電体キャパシタ
WO2012036103A1 (en) * 2010-09-15 2012-03-22 Ricoh Company, Ltd. Electromechanical transducing device and manufacturing method thereof, and liquid droplet discharging head and liquid droplet discharging apparatus
US9450042B2 (en) * 2012-08-06 2016-09-20 GlobalFoundries, Inc. Integrated circuits with metal-insulator-metal (MIM) capacitors and methods for fabricating same
US10003022B2 (en) 2014-03-04 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with conductive etch-stop layer
US9515181B2 (en) * 2014-08-06 2016-12-06 Qualcomm Incorporated Semiconductor device with self-aligned back side features
US9679946B2 (en) * 2014-08-25 2017-06-13 HGST, Inc. 3-D planes memory device
US11444292B2 (en) * 2018-12-27 2022-09-13 Robert Bosch Gmbh Anticorrosive and conductive material
US11527713B2 (en) * 2020-01-31 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Top electrode via with low contact resistance

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0453991A (ja) * 1990-06-21 1992-02-21 Fujitsu Ltd 液晶ディスプレイ制御装置
JP2002057297A (ja) * 2000-08-08 2002-02-22 Sony Corp 半導体メモリセルの製造方法
JP2005183842A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6171970B1 (en) * 1998-01-27 2001-01-09 Texas Instruments Incorporated Method for forming high-density integrated circuit capacitors
JP2000091539A (ja) * 1998-07-16 2000-03-31 Fujitsu Ltd 半導体装置及びその製造方法
EP0984490A1 (de) * 1998-08-13 2000-03-08 Siemens Aktiengesellschaft Verfahren zur Erzeugung strukturierter Materialschichten
US6512256B1 (en) * 1998-11-20 2003-01-28 Symetrix Corporation Integrated circuit having self-aligned hydrogen barrier layer and method for fabricating same
JP4481464B2 (ja) * 2000-09-20 2010-06-16 株式会社東芝 半導体記憶装置及びその製造方法
JP3661850B2 (ja) * 2001-04-25 2005-06-22 富士通株式会社 半導体装置およびその製造方法
JP4011334B2 (ja) 2001-12-04 2007-11-21 富士通株式会社 強誘電体キャパシタの製造方法およびターゲット
US7473949B2 (en) * 2002-12-10 2009-01-06 Fujitsu Limited Ferroelectric capacitor and method of manufacturing the same
EP1571710A1 (en) 2002-12-10 2005-09-07 Fujitsu Limited Ferroelectric capacitor and its manufacturing method
JP2004247324A (ja) 2002-12-19 2004-09-02 Fujitsu Ltd 強誘電体キャパシタの製造方法
KR100718267B1 (ko) * 2005-03-23 2007-05-14 삼성전자주식회사 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0453991A (ja) * 1990-06-21 1992-02-21 Fujitsu Ltd 液晶ディスプレイ制御装置
JP2002057297A (ja) * 2000-08-08 2002-02-22 Sony Corp 半導体メモリセルの製造方法
JP2005183842A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5115550B2 (ja) * 2007-03-20 2013-01-09 富士通セミコンダクター株式会社 半導体装置およびその製造方法

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