JP2007266023A - 半導体装置、及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体装置1であって、シリコン基板上3に下部電極32、強誘電体膜33、及び上部電極34からなるキャパシタ37と、強誘電体膜33を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって強誘電体膜33と上部電極34とを覆うキャパシタ蒸発防止膜38と、キャパシタ蒸発防止膜38を覆うキャパシタ保護膜39とを有することとした。
【選択図】図21
Description
Access Memory)の高集積化を実現するため、DRAMを構成する容量素子の容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発されている。
の元素を含有する膜によって覆われている。よって、強誘電体膜に回復アニールを施しても、強誘電体膜の側面の組成の変動が抑制される。従って、強誘電体膜に十分な回復アニールを施すことにより、強誘電体膜のダメージを十分に回復させることが可能となる。
リコン基板3(半導体)の上面にp型不純物を導入してpウェル4を形成する。次に、STI(Shallow Trench Isolation)用の溝5を形成し、その中
に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜6を形成する。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation ofSilicon)で素子分離絶縁膜6を形成してもよい。これにより、トランジスタの活性領域が画定される。
VD法により第2層間絶縁膜20としてTEOS膜を、例えば300nmに形成する。なお、本実施形態ではSiON膜を用いているが、SiN膜やAlO膜でも良い。
れ、凹部が除去された状態となる。なお、このCMPで使用されるスラリは特に限定されないが、本実施形態では上述したSEMI−SPERSE(登録商標)W2000を使用する。また、CMP後の下地導電膜23の厚さは研磨誤差により、半導体装置1内や、同時に研磨される複数の半導体装置1間でばらつきが生じる。従って、本実施形態では研磨時間を制御することにより、CMP後の下地導電膜23の厚さを50〜100nm、より好ましくは50nmにする。
、いずれも0.3mol/lの濃度で溶解し、Pb、Zr、及びTiの各液体原料を形成する。更に、これらの液体原料を、MOCVD装置の気化器に、流量が0.474ml/分のTHF溶媒とともに、それぞれ0.326ml/分、0.200ml/分、および0.200ml/分の流量で供給し、気化させることにより、Pb、Zr、及びTiの原料ガスを形成する。更に、MOCVD装置中に、上述の原料ガス雰囲気中で665Pa(5Torr)の圧力下、半導体装置1の温度を620℃に保持して620秒間作用させる。これにより、第1強誘電体膜27が第2下部電極膜26の上に厚さ100nmで形成される。
を生じることがなく、強誘電体膜が水素ラジカルにより還元されてしまう問題が抑制されるため、キャパシタの水素耐性が向上する。なお、第1上部電極膜29及び第2上部電極膜30の材料として、IrO2の代わりにIr、Ru、Rh、Re、Os、Pd、及びこれらの酸化物、またはSrRuO3などの導電性酸化物を用いてもよいし、これらで構成される積層構造としても良い。
OH、及び純水の混合溶液をエッチング液とするウエットエッチングにより上記のエッチバックを行ってもよい。以上により、キャパシタ37が形成される。
/分)、Zr(0.200ml/分)、Ti(0.200ml/分)、及びTHF溶媒(0.474ml/分)をそれぞれ供給する。これらを気化させることにより、Pb,ZrおよびTiの原料ガスが生成される。次に、MOCVD装置内で、上記生成されたPb、Zr、及びTiの原料ガスを665Pa(5Torr)の圧力下、半導体装置1温度を620℃の状態で62秒間作用させる。これにより、半導体装置1上にはキャパシタ蒸発防止膜38であるPZT膜が厚さ10nmに形成される。なお、キャパシタ蒸発防止膜38の形成方法としては、上述したMOCVD法の他、スパッタ法やALD(Atomic Layer Dielectric)法でもよい。キャパシタ37を十分保護することが可能な膜が形成される方法であればよい。キャパシタ蒸発防止膜38の厚さは1〜100nmであればよいが、より好ましくは20〜30nmである。
態(以下、第2実施形態)に係る半導体装置47(強誘電体メモリ)の断面図である。
〔その他〕
本発明は、以下のように特定することができる。
(付記1)シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタと、前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する
膜によって前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜と、前記キャパシタ蒸発防止膜を覆うキャパシタ保護膜とを有する半導体装置。
(付記2)シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタを形成する工程と、前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜を形成する工程と、前記強誘電体膜に回復アニールを施す工程とを有する半導体装置の製造方法。
(付記3)前記回復アニールは酸素を含有する雰囲気中で行う、付記2に記載の半導体装置の製造方法。
(付記4)前記回復アニールは前記強誘電体膜を550〜700℃にして行う、付記2又は3に記載の半導体装置の製造方法。
(付記5)前記強誘電体膜を構成する元素は少なくともPbを含有し、前記キャパシタ蒸発防止膜を構成する元素は少なくともPbを含有する、付記2から4の何れかに記載の半導体装置の製造方法。
(付記6)前記強誘電体膜は、ペロブスカイト構造の化合物又はBi層状構造の化合物により形成する、付記2から5の何れかに記載の半導体装置の製造方法。
(付記7)前記強誘電体膜は、ゾルーゲル法、スパッタ法、又はMOCVD法により形成される、付記2から6の何れかに記載の半導体装置の製造方法。
(付記8)前記キャパシタ蒸発防止膜を厚さ1〜100nmに形成する、付記2から7の何れかに記載の半導体装置の製造方法。
(付記9)前記キャパシタ蒸発防止膜をMOCVD法により形成する、付記2から8の何れかに記載の半導体装置の製造方法。
(付記10)前記キャパシタは、強誘電体膜と上部電極とを一括してパターニングすることにより形成する、付記2から9の何れかに記載の半導体装置の製造方法。
(付記11)前記キャパシタ蒸発防止膜を覆うキャパシタ保護膜を形成する工程を更に有する、付記2から10の何れかに記載の半導体装置の製造方法。
(付記12)前記キャパシタ保護膜は、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル、及び窒素酸化アルミニウムのうちいずれか一により形成する、付記11に記載の半導体装置の製造方法。
(付記13)前記上部電極は、貴金属又は貴金属の酸化物により形成する、付記2から12の何れかに記載の半導体装置の製造方法。
(付記14)前記下部電極は酸素バリア膜を更に有する、付記2から13の何れかに記載の半導体装置の製造方法。
(付記15)前記酸素バリア膜は、TiAlN膜で構成される、付記14に記載の半導体装置の製造方法。
(付記16)前記下部電極は、貴金属又は貴金属の酸化物により形成する、付記2から15の何れかに記載の半導体装置の製造方法。
(付記17)前記貴金属は、Ir、Ru、Pt、Rh、及びPdのうち何れか一以上の元素により構成される、付記13から16の何れかに記載の半導体装置の製造方法。
(付記18)MOSトランジスタの上に絶縁膜を形成する工程と、前記MOSトランジスタのソース/ドレイン領域と電気的に繋がるプラグを前記絶縁膜のホール内に形成する工程と、前記絶縁膜と前記プラグの上面を窒素含有プラズマに曝す工程と、前記絶縁膜と前記プラグの上に下地導電膜を形成する工程と、前記下地導電膜の上に下地導電密着膜を形成する工程と、前記下地導電密着膜の上にキャパシタを形成する工程とを有する半導体装置の製造方法。
(付記19)前記下地導電膜の上面を窒素含有プラズマに曝す工程を更に有する、付記18に記載の半導体装置の製造方法。
(付記20)前記下地導電密着膜の上面を窒素含有プラズマに曝す工程を更に有する、付記18又は19に記載の半導体装置の製造方法。
(付記21)前記窒素含有プラズマはアンモニアプラズマからなる、付記18から20の
何れかに記載の半導体装置の製造方法。
(付記22)前記下地導電密着膜は、チタン膜を堆積させた後に窒素含有雰囲気中において前記チタン膜を加熱して窒化させることで形成する、付記18から21の何れかに記載の半導体装置の製造方法。
2・・・・・・・・・MOSトランジスタ
3・・・・・・・・・シリコン基板
4・・・・・・・・・pウェル
5・・・・・・・・・溝
6・・・・・・・・・素子分離絶縁膜
7・・・・・・・・・ゲート絶縁膜
8・・・・・・・・・ゲート電極
9・・・・・・・・・高融点金属シリサイド層
10・・・・・・・・ソース/ドレインエクステンション
11・・・・・・・・絶縁性サイドウォール
12・・・・・・・・ソース/ドレイン領域
13、48、53・・WプラグA
14・・・・・・・・カバー絶縁膜
15、50、54・・第1層間絶縁膜
16・・・・・・・・第1コンタクトホール
17、22、44・・密着膜
18・・・・・・・・WプラグB
19・・・・・・・・第1酸化防止膜
20・・・・・・・・第2層間絶縁膜
21・・・・・・・・第2コンタクトホール
23・・・・・・・・下地導電膜
24・・・・・・・・下地導電密着膜
25・・・・・・・・第1下部電極膜(酸素バリア膜)
26・・・・・・・・第2下部電極膜
27・・・・・・・・第1強誘電体膜
28・・・・・・・・第2強誘電体膜
29・・・・・・・・第1上部電極膜
30・・・・・・・・第2上部電極膜
31・・・・・・・・第3上部電極膜(水素バリア膜)
32・・・・・・・・下部電極
33・・・・・・・・強誘電体
34・・・・・・・・上部電極
35・・・・・・・・第1マスク材料層
36・・・・・・・・第2マスク材料層
37、49・・・・・キャパシタ
38・・・・・・・・キャパシタ蒸発防止膜
39・・・・・・・・キャパシタ保護膜
40・・・・・・・・第3層間絶縁膜
41・・・・・・・・バリア膜
42・・・・・・・・第4層間絶縁膜
43・・・・・・・・第3コンタクトホール
45・・・・・・・・ビアプラグ
46、51・・・・・配線
Claims (5)
- シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタと、
前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜と、
前記キャパシタ蒸発防止膜を覆うキャパシタ保護膜とを有する半導体装置。 - シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタを形成する工程と、
前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜を形成する工程と、
前記強誘電体膜に回復アニールを施す工程とを有する半導体装置の製造方法。 - 前記回復アニールは酸素を含有する雰囲気中で行う、請求項2に記載の半導体装置の製造方法。
- 前記回復アニールは前記強誘電体膜を550〜700℃にして行う、請求項2又は3に記載の半導体装置の製造方法。
- MOSトランジスタの上に絶縁膜を形成する工程と、
前記MOSトランジスタのソース/ドレイン領域と電気的に繋がるプラグを前記絶縁膜のホール内に形成する工程と、
前記絶縁膜と前記プラグの上面を窒素含有プラズマに曝す工程と、
前記絶縁膜と前記プラグの上に下地導電膜を形成する工程と、
前記下地導電膜の上に下地導電密着膜を形成する工程と、
前記下地導電密着膜の上にキャパシタを形成する工程とを有する半導体装置の製造方法。
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