WO2007063573A1 - 半導体装置とその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000003990 capacitor Substances 0.000 claims abstract description 69
- 239000001257 hydrogen Substances 0.000 claims abstract description 63
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 63
- 238000009792 diffusion process Methods 0.000 claims abstract description 52
- 150000002431 hydrogen Chemical class 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 30
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000010936 titanium Substances 0.000 claims description 71
- 239000011229 interlayer Substances 0.000 claims description 37
- 229910052760 oxygen Inorganic materials 0.000 claims description 34
- 239000001301 oxygen Substances 0.000 claims description 33
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 31
- 230000002265 prevention Effects 0.000 claims description 28
- 239000010410 layer Substances 0.000 claims description 25
- 238000000137 annealing Methods 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 230000004888 barrier function Effects 0.000 claims description 19
- 239000012298 atmosphere Substances 0.000 claims description 18
- 238000004544 sputter deposition Methods 0.000 claims description 17
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 10
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 9
- 239000002313 adhesive film Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 8
- 238000005289 physical deposition Methods 0.000 claims description 6
- 239000002356 single layer Substances 0.000 claims description 6
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 6
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- -1 ΑίΑ1Ν Chemical compound 0.000 claims description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 229910052702 rhenium Inorganic materials 0.000 claims description 3
- 229910052703 rhodium Inorganic materials 0.000 claims description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 3
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 3
- 229910004121 SrRuO Inorganic materials 0.000 claims description 2
- 229910010037 TiAlN Inorganic materials 0.000 claims description 2
- 238000005234 chemical deposition Methods 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims description 2
- 230000003449 preventive effect Effects 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 229910010052 TiAlO Inorganic materials 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 25
- 230000002829 reductive effect Effects 0.000 abstract description 11
- 230000006870 function Effects 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000006731 degradation reaction Methods 0.000 abstract description 3
- 230000000903 blocking effect Effects 0.000 abstract 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract 1
- 239000010408 film Substances 0.000 description 378
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 32
- 229910052710 silicon Inorganic materials 0.000 description 25
- 239000010703 silicon Substances 0.000 description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 23
- 230000015572 biosynthetic process Effects 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 230000006866 deterioration Effects 0.000 description 11
- 238000005259 measurement Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000010287 polarization Effects 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000004151 rapid thermal annealing Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000010970 precious metal Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005546 reactive sputtering Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000002441 X-ray diffraction Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005621 ferroelectricity Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 125000003253 isopropoxy group Chemical group [H]C([H])([H])C([H])(O*)C([H])([H])[H] 0.000 description 2
- 125000001449 isopropyl group Chemical group [H]C([H])([H])C([H])(*)C([H])([H])[H] 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 229910000510 noble metal Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 239000006200 vaporizer Substances 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- GEIAQOFPUVMAGM-UHFFFAOYSA-N Oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 1
- 229910010282 TiON Inorganic materials 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- OBNDGIHQAIXEAO-UHFFFAOYSA-N [O].[Si] Chemical compound [O].[Si] OBNDGIHQAIXEAO-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 150000002926 oxygen Chemical class 0.000 description 1
- JMOHEPRYPIIZQU-UHFFFAOYSA-N oxygen(2-);tantalum(2+) Chemical compound [O-2].[Ta+2] JMOHEPRYPIIZQU-UHFFFAOYSA-N 0.000 description 1
- NFHFRUOZVGFOOS-UHFFFAOYSA-N palladium;triphenylphosphane Chemical compound [Pd].C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 NFHFRUOZVGFOOS-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 238000000053 physical method Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052990 silicon hydride Inorganic materials 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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Definitions
- the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a ferroelectric capacitor and a manufacturing method thereof.
- the capacitor dielectric film of the capacitor forming the memory element is replaced by a high dielectric constant material film or a strong dielectric film instead of the conventional silicon oxide film or silicon nitride film. Technologies using dielectric material films are widely researched and developed.
- a ferroelectric memory using a ferroelectric film having spontaneous polarization characteristics as a capacitor dielectric film (ferr electric random access memory, FeRAM) as a non-volatile memory capable of writing and reading at a low voltage and high speed z ⁇ flourishing (ferr electric random access memory, FeRAM) as a non-volatile memory capable of writing and reading at a low voltage and high speed z ⁇ flourishing
- Ferroelectric memory is a non-volatile memory that does not lose stored information even when the power is turned off. It realizes high integration, high-speed drive, high durability, and low power consumption. I can expect.
- FeRAM stores information using the hysteresis characteristics of a ferroelectric.
- a ferroelectric capacitor in which a ferroelectric film is sandwiched between a pair of electrodes as a capacitor dielectric film generates polarization according to the applied voltage between the electrodes, and maintains the polarization even when the applied voltage is removed.
- the polarity of the applied voltage is reversed, the polarity of the polarization is also reversed. If this polarization is detected, information can be read out.
- a perovskite such as PZT (Pb (Zrl—xTix) 03), SBT (SrBi2Ta2 09) having a large residual polarization, for example, about 10 ⁇ ⁇ / « ⁇ 2 to 30 C / cm2, is used.
- Acidic ferroelectrics with a crystal structure are mainly used! In order to form an oxide ferroelectric film with excellent characteristics, film formation in an oxidizing atmosphere or heat treatment is required, and the lower electrode (and the upper electrode if necessary) is difficult to oxidize. V Precious metals or precious metals that are conductive even when oxidized are formed from precious metal oxides. Many.
- a MOS transistor is formed on the silicon substrate before the ferroelectric capacitor is formed.
- a ferroelectric capacitor After forming a ferroelectric capacitor after forming a lower structure such as a MOS transistor, it is necessary to prevent the oxidizing atmosphere during the formation of the ferroelectric film from adversely affecting the lower structure. .
- the MOS transistor After the formation of the MOS transistor, the MOS transistor is protected with a silicon oxynitride film having an oxygen shielding ability, and an interlayer insulating film is formed thereon.
- an interlayer insulating film of a semiconductor integrated circuit device is formed of silicon oxide.
- Oxygen silicon has a high affinity for moisture. When moisture enters from the outside, the moisture can reach the wiring, capacitors, transistors, etc. through the interlayer insulating film.
- a capacitor particularly a ferroelectric capacitor
- the characteristics of the dielectric film, particularly the ferroelectric film deteriorate. If the ferroelectric film is reduced by hydrogen derived from the infiltrated moisture and oxygen defects occur, the crystallinity is lowered. Degradation of characteristics such as a decrease in remanent polarization and dielectric constant occurs. The same phenomenon occurs with long-term use. If hydrogen penetrates, it will cause characteristic degradation more directly than moisture.
- silane used as a silicon source is silicon hydride, and generates a large amount of hydrogen when decomposed. This hydrogen also causes deterioration of the ferroelectric film.
- the process after the formation of the ferroelectric film is selected as a low-temperature process that generates as little moisture and hydrogen as possible.
- CVD chemical vapor deposition
- TEOS tetraethoxysilane
- a source gas is used to form an acid silicon film.
- the process of forming a lower electrode immediately below the ferroelectric film is important.
- the lower electrode has a structure in which Ti and Pt are sequentially laminated on an insulating film. It was broken. The Ti film improves the adhesion between the insulating film and the lower electrode. Without the Ti film, the Pt electrode is likely to peel off.
- the Pt film is formed by sputtering, but if it is formed at a high temperature, a reaction with the Ti film occurs, and a (111) -oriented structure is obtained instead of a (111) -oriented structure.
- a Ti02 film When a Ti02 film is used instead of a Ti film, the reaction is suppressed, and a Pt film can be formed at a high temperature. However, if a Ti02 film is formed on the degassed insulating film, the crystallinity of the Ti02 film is deteriorated, and the crystallinity of the Pt film and the ferroelectric film formed thereon is lowered.
- JP 2002-289793 proposes to use a laminated structure in which a Ti02 film is laminated on an Si02 film or an alumina film as an insulating adhesive film under a Pt lower electrode. To do.
- Japanese Laid-Open Patent Publication No. 7-14993 (Applicant: Mitsubishi Electric) has proposed a DRAM semiconductor device using a high dielectric constant film such as SrTi03.
- a planar lower electrode is formed on the silicon oxide interlayer insulating film forming the Si via conductor connected to the transistor, and a high dielectric constant film such as SrTi03 is formed on the interlayer insulating film covering the lower electrode.
- the high dielectric constant film can be easily peeled off from the interlayer dielectric film, and it has been proposed to form an insulating adhesive film between the interlayer dielectric film and the high dielectric constant film.
- the insulating adhesive film is made of Ti02, Zr02, Ta205, Si3N4, A1203.
- a poly-Si via conductor is formed, and a Pt lower electrode is formed thereon and patterned through a TiN noria film for silicide reaction prevention.
- a high dielectric constant film is formed on the interlayer insulating film so as to cover the lower electrode, and an upper electrode layer common to many capacitors is formed thereon.
- Japanese Laid-Open Patent Publication No. 2005-39299 (Applicant: Matsushita Electric Industrial Co., Ltd.) describes a strong structure in which a ferroelectric film covers a lower electrode formed on an interlayer insulating film, and an upper electrode is formed thereon. It is proposed to form a conductive hydrogen barrier film that has an overhanging portion that covers the upper electrode of the dielectric capacitor and extends over the interlayer insulating film. After forming the upper interlayer insulating film covering the ferroelectric capacitor, a via hole reaching the protruding portion of the conductive hydrogen noria film is formed, and a conductive plug is formed in the via hole.
- Japanese Patent Application Laid-Open No. 2003-174146 proposes to form an upper electrode by stacking two kinds of noble metal oxide films.
- a transistor formed on a semiconductor substrate so that the oxidizing atmosphere during the formation of the ferroelectric film does not adversely affect the transistor is an insulating barrier film having an oxygen shielding ability such as a silicon nitride film or a silicon oxide nitride film. Covered.
- the ferroelectric capacitor is covered with an insulating barrier film having a hydrogen shielding ability such as alumina so that the characteristics of the ferroelectric capacitor are not deteriorated by heat treatment in a reducing atmosphere.
- An object of the present invention is to provide a semiconductor device having a ferroelectric capacitor that can withstand miniaturization and a method for manufacturing the same.
- Another object of the present invention is to provide a semiconductor device having a ferroelectric capacitor with a small leakage current and a small decrease in switching charge amount even when miniaturized, and a method for manufacturing the same.
- Still another object of the present invention is to provide a semiconductor device having a ferroelectric capacitor with little leakage current and little process deterioration even when miniaturized, and a method for manufacturing the same.
- the conductive adhesion film improves the adhesion of the lower electrode of the ferroelectric capacitor and reduces the leakage current of the ferroelectric capacitor.
- FIG. 1-2 is a cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor device according to Example 1.
- FIG. 2 is a cross-sectional view and graph for explaining the preliminary experiment conducted by the present inventor and the measurement result.
- FIG. 3-6 is a cross-sectional view and a graph for explaining the experiment conducted by the present inventors and the measurement results.
- FIG. 4 is a cross-sectional view showing a modification of Example 1.
- FIG. 5-3 is a graph showing the measurement results of the sample according to the modification.
- FIG. 6-3 is a cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor device according to Example 2.
- 1 Semiconductor substrate silicon wafer
- 2 element isolation region 3 gate insulating film
- 4 gate electrode 5 silicide layer, 6 sidewall spacer
- S / D source Z Drain region EX extension
- HD high concentration region 7 Insulating oxygen barrier film (oxy-silicon nitride film), 8, 18, IL interlayer insulating film (oxy-silicon film), 11, 16, 17 Insulating hydrogen Anti-diffusion film
- 12 Conductive adhesion film, LE lower electrode, FD ferroelectric film, UE upper electrode, CH contact hole, BM nore metal film, MM main conductive layer, PL plug, 21 Oxidation prevention film (Oxidization) (Silicon nitride film), Ml 1st metal wiring, DI, INS insulating film, CL adhesion layer, ALO aluminum oxide film, S
- FIG. 2A shows a Pt film as a lower electrode LE laminated on an insulating film via a Ti film as an adhesion layer CL, and a PZT film as a ferroelectric film FD and an upper electrode UE on the Pt film.
- This sample SI is formed by stacking Pt films and shaping them into mX m capacitors.
- Ferroelectric film thicknesses were three types: 200nm as usual and 150nm and 120nm thin films.
- FIG. 2B is a sample in which the first metal wiring M1 that covers the sample S1 in FIG. 2A, deposits an interlayer insulating film IL, forms a connection hole, and connects to the upper electrode UE and the lower electrode LE is formed. S 2 is shown. Compared to sample S1, interlayer insulation film formation, connection hole formation, first metal wiring formation This process has been added.
- Figure 2C shows the size of one capacitor Ci with a long side length of 1.60 ⁇ m and a short side length of 1.
- sample S3 of capacitor cell array CA with a 15 ⁇ m rectangle and 1428 capacitors connected by the first metal wiring is shown.
- the total area of the capacitor cell array CA is 2500 / ⁇ ⁇ 2 which is the same as that of the Sampnole SI, S2.
- Sampnore S3 is equivalent to Sampnore S2 divided into fine / J apportionments. Compared to sample S2, upper electrode etching and strong dielectric film etching are added.
- Samples S I, S2, and S3 were formed on the same wafer. Forty samples were formed on two wafers and the switching charge Qsw was measured.
- FIG. 2D is a graph showing the measurement results.
- the horizontal axis shows three types of samples with varying thickness of the ferroelectric film, and the vertical axis shows the switching charge Qsw in the unit CZcm2.
- the measured value of sample S1 is indicated by a diamond
- the measured value of sample S2 is indicated by a triangle
- the measured value of sample S3 is indicated by a rectangle.
- insulating alumina (AIO) films and titanium oxide (TiO) films as adhesion films.
- the alumina film covers the ferroelectric capacitor and is also used as a hydrogen diffusion prevention film for preventing hydrogen diffusion.
- the Ti film and alumina film are considered to have different functions. If films with different functions are stacked, new effects may occur. So, under the Pt lower electrode A sample with a Ti film, a sample with an alumina film, and a sample with an alumina film and a Ti film were prepared.
- the silicon substrate surface was thermally oxidized to form a silicon oxide film having a thickness of about lOOnm.
- An oxide silicon film with a thickness of about 800 nm was deposited on the thermal oxide film by chemical vapor deposition (CVD) using TEOS as a source gas. Thereafter, annealing was performed at 650 ° C. for 30 minutes in a nitrogen atmosphere, and the silicon oxide film was degassed. Up to this point is common to all samples.
- the silicon oxide film is hereinafter referred to as insulating film INS.
- FIG. 3A shows a sample S 11 in which a Ti film TI having a thickness of about 20 nm is deposited on an insulating film INS, and a Pt lower electrode LE, a PZT ferroelectric film FD, and a Pt upper electrode UE are formed thereon. The configuration is shown.
- FIG. 3B shows a sample S 12 in which an alumina film ALO having a thickness of about 20 nm is deposited on the insulating film INS, and a Pt lower electrode LE, a PZT ferroelectric film FD, and a Pt upper electrode UE are formed thereon. The configuration of is shown.
- an alumina film ALO having a thickness of about 20 nm is first formed on an insulating film INS, and a Ti film TI having a thickness of about 20 nm and lOnm is deposited thereon, and a Pt lower electrode LE is formed thereon.
- PZT Ferroelectric films FD, Pt Upper electrode The structure of samples S13 and S14 on which UE is formed is shown. Several measurements were made during the preparation of the sample.
- Figure 3D shows the Pt lower electrode LE, deposited at a substrate temperature of 350 ° C, with a thickness of 180 nm, and then measured by 4-axis X-ray diffraction (XRD) to lock the (111) plane orientation of the Pt lower electrode LE.
- XRD 4-axis X-ray diffraction
- It is a graph which shows a half value width (F WHM). Measurements were taken at five points: wafer center, top, bottom, left, and right. The horizontal axis shows the measurement points, and the vertical axis shows the half-value width in units (degrees). It shows that the smaller the half width is, the better the crystallinity is.
- Sample SI 1 with a 20 nm Ti film under the Pt film can be considered a standard sample.
- the full width at half maximum of the standard product is about 3.0 degrees.
- Sample S12 in which the Ti film under the Pt film is changed to an alumina film has deteriorated crystallinity.
- Sample S13, in which an alumina film is further inserted under the Ti film, has a half-value width similar to that of the standard sample S11, and there is almost no effect on crystallization due to the insertion of the alumina film. In the sample where the thickness of the Ti film is reduced to 1 Onm, the crystallinity is slightly improved.
- PZT films having thicknesses of 150 nm and 120 nm, respectively, were formed by sputtering, and crystallized by rapid thermal annealing (RTA).
- Figure 3E shows the half value of rocking measured by 4-axis XRD of the (111) orientation of a 150 nm thick PZT film. It is a graph which shows a width
- sample S14 with the Ti film thickness reduced to lOnm and an alumina film inserted below, the (111) crystallinity of the PZT film is improved.
- the sample with the two-layer structure in which a Ti film is laminated on the alumina film under the Pt lower electrode and the thickness of the Ti film is reduced is the best.
- FIGS. 3F and 3G show that a Pt upper electrode UE is formed on a PZT film having a thickness of 150 nm and a thickness of 120 nm, and the upper electrode and the ferroelectric film are patterned to form a planar shape 50 m
- X 50 m 6 is a graph showing the results of measuring the switching charge when 3V was applied and a capacitor was prepared.
- the horizontal axis represents each sample, and the vertical axis represents the switching charge in units (CZcm2).
- the measured values in the state where the ferroelectric capacitor is formed are shown by diamonds, and the measured values in the state where the interlayer insulating film is formed and the first metal wiring is formed are shown by rectangles.
- the state shows a slightly high switching charge amount, it has decreased to almost the same switching charge amount after the formation of the first metal wiring, suggesting that process deterioration has occurred.
- the PZT film thickness is 120 nm, the process deterioration of the Ti film sample S 1 lb with respect to the alumina film sample S 12b is significantly increased.
- Samples S13 and S14 in which a laminate of an alumina film and a Ti film is arranged under the Pt lower electrode show almost no process deterioration due to a large amount of switching charge. Force that may be affected by annealing due to the formation of wiring The ability to show good switching charge remains unchanged.
- FIGS. 3H and 31 show measured values of switching charge in cell arrays with PZT film thicknesses of 150 nm and 120 nm.
- the applied voltage was 2 values of 3V and 1.8V.
- the high measured value is when 3V is applied, and the low measured value is when 1.8V is applied.
- Samples S13 and S14 with laminated films show a high switching charge, especially when 1.8V is applied. is doing.
- Sample SI 1 with a single-layer Ti film shows a significant deterioration in switching charge when the PZT film is thinned to 120nm and the applied voltage is lowered to 1.8V.
- FIG. 3J is a graph showing the switching charge amount with respect to the applied voltage of each sample.
- the rise of the Ti film Z alumina film laminated samples S 13b and S14b with the PZT film as thin as 120 nm is fast.
- the PZT film thickness is 150 nm, and the saturation switching charge of samples S 13a and S 14a with the Ti film Z alumina film laminated under the Pt lower electrode is large. From the viewpoint of obtaining a large amount of switching charge, a structure in which a Ti film Z-alumina film is stacked under the Pt lower electrode is preferred.
- FIGS. 3K and 3L show measured values of the leakage current of each sample when the PZT film thickness is 150 nm and 120 nm, respectively.
- the horizontal axis shows the difference between the samples as in FIGS. 3H and 31, and the vertical axis shows the leakage current in units (A).
- Sample A12 which uses an AIO film as the adhesion film and does not have a Ti film, shows a large leakage current. If a Ti film is not formed under the Pt lower electrode, the leakage current will increase significantly.
- a TiO film is used as the adhesion film, not only the leakage current is large, but the crystallinity of the lower electrode and the ferroelectric film formed thereon is deteriorated and the yield is lowered.
- the leakage current suggests a leakage path in the PZT film.
- the prepared PZT film may contain excess Pb and form a leak path. If there is a Ti film under the Pt lower electrode, it is presumed that when Pb atoms diffuse, the Ti film absorbs Pb atoms, and further, Ti atoms diffuse into the PZT film and fill the lattice defects. Due to this phenomenon, the leakage current of the sample with the Ti film under the Pt lower electrode will be low.
- TiN, TiAIN, and TiAlON containing Ti could also be used as materials for the conductive adhesive film that can supply Ti and absorb the excessive composition of the ferroelectric film.
- the conductive adhesive film can be formed by a physical deposition method such as sputtering or electron beam evaporation, reactive sputtering. It can be formed by physical and physical deposition methods such as
- Materials for the insulating hydrogen diffusion preventing film that can prevent the diffusion of hydrogen and moisture are not limited to alumina (aluminum oxide, AIO), but also aluminum nitride (A1N), titanium aluminum nitride (TiAIN), Tantalum oxide (TaO), titanium oxide (TiO), and zirconium oxide (ZrO) may be effective.
- the insulating hydrogen diffusion prevention film can be formed by a physical deposition method such as sputtering, a chemical deposition method such as CVD, or a physical deposition method such as reactive sputtering.
- FIGS. 1A to 1D show a method for manufacturing a semiconductor device according to Example 1 of the present invention based on the above experimental results, and the resulting semiconductor device.
- an element isolation region 2 that defines an active region is formed on the surface of a semiconductor substrate 1 such as a silicon substrate by, for example, local oxidation of silicon (LOCOS).
- a p-type well is formed in the region where the n-channel transistor is formed, and an n-type well is formed in the region where the p-channel transistor is formed.
- LOCOS local oxidation of silicon
- the surface of the active region is thermally oxidized to form a gate oxide film 3 having a thickness of 10 nm, for example.
- a silicide layer 5 such as a polysilicon film 4 and WSi2 is deposited on the gate oxide film 3 and patterned into a gate electrode shape.
- n-type ions are implanted at low speed energy to form an extension EX of the source Z drain SZD.
- An oxide silicon film is deposited on the substrate and anisotropically etched by reactive ion etching or the like to form sidewall spacers 6 on the gate electrode sidewalls.
- n-type ions are implanted at a high dose to form the high concentration region HD of the source Z drain SZD To do.
- the silicide layer 5 may not be deposited on the polysilicon film 4, but a metal film capable of silicide reaction such as Co may be deposited at this stage, and annealing may be performed to form a silicide film.
- Insulating oxygen nitride film 7 such as silicon oxynitride is deposited.
- an oxide silicon film 8 is deposited by CVD using TEOS, for example, with a thickness of about 700 nm. If necessary, the surface is flattened by chemical mechanical polishing (CMP). Annealing is performed at 650 ° C for 30 minutes in a nitrogen atmosphere, and the silicon oxide film 8 is degassed.
- CMP chemical mechanical polishing
- an insulating hydrogen diffusion preventing film 11 such as alumina is deposited to a thickness of about 20 nm by sputtering, for example.
- the thickness of the alumina film is preferably 10 Onm or less, and generally about 20-50 nm. If a dense film is formed by CVD or the like, the film thickness may be further reduced. In this case as well, it is desirable that the thickness of the insulating hydrogen diffusion prevention film be lnm or more.
- a conductive adhesion film 12 such as Ti is deposited on the insulating hydrogen diffusion prevention film 11 by sputtering at a substrate temperature of 150 ° C. to a thickness of about 1 Onm.
- the deposition temperature of the Ti film is preferably 10 ° C or higher and 200 ° C or lower.
- the thickness of the Ti film is preferably 1 to 25 nm. If the Ti film is made thicker than 30 nm, the crystal orientation of the lower electrode and ferroelectric film formed on the Ti film will deteriorate.
- a lower electrode LE such as Pt is deposited on the conductive adhesive film by sputtering to a thickness of about 180 nm.
- the substrate temperature is preferably 100 ° C to 350 ° C.
- a ferroelectric film FD such as PLZT ((Pb, La) (Zr, Ti) 03) is deposited on the lower electrode LE in an amorphous state by RF sputtering to a thickness of about 100 to 200 nm. Perform RTA at 650 ° C or lower in an atmosphere containing Ar and 02, and then perform RTA at 750 ° C in an oxygen atmosphere. By this annealing, the ferroelectric film FD is crystallized and the lower electrode LE is densified.
- the upper electrode UE is formed on the ferroelectric film FD.
- Ar and 02 with a flow rate of about lOOsccm are flowed at a substrate temperature of about 300 ° C, and a crystallized IrO film with a thickness of about 50 nm is formed by reactive sputtering, and a thickness of 200 nm is further formed thereon.
- An approximately IrO film is formed by sputtering. The latter film does not need to be crystallized at the time of film formation
- the back surface of the substrate is cleaned to pattern the upper electrode UE. 02Annealing is performed at 650 ° C for 60 minutes in an atmosphere to recover the damage received by the ferroelectric film.
- a hydrogen diffusion prevention film 16 such as alumina is deposited by sputtering so as to cover the ferroelectric film FD divided by NOTAUNG and the upper electrode UE. After annealing in an oxygen atmosphere, the hydrogen diffusion prevention film 16 such as alumina and the lower electrode LE are patterned at the same time. Annealing is performed in an oxygen atmosphere, and the hydrogen diffusion barrier film is adhered.
- the ferroelectric film FD is notched in a shape drawn from the periphery of the notched lower electrode LE, and the upper electrode UE is butted in a shape pulled from the periphery of the ferroelectric film FD.
- the ferroelectric film FD is patterned only on the lower electrode LE in a flat shape enclosed by the lower electrode, and does not protrude outside the lower electrode LE.
- a hydrogen diffusion prevention film 17 such as alumina is further deposited on the entire surface by sputtering so as to cover the ferroelectric capacitor thus formed, and annealing is performed in an oxygen atmosphere. Several times of annealing stabilizes the composition in the ferroelectric film and suppresses leakage.
- an interlayer insulating film 18 of silicon oxide is deposited to a thickness of about 1.5 / zm by high-density plasma CVD, and the surface is flattened by CMP.
- Plasma annealing using N20 gas is performed to slightly nitride the interlayer insulating film surface. Moisture shielding function occurs.
- plasma treatment should be performed in a gas containing either N or O.
- a resist pattern is formed on the interlayer insulating film 18, penetrating the interlayer insulating film 18, the hydrogen diffusion preventing films 17 and 16, the oxide silicon film 8 and the silicon oxide silicon nitride film 7, and the source Z drain Etching the connection hole CH reaching the region SZ D.
- Ti film and TiN film are deposited by sputtering, and after forming the metal film BM, the main conductive film MM of blanket W is deposited by CVD.
- the unnecessary conductive film on the interlayer insulating film 18 is removed by CMP to form a W plug PL with the interlayer insulating film 18 and the surface aligned.
- a silicon oxynitride film 21 is deposited on the interlayer insulating film 18 so as to cover the plug PL, for example, by plasma enhanced (PE) CVD to form an antioxidant film for the W plug PL.
- PE plasma enhanced
- FIG. 1C a resist pattern is formed on the silicon oxynitride film 21, penetrating the silicon oxynitride film 21, the interlayer insulating film 18, and the hydrogen diffusion preventing films 17, 16, Etch the connection hole CH reaching the upper electrode UE and lower electrode LE of the ferroelectric capacitor. Perform annealing in an oxygen atmosphere to recover damage.
- the resist pattern is peeled off and the silicon oxynitride film 21 is removed by etching back to expose the surface of the W plug PL.
- Aluminum to fill the connection hole! an aluminum alloy wiring layer is formed, and the metal wiring Ml is formed by etching using the resist pattern as a mask.
- one source Z drain S ZD of the transistor and the lower electrode LE of the ferroelectric capacitor are connected to form a memory cell. If necessary, further interlayer insulation films and wirings are formed.
- a conductive adhesion film such as Ti was disposed under the lower electrode LE, and an insulating hydrogen diffusion prevention film such as alumina was disposed below the conductive adhesion film.
- the bottom surface of the ferroelectric capacitor which is not only covered with the upper insulating hydrogen diffusion prevention film on the top and side surfaces, is also covered with the lower insulating integer diffusion diffusion prevention film.
- leakage current can be suppressed. Even if miniaturization is performed, an excessive decrease in switching charge can be suppressed and the inversion charge amount can be improved.
- the coercive voltage can be reduced, and fatigue resistance and imprint resistance can be improved.
- FIG. 4 shows a modification of the first embodiment in which CMOS circuits are integrated.
- a CMOS logic circuit is formed together with the transfer transistor of the memory cell.
- the right side of the figure shows the same ferroelectric memory configuration as in Figure 1D.
- the left side of the figure shows the CMOS logic circuit.
- the p-type ul PW and n-type ul NW are formed in the active region defined by the element isolation region.
- An n-channel transistor NMOS is formed in the p-type cell PW in the same process as the transfer transistor.
- a p-channel transistor PMOS having an inverted conductivity type is formed.
- the transistor is covered with an oxide silicon nitride film 7 and an oxide silicon film 8, and a lower insulating hydrogen diffusion preventing film 11 and a conductive adhesion film 12 are formed thereon.
- a Pt lower electrode LE is formed on the conductive adhesive film 12, and a ⁇ ferroelectric film FD having a thickness of 120 ⁇ m is formed on the lower electrode LE.
- Pt upper electrode UE is formed on ferroelectric film FD Then, the insulating hydrogen diffusion preventing film 17 and the interlayer insulating film 18 are covered.
- connection hole for the source Z drain of the transfer transistor a connection hole for the CMOS transistor is formed, and the W plug PL is embedded.
- the inverter is connected with the first metal wiring.
- CMOS complementary metal-oxide-semiconductor
- the insulating hydrogen diffusion prevention film 11 was formed of an alumina film having a thickness of 20 nm
- the conductive adhesion film 12 was formed of Ti, and was formed into two types having a thickness of 20 nm and lOnm.
- a sample with a 20 nm thick Ti layer is designated as S23
- a sample with a lOnm thick Ti layer is designated as S24.
- the measured values are shown in Figures 5A-5E.
- FIG. 5A shows the switching charge amount when 3 V is applied to a sample having a capacitor area of 50 m ⁇ 50 m.
- Figures 5B and 5C show the measured values of switching charge when 3V and 1.8V are applied to the capacitor cell array, respectively.
- Figure 5D shows the measured cell leakage current.
- the measured values of the sample made up to the first layer metal wiring are shown by diamonds, and the measured values of the sample when dividing to the third layer metal wiring are shown by triangles.
- FIG. 5E shows the change in switching charge with applied voltage.
- a capacitor of 50 m ⁇ 50 m hardly deteriorates due to the formation of multilayer wiring.
- the switching charge amount slightly decreases from the formation of the first-layer metal wiring to the formation of the third-layer metal wiring.
- Fig. 5E when the thickness of the Ti conductive adhesion film is lOnm, the amount of low-voltage switching charge that causes Qtv to rise quickly increases.
- Fig. 5D the leakage current of the cell capacitor shows the value reduced by the wiring formation, regardless of the thickness of the Ti film. Considering the effect of annealing, it can be said that the leakage current hardly increases. Low coercive voltage, improved Qsw, low leakage current, and suppression of process deterioration were observed.
- a yield of 80% was obtained with a sample having a Ti film thickness of 20 nm, and a yield of 83% was obtained with a sample having a Ti film thickness of lOnm.
- the decrease in Ti film thickness can be expected to improve crystallinity, which is considered to be reflected in the yield.
- planar type ferroelectric capacitor is formed on the insulating film has been described above.
- a stack type in which a ferroelectric capacitor is formed on a conductive plug is also possible.
- the following A second embodiment of forming a ferroelectric capacitor will be described with reference to FIGS. 6A-6F.
- an element isolation region 2 made of shallow trench isolation (STI) or the like is formed on a semiconductor substrate 1 such as a silicon substrate. Ion implantation forms p-type well PW and n-type wall NW.
- STI shallow trench isolation
- a MOS transistor structure is formed by the same process as in Example 1. That is, the surface of the active region is thermally oxidized to form a gate oxide film 3, a polysilicon film 4 and a silicide film 5 are formed, and patterned on the gate electrode.
- An n-type gate electrode is formed on the p-type well, and a p-type gate electrode is formed on the n-type well.
- n-type impurity ions are implanted into the p-type well to form the extension of the n-type source Z drain.
- p-type impurity ions are implanted.
- Sidewall spacers 6 are formed by depositing an insulating film such as silicon oxide and performing anisotropic etching. Further, high-concentration n-type impurity ions are implanted into the p-type well and p-type impurity ions are implanted into the n-type well to form a high-concentration source Z drain region.
- the central source Z drain is a region common to both NMOSs.
- a silicon oxynitride film 7 having a thickness of 200 nm is deposited by CVD so as to cover the MOS transistor, and a silicon oxide film 8 having a thickness of lOOOnm is deposited thereon by CVD and flattened by CMP. Perform degassing by annealing at 650 ° C for 30 minutes in N 2 atmosphere.
- an insulating hydrogen diffusion prevention film 11 of about 50 nm thick is formed by sputtering.
- the insulating diffusion diffusion prevention film 11 can be formed of aluminum nitride, TiAlN, tantalum oxide, titanium oxide, or zirconium oxide in addition to aluminum oxide.
- a resist pattern is formed on the insulating hydrogen diffusion preventing film 11 and the contact hole CH reaching the source Z drain region of the MOS transistor is etched.
- the central source Z drain region is connected to the bit line, and the source Z drain region on both sides is connected to the capacitor.
- a 20 nm thick Ti layer, a 50 nm thick TiN layer, and a 20 nm thick Ti layer are sputtered to form a barrier film BM that also serves as an adhesion layer.
- a W film with a thickness of 300 nm is formed by CVD to fill the contact hole CH.
- the conductive layer on the insulating hydrogen diffusion prevention film 11 is removed by low-pressure (polishing) CMP or electrolytic mechanical polishing (ECMP), and the conductive plug PL1 is left in the contact hole.
- polishing CMP or electrolytic mechanical polishing (ECMP) with a rough aluminum oxide film, a W plug surface with the same level of flatness as the surrounding insulating film surface can be obtained.
- a conductive adhesion film 12 of a Ti film having a thickness of 25 nm or less, a conductive oxygen barrier film 14, and a lower electrode LE A film is formed on the aluminum oxide film 11 to cover the W plug PL. Since the base surface is flat, a film with good crystallinity can be formed.
- the conductive oxygen barrier film 14 can be formed of, for example, a noble metal Ir, Ru or a TiAIN film having a thickness of 100 to 200 nm. By forming this oxygen barrier film, it is possible to prevent oxygen from diffusing into the W bragg during the formation of the ferroelectric film or during the crystallization annealing.
- the conductive adhesion film may be formed of a TiN film, a TiAIN film, or a TiAlON film instead of the Ti film.
- the lower electrode LE is formed of a Pt film having a thickness of about 50 to 200 nm.
- the lower electrode can be made of a material selected from the group consisting of Pt, Ir, Ru, Rh, Re, Os, Pd, their oxides, and SrRu03.
- a ferroelectric film FD made of, for example, a 120 nm thick PZT film is formed on the lower electrode LE by MOCVD.
- MOCVD for example, the film-forming temperature is set to 580 ° C, Pb (DPM) 2 (DPM: dipivaloylmethanite) is 0.32 ml / min as the Pb source, and tetrakis (isoptyryl biva is used as the Zr source.
- an additive containing PZT, BLT, and PLZT represented by the general formula AB03, and a PZT, SBT, and Bi-based layered compound containing trace amounts of La, Ca, Sr, Si, and the like may be used. it can.
- film formation methods include sputtering, sol-gel method (CSD), and CVD.
- the ferroelectric film is crystallized by annealing in an oxygen-containing atmosphere.
- RTA treatment is performed including a first annealing at a substrate temperature of 600 ° C. for 90 seconds in a mixed gas atmosphere of Ar and 02, and a second annealing at a substrate temperature of 750 ° C. for 60 seconds in an oxygen atmosphere.
- This annealing process does not affect the contact plug. Precious metals become conductive oxides even when oxidized.
- the lower electrode is a conductive oxygen barrier film to prevent oxygen diffusion.
- the upper electrode UE is formed, for example, by sputtering an iridium oxide film having a thickness of 200 nm.
- the upper electrode can be formed of a single layer or multiple layers of metal or metal oxide containing at least one selected from the group force consisting of Pt, Ir, Ru, Rh, Re, Os, Pd, and SrRuO 3.
- the upper electrode UE, the ferroelectric film FD, the lower electrode LE, the conductive oxygen barrier film 14, and the conductive adhesive film 12 are sequentially etched at a high temperature and a normal temperature using a hard mask. Putting on the ring. After the etching, the hard mask is removed. Perform annealing at 350 ° C for 1 hour in an atmosphere containing oxygen. Covering the formed ferroelectric capacitor, an insulating hydrogen diffusion prevention film 17 such as aluminum oxide is formed to a thickness of 20-1 OOnm by sputtering or CVD. Perform a damage recovery anneal at 550 ° C-650 ° C in an oxygen-containing atmosphere. Thereafter, an interlayer insulating film 18 is formed, and the surface is planarized by CMP.
- a hard mask is removed. Perform annealing at 350 ° C for 1 hour in an atmosphere containing oxygen. Covering the formed ferroelectric capacitor, an insulating hydrogen diffusion prevention film 17 such as aluminum oxide is formed to a thickness of 20-1 OOnm by
- the connecting hole reaching the central W plug PL1 and the upper electrode of the ferroelectric capacitor is etched, and the W plug PL2 filling the connecting hole is formed in the same process as P11.
- a first metal wiring Ml of aluminum or aluminum alloy is formed and covered with an interlayer insulating film 23.
- a connection hole is formed in the interlayer insulating film 23 and a W plug PL3 is embedded. The same process is repeated to form a multilayer wiring having the desired number of layers.
- the ferroelectric capacitor is formed on the insulating film in which the conductive plug is embedded.
- the base surface is highly flat, the lower electrode without losing the crystallinity is formed.
- Polar and ferroelectric films can be formed. Since a conductive adhesion film and an insulating hydrogen diffusion prevention film are arranged under the lower electrode, the same effect as in Example 1 can be expected. Since the conductive oxygen barrier film is disposed under the lower electrode, oxygen in the ferroelectric film forming process can be prevented from reaching the conductive plug.
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Abstract
微細化しても、リーク電流が少なく、かつ工程劣化の少ない強誘電体キャパシタを有する半導体装置を得る。
半導体装置は、半導体基板と、半導体基板に形成された半導体素子と、半導体素子を覆って、半導体基板上方に形成された絶縁膜と、絶縁膜上方に形成され、水素、水分遮蔽能を有する下部絶縁性水素拡散防止膜と、絶縁性水素拡散防止膜上方に形成された導電性密着膜と、導電性密着膜上方に形成された下部電極と、下部電極上に形成され、平面視上、前記下部電極に内包される強誘電体膜と、強誘電体膜上に形成され、平面視上、強誘電体膜に内包される上部電極とを有する強誘電体キャパシタと、を有し、導電性密着膜は前記強誘電体キャパシタの下部電極の密着性を向上すると共に、強誘電体キャパシタのリーク電流を低減する機能を有する。
Description
明 細 書
半導体装置とその製造方法
技術分野
[0001] 本発明は、半導体装置とその製造方法に関し、特に強誘電体キャパシタを有する 半導体装置とその製造方法に関する。
背景技術
[0002] 近年、デジタル技術の進展に伴!、、大容量のデータを高速に処理又は保存する傾 向が高まり、電子機器に使用される半導体装置の高集積化、高性能化が要求されて いる。そこで、半導体記憶装置の高集積化を実現するため、記憶素子を形成するキ ャパシタのキャパシタ誘電体膜として、従来の酸ィ匕シリコン膜ゃ窒化シリコン膜に代え て、高誘電率材料膜や強誘電体材料膜を用いる技術が広く研究開発されて ヽる。
[0003] 特に、低電圧で且つ高速で書き込み、読み出しできる不揮発性メモリとして、キャパ シタ誘電体膜として自発分極特性を有する強誘電体膜を用いる強誘電体メモリ (ferr electric random access memory,FeRAM)z^盛ん【こ研究開発 れて ヽる。
[0004] 強誘電体メモリ (FeRAM)は、電源を断っても記憶された情報が消失しな 、不揮発 性メモリであり、高集積度、高速駆動、高耐久性、および低消費電力の実現が期待 できる。
[0005] FeRAMは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜 をキャパシタ誘電体膜として一対の電極間に挟んだ強誘電体キャパシタは、電極間 の印加電圧に応じて分極を生じ、印加電圧を取り去っても分極を維持する。印加電 圧の極性を反転すると、分極の極性も反転する。この分極を検出すれば、情報を読 み出すことができる。強誘電体膜の材料としては、残留分極量が大きな、例えば 10 μ Ο/«η2〜30 C/cm2程度の、 PZT (Pb (Zrl—xTix) 03)、 SBT (SrBi2Ta2 09)等のぺロブスカイト結晶構造を有する酸ィ匕物強誘電体が主として用いられて!/、 る。特性の優れた酸化物強誘電体膜を形成するためには酸化性雰囲気中での成膜 、ないしは熱処理が必要であり、下部電極 (必要に応じて上部電極も）は酸ィ匕しにく Vヽ貴金属や、酸化しても導電性である貴金属な ヽし貴金属酸ィ匕物で形成するものが
多い。
[0006] 強誘電体キャパシタ作成前にシリコン基板には MOSトランジスタが形成される。 M OSトランジスタなどの下部構造を形成した後に、強誘電体キャパシタを形成する場 合は、強誘電体膜成膜時の酸化性雰囲気が下部構造に悪影響を与えな 、ようにす る必要がある。 MOSトランジスタ形成後、酸素遮蔽能を有する酸化窒化シリコン膜等 で MOSトランジスタを保護し、その上に層間絶縁膜を形成すること等が行われる。
[0007] 半導体集積回路装置の層間絶縁膜は酸ィ匕シリコンで形成される場合が多い。酸ィ匕 シリコンは水分との親和性が高い。外部から水分が浸入すると、水分は層間絶縁膜 を通って配線、キャパシタ、トランジスタなどに達することができる。キャパシタ、特に 強誘電体キャパシタに水分が達すると、誘電体膜、特に強誘電体膜の特性が劣化す る。強誘電体膜が浸入した水分に由来する水素によって還元され、酸素欠陥が生じ ると結晶性が低下してしまう。残留分極量や誘電率が低下するなどの特性劣化が生 じる。長期間の使用によっても同様の現象が生じる。水素が侵入すれば、水分より直 接的に特性劣化を生じさせる。シリコン膜や酸ィ匕シリコン膜を成膜する際、シリコンソ ースとして使用されるシランは水素化シリコンであり、分解すると多量の水素を発生す る。この水素も強誘電体膜劣化の原因となる。
[0008] Pt製の下部電極と上部電極との間に PZT強誘電体膜を挟んだ標準的な強誘電体 キャパシタの場合、水素分圧 40Pa (0. 3Torr)の雰囲気下で 200°C程度に基板を 加熱すると、 PZT膜の強誘電性はほぼ失われてしまうことが知られて ヽる。
[0009] また、水素や水分を吸着した状態、又は水分が近傍にある状態で強誘電体キャパ シタに熱処理を行うと、強誘電体膜の強誘電性は著しく劣化してしまうことも知られて いる。
[0010] FeRAMの製造工程においては、強誘電体膜を形成した後のプロセスは、可能な 限り水分、水素の発生が少なぐかつ低温のプロセスが選択される。例えば、酸ィ匕シ リコン膜の成膜には、水素発生量の比較的少ない TEOS (テトラエトキシシラン)を原 料ガスとしたィ匕学気相堆積 (CVD)などが用いられる。
[0011] 強誘電体キャパシタを形成するに当たっては、強誘電体膜直下の下部電極形成ェ 程が重要である。従来下部電極として、絶縁膜上に Tiと Ptを順に積層した構造が使
われていた。 Ti膜は絶縁膜と下部電極の密着性を改善する。 Ti膜がないと、 Pt電極 の剥離が生じる可能性が高い。 Pt膜はスパッタリングで成膜されるが、高温で成膜を 行うと Ti膜との反応が生じ、（111)配向せず、ランダム配向した構造が得られてしまう 。 Ti膜の代わりに Ti02膜を用いると、反応が抑制されるので Pt膜を高温成膜するこ とが可能となる。しかし、脱ガスした絶縁膜の上に Ti02膜を成膜すると、 Ti02膜の 結晶性が悪くなり、その上に成膜する Pt膜、強誘電体膜の結晶性を低下させてしまう
[0012] 特開 2002— 289793号公報 (出願人：富士通）は、 Pt下部電極下の絶縁性密着膜 として、 Si02膜上に Ti02膜を積層した積層構造、又はアルミナ膜を用いることを提 案する。
[0013] 特開平 7— 14993号公報 (出願人:三菱電機）は、 SrTi03等の高誘電率膜を用い た DRAM半導体装置を提案している。トランジスタに接続された Siビア導電体を形 成した酸ィ匕シリコンの層間絶縁膜上に平面状の下部電極を形成し、下部電極を覆つ て層間絶縁膜上に SrTi03等の高誘電率膜を形成すると,高誘電率膜が層間絶縁 膜から剥離しやす!/ヽことが指摘され、層間絶縁膜と高誘電率膜との間に,絶縁性密着 膜を形成することが提案されている。絶縁性密着膜は Ti02, Zr02, Ta205, Si3N 4, A1203から形成する。絶縁性密着膜を層間絶縁膜全面上に形成した後、ポリ Si ビア導電体を形成し、その上にシリサイド反応防止用 TiNノリア膜を介して、 Pt下部 電極を成膜し、パターユングした後、下部電極を覆って層間絶縁膜上に高誘電率膜 を形成し、その上に多数のキャパシタに共通の上部電極層を形成する。
[0014] 特開 2005— 39299号公報（出願人:松下電器産業)は、層間絶縁膜上に形成さ れた下部電極を強誘電体膜が覆 ヽ、その上に上部電極が形成された強誘電体キヤ パシタの上部電極を覆って層間絶縁膜上に張り出す張り出し部分を有する導電性水 素バリア膜を形成することを提案する。強誘電体キャパシタを覆う上層層間絶縁膜を 形成した後、導電性水素ノリア膜の張り出し部分に達するビア孔を形成し、ビア孔内 に導電性プラグを形成する。導電性水素ノリア膜としては、 Ti膜、 Ta膜、 TiON膜、 TiN膜、 TaN膜、 TiAIN膜、 TiAlON膜、又はこれらを含む合金膜を用いることが好 ましいと教示されている。
[0015] 特開 2003— 174146号公報（出願人：富士通）は、 2種類の酸化貴金属膜の積層 で上部電極を形成することを提案する。強誘電体膜成膜時の酸化性雰囲気が悪影 響を与えな ヽように半導体基板に形成したトランジスタは、窒化シリコン膜や酸化窒 化シリコン膜等の酸素遮蔽能を有する絶縁性バリア膜で覆われる。還元性雰囲気中 での熱処理により強誘電体キャパシタの特性が劣化しないように、強誘電体キャパシ タはアルミナなどの水素遮蔽能を有する絶縁性バリア膜で被覆される。
[0016]
発明の開示
発明が解決しょうとする課題
[0017] 本発明の目的は、微細化に耐える強誘電体キャパシタを有する半導体装置とその 製造方法を提供することである。
[0018] 本発明の他の目的は、微細化しても、リーク電流が少なぐかつスイッチング電荷量 の減少が少ない強誘電体キャパシタを有する半導体装置とその製造方法を提供する ことである。
[0019] 本発明のさらに他の目的は、微細化しても、リーク電流が少なぐかつ工程劣化の 少ない強誘電体キャパシタを有する半導体装置とその製造方法を提供することであ る。
課題を解決するための手段
[0020] 本発明の 1観点によれば、
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を覆って、前記半導体基板上方に形成された絶縁膜と、 前記絶縁膜上方に形成され、水素、水分遮蔽能を有する下部絶縁性水素拡散防 止膜と、
前記絶縁性水素拡散防止膜上方に形成された導電性密着膜と、
前記導電性密着膜上方に形成された下部電極と、前記下部電極上に形成され、 平面視上、前記下部電極に内包される強誘電体膜と、前記強誘電体膜上に形成さ れ、平面視上、前記強誘電体膜に内包される上部電極とを有する強誘電体キャパシ
タと、
を有し、前記導電性密着膜は前記強誘電体キャパシタの下部電極の密着性を向上 すると共に、前記強誘電体キャパシタのリーク電流を低減する機能を有する半導体 装置
が提供される。
発明の効果
[0021] 強誘電体キャパシタの下部電極下方に、導電性密着膜と絶縁性水素拡散防止膜 との積層を配置することで、水素、水分に対する耐性が高ぐリーク電流が少なぐ且 つ工程劣化の少ない強誘電体キャパシタを有する半導体装置が得られる。
[0022]
図面の簡単な説明
[0023] [図 1- 1]Z
[図 1-2]実施例 1による半導体装置の製造方法を示す半導体基板の断面図である。
[図 2]本発明者の行なった予備的実験とその測定結果を説明するための断面図、グ ラフである。
圆 3- 1]Z
圆 3- 2]Z
圆 3- 3]Z
[図 3- 4]Z
圆 3- 5]Z
[図 3-6]本発明者の行なった実験とその測定結果を説明するための断面図、グラフで ある。
[図 4]実施例 1の変形例を示す断面図である。
圆 5- 1]Z
圆 5- 2]Z
[図 5-3]変形例によるサンプルの測定結果を示すグラフである。
圆 6- 1]Z
[図 6-3]実施例 2による半導体装置の製造方法を示す半導体基板の断面図である。 図中の参照記号の説明： 1 半導体基板 (シリコンウェハ）、 2 素子分離領域、 3 ゲ ート絶縁膜、 4 ゲート電極、 5 シリサイド層、 6 サイドウォールスぺーサ、 S/D ソ ース Zドレイン領域、 EX エクステンション、 HD 高濃度領域、 7 絶縁性酸素バリア 膜 (酸ィ匕窒化シリコン膜)、 8、 18、 IL 層間絶縁膜 (酸ィ匕シリコン膜)、 11、 16, 17 絶縁性水素拡散防止膜、 12 導電性密着膜、 LE 下部電極、 FD 強誘電体膜、 U E 上部電極、 CH コンタクト孔、 BM ノリアメタル膜、 MM 主導電層、 PL プラグ 、 21 酸ィ匕防止膜 (酸ィ匕窒化シリコン膜)、 Ml 第 1メタル配線、 DI、 INS 絶縁膜、 CL 密着層、 ALO 酸化アルミニウム膜、 S サンプル、 CA セルアレイ、 Ci (個別 )キャパシタ、 TI チタン膜、 PW p型ゥエル、 NW n型ゥエル、 NMOS nチャネル MOSトランジスタ、 PMOS pチャネル MOSトランジスタ、 14 導電性酸素バリア膜 発明を実施するための最良の形態
[0024] 近年、 FeRAMにお 、ても、高集積化、低電圧化が要求されて!、る。高集積化のた めには強誘電体キャパシタの面積を減少する必要が生じ、低電圧化のためには強誘 電体膜を薄膜ィ匕して単位電圧印加時の電界強度を高めることが望まれる。強誘電体 膜の面積を小さくし、膜厚を減少した時、期待される特性が維持されるかが問題とな ろう。
[0025] 本発明の実施例の説明に先立ち、まず、本発明者が行なった実験について説明 する。まず、キャパシタセルの縮小に伴いどのような影響が生じるかを観察した予備 的実験を図 2A— 2Dを参照して説明する。
[0026] 図 2Aは、絶縁膜上に、密着層 CLとしての Ti膜を介して下部電極 LEとしての Pt膜 を積層し、その上に強誘電体膜 FDとしての PZT膜、上部電極 UEとしての Pt膜を積 層し、 mX mのキャパシタに整形したサンプル SIを示す。強誘電体膜の 厚さは従来通りの 200nmのもの、薄膜ィ匕した 150nm、 120nmのものの 3種類を作 成した。
[0027] 図 2Bは、図 2Aのサンプル S1を覆って、層間絶縁膜 ILを堆積し、接続孔を形成し て上部電極 UE,下部電極 LEに接続する第 1メタル配線 M 1を形成したサンプル S 2 を示す。サンプル S1と比較して、層間絶縁膜形成、接続孔形成、第 1メタル配線形成
の工程が追加されている。
[0028] 図 2Cは、 1つのキャパシタ Ciのサイズを長辺の長さが 1. 60 μ m、短辺の長さが 1.
15 μ mの長方形とし、 1428個のキャパシタを第 1メタル配線で接続したキャパシタセ ルアレイ CAのサンプル S3の等価回路を示す。キャパシタセルアレイ CAの総面積は 、サンプノレ SI, S2と同じ 2500 /ζ πι2である。サンプノレ S3は、サンプノレ S 2を微 /Jヽ咅 分に分割したものに相当する。サンプル S2と比較して、上部電極エッチングと、強誘 電体膜エッチングの工程が追加される。
[0029] サンプル SI, S2, S3の特性を比較することにより、追加工程に起因する影響を観 察することができると考えられる。サンプル S I, S2, S3を同一ウェハ上に形成した。 2枚のウェハ内に 40点づつのサンプルを形成し、スイッチング電荷量 Qswを測定し た。
[0030] 図 2Dは、測定結果を示すグラフである。横軸に強誘電体膜の厚さを変えた 3種類 のサンプルを示し、縦軸がスイッチング電荷量 Qswを単位 CZcm2で示す。サンプ ル S 1の測定値を菱形で、サンプル S2の測定値を三角で、サンプル S3の測定値を 矩形で示す。
[0031] 従来通りの強誘電体の膜厚が 200nmの場合は、サンプル S2, S3もサンプル S1と 同等の値を示し、工程劣化は無視できることがわかる。強誘電体の膜圧が 150nm、 120nmと薄膜ィ匕された場合は、サンプノレ S2, S3の測定値がサンプル S 1の測定値 より小さくなつて、工程劣化を生じていることを示す。さらに、強誘電体幕の膜厚が薄 くなるにつれ、スイッチング電荷量 Qsw自身が減少しており、膜厚 120nmの場合は ほぼ実用に耐えない値である。これらの結果は、従来技術のまま高集積化、低電圧 化を行なうことはほぼできな 、ことを示唆して 、る。
[0032] 強誘電体キャパシタの Pt下部電極を絶縁膜の上に直接形成すると剥離が生じる。
絶縁膜と Pt下部電極の間に密着膜を形成することが必要とされている。密着膜として は、導電性の Ti膜の他、絶縁性のアルミナ (AIO)膜や、酸ィ匕チタン (TiO)膜の提案 もある。アルミナ膜は、強誘電体キャパシタを覆い、水素の拡散を防止する水素拡散 防止膜としても用いられる。 Ti膜とアルミナ膜とは機能が異なると考えられる。機能の 異なる膜を積層すると新たな効果が生じる可能性もある。そこで、 Pt下部電極の下に
、 Ti膜を形成したサンプル、アルミナ膜を形成したサンプル、アルミナ膜と Ti膜を形 成したサンプルを作製した。まず、シリコン基板表面を熱酸化し、厚さ約 lOOnmの酸 化シリコン膜を形成した。熱酸化膜の上に、 TEOSをソースガスとしたィ匕学気相堆積（ CVD)により厚さ約 800nmの酸ィ匕シリコン膜を堆積した。その後、窒素雰囲気中で 6 50°C、 30分間のァニール処理を行い、酸ィ匕シリコン膜の脱ガスを行った。ここまでは 各サンプル共通である。酸ィ匕シリコン膜を以下絶縁膜 INSと表記する。
[0033] 図 3Aは、絶縁膜 INS上に厚さ約 20nmの Ti膜 TIを堆積し、その上に Pt下部電極 L E, PZT強誘電体膜 FD, Pt上部電極 UEを形成したサンプル S 11の構成を示す。
[0034] 図 3Bは、絶縁膜 INS上に厚さ約 20nmのアルミナ膜 ALOを堆積し、その上に Pt下 部電極 LE, PZT強誘電体膜 FD, Pt上部電極 UEを形成したサンプル S 12の構成を 示す。
[0035] 図 3Cは、絶縁膜 INS上にまず厚さ約 20nmのアルミナ膜 ALOを形成し、その上に それぞれ厚さ約 20nm、 lOnmの Ti膜 TIを堆積し、その上に Pt下部電極 LE, PZT 強誘電体膜 FD, Pt上部電極 UEを形成したサンプル S 13、 S 14の構成を示す。サン プルを作製する途中でいくつかの測定を行った。
[0036] 図 3Dは、 Pt下部電極 LEを基板温度 350°Cで、厚さ 180nm堆積した後、 4軸 X線 回折 (XRD)により測定した、 Pt下部電極 LEの（111)面配向のロッキング半値幅（F WHM)を示すグラフである。ウェハ中央、上部、下部、左部、右部の 5点で測定を行 つた。横軸は測定点を示し、縦軸は半値幅を単位 (度)で示す。半値幅が小さいほど 結晶性がょ 、ことを示して 、る。 Pt膜の下に 20nmの Ti膜を形成したサンプル SI 1は 、標準サンプルと考えることができる。標準品の半値幅は約 3. 0度である。 Pt膜の下 の Ti膜をアルミナ膜に変更したサンプル S 12は結晶性が劣化して 、る。 Ti膜の下に さらにアルミナ膜を挿入したサンプル S 13は、標準サンプル S 11と同程度の半値幅 であり、アルミナ膜挿入による結晶化への影響はほとんど見られない。 Ti膜の厚さを 1 Onmと減少させたサンプルでは、結晶性が若干向上して 、る。
[0037] Pt下部電極 LEの上に、それぞれ厚さ 150nm、 120nmの PZT膜をスパッタリング で形成し、ラピッドサ一マルアニール (RTA)を行って結晶化させた。
[0038] 図 3Eは、厚さ 150nmの PZT膜の (111)配向を 4軸 XRDで測定したロッキング半値
幅を示すグラフである。図 3D同様、横軸はウェハ中央、上下、左右 5点の測定点を 示し、縦軸は半値幅を示す。標準品の半値幅は約 3. 9度である。 Ti膜をアルミナ膜 に変更したサンプル S12, Ti膜の下にアルミナ膜を挿入したサンプル S 13では、（11 1)結晶性への影響はほとんど見られない。 Ti膜の厚さを lOnmに減少し、下にアルミ ナ膜を挿入したサンプル S 14では、 PZT膜の (111)結晶性が向上している。 PZT膜 の結晶性力も言えば、 Pt下部電極の下にアルミナ膜上に Ti膜を積層した 2層構造を 挿入し、かつ Ti膜の厚さを減少したサンプルが最も良 、結果を示して 、る。
[0039] 図 3F、 3Gは、厚さ 150nm及び厚さ 120nmの PZT膜の上に Pt上部電極 UEを形 成し、上部電極、強誘電体膜をパターユングして平面形状 50 m X 50 mのキャパ シタを作成し、 3V印加時のスイッチング電荷量を測定した結果を示すグラフである。 横軸で各サンプルを示し、縦軸でスイッチング電荷量を単位 (CZcm2)で示す。強 誘電体キャパシタを形成した状態の測定値を菱形で示し、さらに層間絶縁膜を形成 し、第 1メタル配線を形成した状態の測定値を矩形で示す。
[0040] Pt下部電極下に単層アルミナ膜を形成した、 PZT膜厚 150nmのサンプル S12aに 対し、 Pt下部電極下に単層 Ti膜を形成した、 PZT膜厚 150nmのサンプル Sl laは、 キャパシタ状態では若干高 、スイッチング電荷量を示して 、るが、第 1メタル配線形 成後ではほぼ同等のスイッチング電荷量まで減少しており、工程劣化を生じて 、るこ とを示唆している。 PZT膜厚が 120nmとなると、アルミナ膜のサンプル S 12bに対す る Ti膜のサンプル S 1 lbの工程劣化は著しく増大して 、る。
[0041] Pt下部電極下に、アルミナ膜と Ti膜の積層を配置したサンプル S13, S14は、スィ ツチング電荷量が大きぐ工程劣化もほとんど認められない。配線形成に伴うァニー ルの影響の可能性もある力 良好なスイッチング電荷量を示せることは変わらない。 P
ZT膜を薄くしても良好な結果を示して!/ヽる。
[0042] 図 3H, 31は、 PZT膜厚 150nm及び 120nmのセルアレイにおけるスイッチング電 荷量の測定値を示す。セルアレイにおいては配線が必要であり、第 1メタル配線まで 形成している。印加電圧を 3Vと 1. 8Vの 2値で行った。高い測定値が 3V印加時,低 い測定値が 1. 8V印加時である。積層膜を形成したサンプル S 13, S14において、ス イッチング電荷量が全体的に高ぐ特に 1. 8V印加時に高いスイッチング電荷量を示
している。単層 Ti膜を形成したサンプル SI 1は、 PZT膜を 120nmと薄くし、印加電 圧を 1. 8Vと低下した時のスイッチング電荷量の劣化が大き 、。
[0043] 図 3Jは、各サンプルの印加電圧に対するスイッチング電荷量を示すグラフである。
低電圧領域では、 PZT膜を 120nmと薄くした Ti膜 Zアルミナ膜積層サンプル S 13b , S14bの立ち上がりが速い。高電圧領域では、 PZT膜厚が 150nmで、 Pt下部電極 下に Ti膜 Zアルミナ膜を積層したサンプル S 13a, S 14aの飽和スイッチング電荷量 が大きい。大きなスイッチング電荷量を得る点からは、 Pt下部電極下に、 Ti膜 Zアル ミナ膜の積層を形成した構成が好まし ヽ。
[0044] 図 3K, 3Lは、 PZT膜厚 150nm、 120nmの時の各サンプルのリーク電流の測定 値を示す。横軸が図 3H, 31同様のサンプルの差を示し、縦軸がリーク電流を単位（ A)で示す。密着膜として AIO膜を用い、 Ti膜を有さないサンプル S 12が飛び離れて 大きなリーク電流を示す。 Pt下部電極下に Ti膜を形成しないと、リーク電流が著しく 大きくなると考えられる。なお、密着膜として TiO膜を用いた場合は、リーク電流が大 きいのみでなぐその上に形成する下部電極、強誘電体膜の結晶性が劣化し、歩留 まりが低下する。
[0045] リーク電流は PZT膜中のリークパスを示唆する。作成した状態の PZT膜は過剰の P bを含み、リークパスを形成することが考えられる。 Pt下部電極下に Ti膜が存在すると 、 Pb原子が拡散した時 Ti膜が Pb原子を吸収し、さらに、 Ti原子が PZT膜中に拡散し 、格子欠陥を埋めることが推測される。このような現象により、 Pt下部電極下に Ti膜を 備えるサンプルのリーク電流は低 、のであろう。
[0046] Pt下部電極下に Ti膜を形成しただけでは、図 3F, 3G,図 3H, 31のサンプル S 11 に示すように工程劣化が大きい。下部電極下方から水素、水分が浸入し、強誘電体 膜の結晶性を劣化してしまうことが推測される。 Ti膜の下にさらにアルミナ膜を配置 すると、アルミナ膜が水素、水分の拡散を防止し、強誘電体膜の結晶性劣化を抑制 すると考えられる。
[0047] なお、 Tiを供給でき、かつ強誘電体膜の過剰組成を吸収できる導電性密着膜の材 料として、 Tiの他、 Tiを含む TiN, TiAIN, TiAlONも使用できるであろう。導電性密 着膜は、スパッタリング、電子ビーム蒸着等の物理的堆積法、リアクティブスパッタリン
グ等の物理ィ匕学的堆積法で形成できる。
[0048] 水素、水分の拡散を防止できる絶縁性水素拡散防止膜の材料としては、アルミナ（ 酸化アルミニウム、 AIO)に限らず、窒化アルミニウム（A1N)、窒化チタン一アルミ- ゥム（TiAIN) ,酸化タンタル (TaO) ,酸化チタン (TiO) ,酸化ジルコニウム（ZrO)を 用いても有効であろう。絶縁性水素拡散防止膜の成膜は、スパッタリング等の物理的 堆積法、 CVD等の化学的堆積法、リアクティブスパッタリングなどの物理ィ匕学的堆積 法で形成できる。
[0049] 図 1A— 1Dは、以上の実験結果に基づく本発明の実施例 1による半導体装置の製 造方法及び得られる半導体装置を示す。
[0050] 図 1Aに示すように、シリコン基板などの半導体基板 1の表面に、活性領域を画定す る素子分離領域 2を、例えばシリコン局所酸化（local oxidation of silicon, LOCOS) により形成する。 nチャネルトランジスタを形成する領域には p型ゥエル、 pチャネルトラ ンジスタを形成する領域には n型ゥエルを形成する。以下、 nチャネルトランジスタを形 成する場合を例にとって説明するが、 Pチャネルトランジスタにおいては導電型を反 転させる。
[0051] 活性領域表面を熱酸化し、例えば厚さ 10nmのゲート酸ィ匕膜 3を形成する。ゲート 酸ィ匕膜 3上にポリシリコン膜 4、 WSi2等のシリサイド層 5を堆積し、ゲート電極形状に パター-ングする。パター-ングされたゲート電極及び必要に応じて形成するレジス トパターンをマスクに、 n型イオンを低カ卩速エネルギで注入し、ソース Zドレイン SZD のエクステンション EXを形成する。基板上に酸ィ匕シリコン膜を堆積し、リアタティブイ オンエッチング等で異方性エッチングし、ゲート電極側壁上にサイドウォールスぺー サ 6を形成する。
[0052] サイドウォールスぺーサを形成したゲート電極及び必要に応じて形成するレジスト ノ ターンをマスクに、 n型イオンを高ドーズ量で注入し、ソース Zドレイン SZDの高濃 度領域 HDを形成する。なお、ポリシリコン膜 4上にシリサイド層 5を堆積せず、この段 階で、 Coなどのシリサイド反応可能な金属膜を堆積し、ァニールを行ってシリサイド 膜を形成してもよい。
[0053] このようにして形成された MOSトランジスタを覆うように、酸素拡散防止機能を有す
る酸ィ匕窒化シリコン等の絶縁性酸素ノ リア膜 7を堆積する。さらに酸ィ匕シリコン膜 8を 例えば厚さ 700nm程度 TEOSを用 、た CVDにより堆積する。必要に応じて化学機 械研磨 (CMP)等により、表面を平坦化する。窒素雰囲気中、 650°C、 30分間のァ ニールを行い、酸ィ匕シリコン膜 8の脱ガスを行う。以上の工程は、 CMOS半導体装置 形成の公知の工程であり、公知の変更、追加、修正などを行ってもよい。
[0054] 酸ィ匕シリコン膜 8の上に、アルミナ等の絶縁性水素拡散防止膜 11を例えばスパッタ リングにより厚さ 20nm程度堆積する。加工性を考慮すると、アルミナ膜の厚さは、 10 Onm以下が好ましぐ一般的には 20— 50nm程度が好ましい。 CVD等により緻密な 膜を形成する場合は膜厚をさらに減少することも可能であろう。この場合も絶縁性水 素拡散防止膜の厚さは lnm以上とすることが望ましいであろう。
[0055] 絶縁性水素拡散防止膜 11の上に、 Ti等の導電性密着膜 12を、基板温度 150°C で、スパッタリングにより厚さ lOnm程度堆積する。 Ti膜の成膜温度は、 10°C以上、 2 00°C以下が好ましい。 Ti膜の厚さは l〜25nmが好ましい。 Ti膜を 30nm以上に厚く すると、その上に形成する下部電極、強誘電体膜の結晶配向性が悪くなる。
[0056] 導電性密着膜の上に、 Pt等の下部電極 LEをスパッタリングにより厚さ 180nm程度 堆積する。基板温度は 100°C〜350°Cが好ましい。下部電極 LE上に、 PLZT( (Pb , La) (Zr, Ti) 03)等の強誘電体膜 FDを厚さ 100〜200nm程度 RFスパッタリング によりアモルファス状態で堆積する。 Ar, 02を含む雰囲気中で 650°C以下の RTA を行い、さらに酸素雰囲気中で 750°Cの RTAを行う。このァニールにより、強誘電体 膜 FDが結晶化し、下部電極 LEは緻密化する。この結果、下部電極 LE,強誘電体 膜 FD間の界面での Ptと Oの相互拡散は抑制される。さらに、強誘電体膜中の過剰 P bは、導電性密着膜中に拡散し、導電性密着膜中の Tiが強誘電体膜中に這い上が り、強誘電体膜中の組成を安定化する。
[0057] 強誘電体膜 FD上に、上部電極 UEを形成する。例えば、まず、基板温度 300°C程 度で、それぞれ流量 lOOsccm程度の Arと 02を流し、厚さ 50nm程度の結晶化した I rO膜をリアクティブスパッタリングにより形成し、その上にさらに厚さ 200nm程度の Ir O膜をスパッタリングで形成する。後者の膜は、成膜時に結晶化している必要はない
[0058] 基板の背面洗浄を行い、上部電極 UEをパターユングする。 02雰囲気中， 650°C 、 60分間ァニールを行い、強誘電体膜が受けたダメージを回復させる。その後、強 誘電体膜 FDのパターユングを行う。ノターユングで分割された強誘電体膜 FD、上 部電極 UEを覆うように、アルミナなどの水素拡散防止膜 16をスパッタリングで堆積す る。酸素雰囲気中のァニールを行った後、アルミナ等の水素拡散防止膜 16、下部電 極 LEのパターニングを同時に行う。酸素雰囲気中のァニールを行い、水素拡散防 止膜を密着させる。
[0059] ノターユングされた下部電極 LEの周縁から引き込んだ形状で、強誘電体膜 FDが ノターニングされ、強誘電体膜 FDの周縁から引き込んだ形状で上部電極 UEがバタ 一ユングされる。強誘電体膜 FDは下部電極 LE上にのみ、下部電極に内包される平 面形状でパターニングされ、下部電極 LE外には張り出さな 、。
[0060] このようにして形成された強誘電体キャパシタを覆うように、さらにアルミナ等の水素 拡散防止膜 17をスパッタリングで全面に堆積し、酸素雰囲気中でァニールを行う。数 回のァニールにより強誘電体膜中の組成が安定ィ匕し、リークが抑制される。
[0061] 強誘電体キャパシタを覆って、高密度プラズマ CVDにより、酸ィ匕シリコンの層間絶 縁膜 18を例えば厚さ 1. 5 /z m程度堆積し、 CMPで表面を平坦ィ匕する。 N20ガスを 用いたプラズマァニールを行い、層間絶縁膜表面を若干窒化する。水分遮蔽機能が 生じる。なお、 N20の代わりに、 Nまたは Oのいずれか一方を含むガス中でプラズマ 処理してちょい。
[0062] 層間絶縁膜 18上にレジストパターンを形成し、層間絶縁膜 18、水素拡散防止膜 1 7, 16、酸ィ匕シリコン膜 8、酸ィ匕窒化シリコン膜 7を貫通し、ソース Zドレイン領域 SZ Dに達する接続孔 CHをエッチングする。スパッタリングで Ti膜、 TiN膜を堆積し、ノ リ ァメタル膜 BMを形成した後、 CVDによりブランケット Wの主導電膜 MMを堆積する
[0063] 図 1Bに示すように、 CMPにより、層間絶縁膜 18上の不要導電膜を除去し、層間絶 縁膜 18と表面をそろえた Wプラグ PLを形成する。プラグ PLを覆うように、層間絶縁 膜 18上に酸ィ匕窒化シリコン膜 21を例えばプラズマ促進 (PE) CVDにより堆積し、 W プラグ PLの酸化防止膜を形成する。
[0064] 図 1Cに示すように、酸ィ匕窒化シリコン膜 21上に、レジストパターンを形成し、酸ィ匕 窒化シリコン膜 21、層間絶縁膜 18、水素拡散防止膜 17, 16を貫通し、強誘電体キ ャパシタの上部電極 UE,下部電極 LEに達する接続孔 CHをエッチングする。酸素 雰囲気中でァニールを行い、ダメージを回復する。
[0065] 図 1Dに示すように、レジストパターンを剥離し、酸ィ匕窒化シリコン膜 21をエッチバッ クすることで除去し、 Wプラグ PLの表面を露出させる。接続孔を埋め込むようにアルミ な！、しアルミ合金の配線層を形成し、レジストパターンをマスクとしてエッチングしてメ タル配線 Mlを形成する。図示の構成では、トランジスタの一方のソース Zドレイン S ZDと強誘電体キャパシタの下部電極 LEが接続され、メモリセルが形成される。必要 に応じて、さらに層間絶縁膜、配線の形成を行う。
[0066] 本実施例によれば、下部電極 LEの下に Ti等の導電性密着膜を配し、その下にァ ルミナなどの絶縁性水素拡散防止膜を配した。強誘電体キャパシタが上面、側面を 上部絶縁性水素拡散防止膜で覆われるのみでなぐ底面も下部絶縁整数磯拡散防 止膜で覆われるので、水素、水分が侵入する経路がなくなり、工程劣化及び環境の 影響を受けに《なる。下部絶縁性水素拡散防止膜の上には導電性密着膜が配され るのでリーク電流を抑制することができる。微細化を行っても、スイッチング電荷の過 剰の減少を抑制し、反転電荷量を向上できる。抗電圧を低減し、疲労耐性、インプリ ント耐性を向上させることができる。
[0067] 図 4は、 CMOS回路を集積ィ匕した、実施例 1の変形例を示す。メモリセルの転送トラ ンジスタと共に CMOS論理回路を形成する。図中右側は、図 1Dと同様の強誘電体 メモリ構成を示す。図中左側に CMOS論理回路を示す。素子分離領域で画定され た活性領域に p型ゥ ル PW、 n型ゥ ル NWを形成する。 p型ゥ ル PW内には、転 送トランジスタと同一工程で nチャネルトランジスタ NMOSが形成される。 n型ゥエル N W内には、導電型を反転させた pチャネルトランジスタ PMOSが形成される。トランジ スタを酸ィ匕窒化シリコン膜 7、酸ィ匕シリコン膜 8で覆い、その上に下部絶縁性水素拡 散防止膜 11、導電性密着膜 12を形成する。
[0068] 導電性密着膜 12の上に Ptの下部電極 LEを形成し、下部電極 LE上に厚さ 120η mの ΡΖΤの強誘電体膜 FDを形成する。強誘電体膜 FD上に Pt上部電極 UEを形成
し、絶縁性水素拡散防止膜 17、層間絶縁膜 18で覆う。
[0069] 転送トランジスタのソース Zドレインに対する接続孔と同時に、 CMOSトランジスタ に対する接続孔が形成され、 Wプラグ PLが埋め込まれる。第 1メタル配線でインバー タが接続される。
[0070] 実際に CMOSを集積ィ匕したサンプルを形成した。絶縁性水素拡散防止膜 11は厚 さ 20nmのアルミナ膜で形成し、導電性密着膜 12は、 Tiで形成し、厚さ 20nm、およ び lOnmの 2種類を形成した。厚さ 20nmの Ti層を形成したサンプルを S23とし、厚さ lOnmの Ti層を形成したサンプルを S24とする。測定値を図 5A— 5Eに示す。
[0071] 図 5Aは、キャパシタの面積を 50 m X 50 mとしたサンプルの 3V印加時のスイツ チング電荷量を示す。図 5B, 5Cは、キャパシタセルアレイにそれぞれ 3V、および 1. 8Vを印加した時のスイッチング電荷量の測定値を示す。図 5Dは、セルアレイのリー ク電流の測定値を示す。図 5A— 5Dにおいては、第 1層目のメタル配線まで作成し たサンプルの測定値を菱形で示し、 3層目のメタル配線まで割く際したサンプルの測 定値を三角で示す。図 5Eは、印加電圧に対するスイッチング電荷量の変化を示す。
[0072] 図 5Aに示されるように、 50 m X 50 mのキャパシタは多層配線形成でほとんど 劣化しない。図 5B, 5Cに示されるように、 1層目メタル配線形成から 3層目メタル配 線形成までスイッチング電荷量は若干低下する力 ほとんど同じレベルと言える程度 である。図 5Eに示されるように、 Ti導電性密着膜の厚さが lOnmの場合は、 Qtvの立 ち上がりが速ぐ低電圧のスイッチング電荷量も大きくなる。図 5Dに示されるように、 セルキャパシタのリーク電流は、 Ti膜の厚さによらず、配線形成により減少した値を 示している。ァニールの効果なども考えると、リーク電流はほとんど増加はしないと言 えるであろう。低抗電圧、 Qsw向上、低リーク電流、工程劣化の抑制に効果が見られ た。
[0073] Ti膜の厚さが 20nmのサンプルで、歩留まり 80%が得られ、 Ti膜の厚さが lOnmの サンプルで歩留まり 83%が得られた。 Ti膜厚減少により、結晶性の向上が期待でき 、歩留まりに反映されると考えられる。
[0074] 以上絶縁膜上にプレーナ型の強誘電体キャパシタを形成する場合を説明した。導 電性プラグ上に強誘電体キャパシタを形成するスタック型も可能である。以下、スタツ
ク型強誘電体キャパシタを形成する実施例 2を図 6A—6Fを参照して説明する。
[0075] 図 6Aに示すように、シリコン基板などの半導体基板 1に、シヤロートレンチアイソレ ーシヨン（STI)等による素子分離領域 2を形成する。イオン注入により p型ゥエル PW , n型ゥヱル NWを形成する。
[0076] 実施例 1同様の工程により MOSトランジスタ構造を形成する。即ち、活性領域表面 を熱酸化してゲート酸化膜 3を形成し、ポリシリコン膜 4、シリサイド膜 5を形成して、ゲ ート電極にパターユングする。 p型ゥエル上では n型ゲート電極、 n型ゥエル上では p型 ゲート電極を形成する。 n型不純物イオンを p型ゥエルに注入し、 n型ソース Zドレイン のエクステンションを形成する。 n型ゥヱルに対しては p型不純物イオンを注入する。 酸ィ匕シリコン等の絶縁膜を堆積し、異方性エッチングを行うことでサイドウォールスぺ ーサ 6を形成する。さらに高濃度の n型不純物イオンを p型ゥエルに、 p型不純物ィォ ンを n型ゥエルにイオン注入し、高濃度のソース Zドレイン領域を形成する。
[0077] ここまでは公知の CMOS製造工程であり、他の公知の工程を用いることもできる。
図に示す 2つの NMOSは、中央のソース Zドレインが両側の NMOSに共通の領域 である。
[0078] MOSトランジスタを覆って、厚さ 200nmの酸化窒化シリコン膜 7を CVDで堆積し、 その上に厚さ lOOOnmの酸化シリコン膜 8を CVDで堆積し、 CMPで平坦化する。 N 2雰囲気中、 650°C、 30分間のァニールを行い、脱ガスを行う。酸ィ匕シリコン膜 8上に 、厚さ 50nm程度の酸ィ匕アルミニウムの絶縁性水素拡散防止膜 11をスパッタリングで 形成する。絶縁盛衰度拡散防止膜 11は、酸ィ匕アルミニウムの他、窒化アルミニウム、 TiAlN、酸化タンタル、酸化チタン、酸化ジルコニウムでも形成できょう。
[0079] 図 6Bに示すように、絶縁性水素拡散防止膜 11上にレジストパターンを形成し、 M OSトランジスタのソース Zドレイン領域に達するコンタクト孔 CHをエッチングする。中 央のソース Zドレイン領域はビット線に接続し、両側のソース Zドレイン領域はキャパ シタに接続する。 N2雰囲気中、 650°C、 30分間のァニールを行う。厚さ 20nmの Ti 層、厚さ 50nmの TiN層、厚さ 20nmの Ti層をスパッタリングし、密着層を兼ねたバリ ァ膜 BMを形成する。バリア膜 BMの上に、 CVDにより W膜を厚さ 300nm成膜し、コ ンタクト孔 CHを埋める。
[0080] 図 6Cに示すように、絶縁性水素拡散防止膜 11上の導電層を低圧 (研磨) CMPや 電解機械研磨 (ECMP)で除去し、コンタクト孔内に導電性プラグ PL1を残す。酸ィ匕 アルミニウム膜を疎突破とした低圧研磨 CMPや電解機械研磨 (ECMP)を用いると、 周囲の絶縁膜表面と同一レベルの平坦性のよい Wプラグ表面が得られる。
[0081] 図 6Dに示すように、 Wプラグ PLを覆うように、酸化アルミニウム膜 11上に、厚さ 25 nm以下の Ti膜の導電性密着膜 12、導電性酸素バリア膜 14、下部電極 LEを成膜す る。下地表面が平坦であるため、結晶性のよい膜を成膜できる。導電性酸素バリア膜 14は、例えば厚さ 100— 200nmの貴金属 Ir, Ruや、 TiAIN膜で形成できる。この酸 素バリア膜を形成することで強誘電体膜成膜時や結晶化ァニール時の酸素が Wブラ グに拡散することを防止できる。導電性密着膜は、 Ti膜に代え、 TiN膜、 TiAIN膜、 TiAlON膜で形成できる可能性もある。下部電極 LEは、厚さ 50— 200nm程度の Pt 膜で形成する。下部電極は、 Pt, Ir, Ru, Rh, Re, Os, Pd、これらの酸化物、 SrRu 03からなる群力 選択した材料で形成できる。
[0082] 下部電極 LE上に例えば厚さ 120nmの PZT膜からなる強誘電体膜 FDを MOCVD で成膜する。 MOCVDは、例えば、成膜温度を 580°Cとし、 Pbソースとして Pb (DP M) 2 (DPM：ジピバロィルメタナイト）を 0. 32ml/min、 Zrソースとしてテトラキス（ィ ソプチリルビバロイルメタナイイト）ジルコニウム Zr (dmhd) 4 (dmhd：イソプチリルビバ ロイルメタナト）を 0. 2mlZmin、 Tiソースとしてチタニウムジ (イソプロポキシ）ビス（ジ ピバロィルメタネート） Ti (0—iPr) 2 (DPM) 2 (iPr：イソプロポキシ）を 0. 2ml/min 導入し、酸素分圧を 5Torrとして行う。原料は THF (テトラシクロへキサン）にモル比 3 %の濃度で溶解させ、液体の状態で気化器まで輸送した。気化器温度を 260°Cとし て THF及び原料を気化させ、酸素と混合した後、ウェハ上にシャワーヘッドを介して 吹きつける。成膜時間は 420秒とする。上記 MOCVDで得られた PZT膜の組成は P b/ (Zr+Ti) = l. 15, Zr/ (Zr+Ti) =0. 45であった。
[0083] 強誘電体膜の材料は、一般式 AB03で表される PZT, BLT, PLZTを含む添加物 La, Ca, Sr, Si等を微量含む PZT, SBT, Bi系層状化合物を用いることができる。 成膜方法は、スパッタリング、ゾルゲル法 (CSD)、 CVD等がある。
[0084] 強誘電体膜を成膜した後、酸素含有雰囲気中でァニールを行って結晶化させる。
例えば、 Arと 02の混合ガス雰囲気中で基板温度 600°C、 90秒間の第 1ァニール、 酸素雰囲気中、基板温度 750°C60秒間の第 2ァニールを含む RTA処理を行う。こ のァニール処理はコンタクトプラグに影響を与えな 、。貴金属は酸化しても導電性酸 化物になる。下部電極の下には導電性酸素バリア膜があり、酸素の拡散を防止する 。強誘電体膜 FD上に、上部電極 UEを例えば厚さ 200nmの酸化イリジウム膜をスパ ッタリングすることで形成する。上部電極は、 Pt, Ir, Ru, Rh, Re, Os, Pd, SrRuO 3からなる群力 選択した少なくとも 1種を含む、金属又は金属酸化物の単層又は複 層構成で形成できる。
[0085] 図 6Eに示すように、ハードマスクを用いて上部電極 UE,強誘電体膜 FD,下部電 極 LE,導電性酸素バリア膜 14、導電性密着膜 12を順次高温や常温の一括エッチ ングでパターユングする。エッチング後、ハードマスクは除去する。酸素を含む雰囲 気中、 350°C、 1時間のァニールを行う。形成された強誘電体キャパシタを覆って、酸 化アルミニウム等の絶縁性水素拡散防止膜 17をスパッタリングや CVDで厚さ 20— 1 OOnm成膜する。酸素を含む雰囲気中で 550°C— 650°Cでダメージ回復ァニールを 行う。その後、層間絶縁膜 18を形成し、 CMPで表面を平坦化する。
[0086] 図 6Fに示すように、中央の Wプラグ PL1及び強誘電体キャパシタの上部電極に達 する接続孔をエッチングし、接続孔を埋める Wプラグ PL2を P11同様の工程で作成す る。アルミニウムやアルミニウム合金の第 1メタル配線 Mlを形成し、層間絶縁膜 23で 覆う。層間絶縁膜 23に接続孔を形成し、 Wプラグ PL3を埋め込む。同様の工程を繰 り返し、希望層数の多層配線を形成する。
[0087] 本実施例によれば、導電性プラグを埋め込んだ絶縁膜上に強誘電体キャパシタを 形成するが、下地表面を高度に平坦ィ匕しているので、結晶性の損なわれない下部電 極、強誘電体膜を形成できる。下部電極下に導電性密着膜、絶縁性水素拡散防止 膜を配するので実施例 1同様の効果を期待できる。下部電極下に導電性酸素バリア 膜を配するので、強誘電体膜形成工程の酸素が導電性プラグに達するのを防止で きる。
[0088] 以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものでは ない。例えば、特に断りのない数値は例示であり、種々に変更可能である。その他、
種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
Claims
[1] 半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を覆って、前記半導体基板上方に形成された絶縁膜と、 前記絶縁膜上方に形成され、水素、水分遮蔽能を有する下部絶縁性水素拡散防 止膜と、
前記絶縁性水素拡散防止膜上方に形成された導電性密着膜と、
前記導電性密着膜上方に形成された下部電極と、前記下部電極上に形成され、 平面視上、前記下部電極に内包される強誘電体膜と、前記強誘電体膜上に形成さ れ、平面視上、前記強誘電体膜に内包される上部電極とを有する強誘電体キャパシ タと、
を有し、前記導電性密着膜は前記強誘電体キャパシタの下部電極の密着性を向上 すると共に、前記強誘電体キャパシタのリーク電流を低減する機能を有する半導体 装置。
[2] 前記下部絶縁性水素拡散防止膜は、それぞれ、酸化アルミニウム、窒化アルミ-ゥ ム、 ΤίΑ1Ν、酸化タンタル、酸化チタン、酸化ジルコニウム力もなる群力も選択された 少なくとも 1種の膜を含む請求項 1記載の半導体装置。
[3] 前記下部絶縁性水素拡散防止膜は、それぞれ、厚さ 1〜： LOOnmの酸化アルミ-ゥ ム膜で形成された請求項 2記載の半導体装置。
[4] さらに、前記強誘電体キャパシタの上面、側面を覆って形成され、前記下部絶縁性 水素拡散防止膜と共に、前記強誘電体キャパシタを包む上部絶縁性水素拡散防止 膜を有する請求項 1〜3のいずれか 1項記載の半導体装置。
[5] 前記導電性密着膜は、 Ti、 TiN、 T1A1N、 TiAlONカゝらなる群カゝら選択された少な くとも 1種の膜を含む請求項 1〜4のいずれか 1項記載の半導体装置。
[6] 前記導電性密着膜は、 Ti単層で形成された請求項 5記載の半導体装置。
[7] 前記 Ti単層の導電性密着膜の厚さは、 l〜25nmの範囲にある請求項 6記載の半 導体装置。
[8] 前記強誘電体は、 PZT,添加物を微量ドープした PZT、 BLT、 SBT、 Bi系層状ィ匕
合物のいずれかである請求項 1〜7のいずれか 1項記載の半導体装置。
[9] 前記下部電極は、 Pt, Ir, Ru, Rh, Re. Os, Pd、これらの酸化物、 SrRuO力 な
3 る群力 選択された少なくとも 1種の材料の膜を含む請求項 1〜8のいずれか 1項記 載の半導体装置。
[10] 前記強誘電体キャパシタの下部電極底面は、全面が前記導電性密着膜及び前記 下部絶縁性水素拡散防止膜で覆われ、さらに
前記強誘電体キャパシタを覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、それぞれ、前記下部電極、前記上部電極に達する導電 性プラグと、
を有する請求項 1〜9のいずれか 1項記載の半導体装置。
[11] さらに、
前記絶縁膜、前記下部絶縁性水素拡散防止膜を貫通し、前記半導体素子、前記 導電性密着膜を電気的に接続する下方導電性プラグと、
前記導電性密着層と前記下部電極との間に形成された導電性酸素バリア膜と、 前記強誘電体キャパシタを覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記上部電極に達する上方導電性プラグと、 を有する請求項 1〜9のいずれか 1項記載の半導体装置。
[12] (a)トランジスタを形成した半導体基板上に、絶縁性酸素バリア膜、層間絶縁膜を 堆積する工程と、
(b)前記層間絶縁膜上方に絶縁性水素拡散防止膜を形成する工程と、
(c)前記絶縁性水素拡散防止膜上方に、 Tiを含む導電性密着膜を形成する工程 と、
(d)前記導電性密着膜上方に、下部電極、強誘電体膜、上部電極の積層を含み、 上層は下層外に張り出さな ヽ強誘電体キャパシタを形成する工程と、
(e)前記工程 (d)の後、酸素を含む雰囲気中でァニールを行う工程と、 を含む半導体装置の製造方法。
[13] 前記工程 (b)は、物理的堆積法、化学的堆積法で、酸ィ匕アルミニウム、窒化アルミ ユウム、 TiAlN、酸化タンタル、酸化チタン、酸化ジルコニウムからなる群から選択さ
れた少なくとも 1種の膜を形成する請求項 12記載の半導体装置の製造方法。
[14] 前記工程 (b)は、厚さ 1 lOOnmの酸ィ匕アルミニウム膜を形成する請求項 13記載 の半導体装置の製造方法。
[15] 前記工程 (c)は、物理的堆積法、物理化学的堆積法で、 Ti、 TiN、 T1A1N、 TiAlO
N力もなる群力も選択された少なくとも 1種の膜を形成する請求項 12〜 14のいずれ 力 1項記載の半導体装置の製造方法。
[16] 前記工程 (c)は、 Ti膜をスパッタリングで形成する請求項 15記載の半導体装置の 製造方法。
[17] 前記工程 (c)は、基板温度 10— 200°Cでスパッタリングする請求項 16記載の半導 体装置の製造方法。
[18] さらに、
(f)前記工程 (b)と (c)の間に、前記絶縁性水素拡散防止膜、層間絶縁膜、絶縁性 酸素バリア膜を貫通し、前記半導体素子に達する導電性プラグを形成する工程と、
(g)前記工程 (c)と (d)の間に、前記導電性密着膜上に導電性酸素バリア膜を形成 する工程と、
を含む請求項 12〜17のいずれか 1項記載の半導体装置の製造方法。
[19] 前記工程 (f)が、
(f 1)前記絶縁性水素拡散防止膜、層間絶縁膜、絶縁性酸素バリア膜を貫通す るコンタクト孔をエッチングする工程と、
(f 2)前記コンタクト孔を埋め込んでプラグ材料を堆積する工程と、
(f- 3)前記絶縁性水素拡散防止膜をストツバとして、前記絶縁性水素拡散防止膜 状の前記プラグ材料を研磨で除去する工程と、
を含む請求項 18記載の半導体装置の製造方法。
[20] 前記工程 (f 3)が、低圧化学機械研磨、または電解機械研磨である請求項 19記 載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007547801A JPWO2007063573A1 (ja) | 2005-11-29 | 2005-11-29 | 半導体装置とその製造方法 |
| CNA2005800521807A CN101322241A (zh) | 2005-11-29 | 2005-11-29 | 半导体器件及其制造方法 |
| PCT/JP2005/021854 WO2007063573A1 (ja) | 2005-11-29 | 2005-11-29 | 半導体装置とその製造方法 |
| KR1020087012307A KR100989086B1 (ko) | 2005-11-29 | 2005-11-29 | 반도체 장치와 그 제조 방법 |
| US12/128,088 US8497537B2 (en) | 2005-11-29 | 2008-05-28 | Semiconductor device with ferro-electric capacitor |
| US13/754,924 US20130149796A1 (en) | 2005-11-29 | 2013-01-31 | Semiconductor device with ferro-electric capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2005/021854 WO2007063573A1 (ja) | 2005-11-29 | 2005-11-29 | 半導体装置とその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| US12/128,088 Continuation US8497537B2 (en) | 2005-11-29 | 2008-05-28 | Semiconductor device with ferro-electric capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2007063573A1 true WO2007063573A1 (ja) | 2007-06-07 |
Family
ID=38091914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2005/021854 WO2007063573A1 (ja) | 2005-11-29 | 2005-11-29 | 半導体装置とその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US8497537B2 (ja) |
| JP (1) | JPWO2007063573A1 (ja) |
| KR (1) | KR100989086B1 (ja) |
| CN (1) | CN101322241A (ja) |
| WO (1) | WO2007063573A1 (ja) |
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-
2005
- 2005-11-29 KR KR1020087012307A patent/KR100989086B1/ko not_active IP Right Cessation
- 2005-11-29 JP JP2007547801A patent/JPWO2007063573A1/ja active Pending
- 2005-11-29 WO PCT/JP2005/021854 patent/WO2007063573A1/ja active Application Filing
- 2005-11-29 CN CNA2005800521807A patent/CN101322241A/zh active Pending
-
2008
- 2008-05-28 US US12/128,088 patent/US8497537B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR100989086B1 (ko) | 2010-10-25 |
| US8497537B2 (en) | 2013-07-30 |
| KR20080059460A (ko) | 2008-06-27 |
| JPWO2007063573A1 (ja) | 2009-05-07 |
| CN101322241A (zh) | 2008-12-10 |
| US20080224195A1 (en) | 2008-09-18 |
| US20130149796A1 (en) | 2013-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WWE | Wipo information: entry into national phase |
Ref document number: 200580052180.7 Country of ref document: CN |
|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application | ||
| WWE | Wipo information: entry into national phase |
Ref document number: 2007547801 Country of ref document: JP |
|
| WWE | Wipo information: entry into national phase |
Ref document number: 1020087012307 Country of ref document: KR |
|
| NENP | Non-entry into the national phase |
Ref country code: DE |
|
| 122 | Ep: pct application non-entry in european phase |
Ref document number: 05811397 Country of ref document: EP Kind code of ref document: A1 |