JP2005277315A - 強誘電体メモリ素子およびその製造方法 - Google Patents

Abstract

【課題】強誘電体メモリ素子形成プロセスにおいて発生する水素雰囲気によって、強誘電体層が還元ダメージを受けない強誘電体メモリ素子およびその製造方法を提供する。
【解決手段】強誘電体キャパシタを水素バリア膜で被覆すると同時に、この強誘電体キャパシタの上電極上に設けられたコンタクトホールの内壁にも水素バリア膜を被覆し、コンタクトホールから強誘電体キャパシタへの水素浸入を防止する。
【選択図】 図９

Description

本発明は強誘電体メモリ素子の製造方法に関する。

強誘電体特有の自発分極を利用した不揮発性メモリ素子（強誘電体メモリ素子）は、その高速書き込み／読み出し、低電圧動作等の特徴から、既存の不揮発性メモリのみならず、ＳＲＡＭ（スタティックＲＡＭ）やＤＲＡＭ等の殆どのメモリに置き換わる可能性を秘めた究極のメモリとして注目されている。強誘電体材料としては数々の候補が挙げられているが、中でもチタン酸ジルコン酸鉛（ＰＺＴ）をはじめとするペロブスカイト型酸化物やＳｒＢｉ₂Ｔａ₂０₉等のビスマス層状化合物が極めて優れた強誘電特性を示すため有望視されている。

一般に上述の酸化物材料をキャパシタ絶縁層として用いる場合、上電極形成後に、各メモリ素子間の電気的絶縁を主目的としてＳｉＯ₂等の層間絶縁膜で被覆される。その成膜手法としては、段差被覆性に優れるＣＶＤ（Chemical Vapor Deposition）法をもちいるのが一般的である。ところがこのような成膜手法をもちいると、反応副生成物として水素が発生する。特に活性化した水素がＳｉＯ₂及び上電極を透過して強誘電体薄膜まで到達すると、その還元作用によって強誘電体の結晶性が損なわれ、電気特性が著しく劣化してしまう。また、スイッチング素子としてのＭＯＳトランジスタは、素子製造工程で発生するシリコン単結晶中の格子欠陥によって特性が劣化するため、最終段階において水素混合窒素ガス中で熱処理を施す必要がある。ところがこの工程における水素濃度は上述の層間絶縁膜形成時にくらべてさらに高濃度であり、強誘電体薄膜に与えるダメージはより深刻となる。

このような水素による強誘電体キャパシタの還元劣化を防止するため、強誘電体薄膜キャパシタを形成後、これを覆うように保護膜を成膜して水素の侵入を阻止する方法が試みられている。この保護膜は一般的に水素バリア膜と称されている。この保護膜の存在によって、層間絶縁膜形成時の水素雰囲気から強誘電体キャパシタが隔離されるため、電気特性の初期値からの劣化を防止することができる。

しかしながら、配線によって上部電極と電気的接続をおこなうためには、強誘電体キャパシタの上部電極上にコンタクトホールを形成する必要がある。すなわちこのコンタクト部では水素バリア膜も除去されてしまうため、配線層の形成以降に発生する水素雰囲気からキャパシタを保護できないという問題点があった。この問題を解決する一手段としてしばしば、上部電極自身に水素バリア機能を備える方法が挙げられる。導電性である酸化物材料が精力的に研究され、ＩｒＯｘはその代表例である。ところが強誘電体材料の種類によってはイリジウムの酸化膜を上部電極としてもちいるとキャパシタの初期特性が確保できない場合がある。白金を用いる場合は初期特性を確保できるものの、水素に対して触媒作用を発現するため強誘電体の結晶性を著しく損ねてしまう。配線層の形成時に生じたキャパシタのダメージは酸素雰囲気における加熱などリカバリー処理によって回復が可能であるが、コンタクトホールが開口している以上、さらに後工程で水素が発生すると、再度還元ダメージが生じてしまうという問題点があった。

本発明の強誘電体メモリ素子は、上部電極が水素バリア機能を発現する材料ではなくても、強誘電体層への還元ダメージを抑止できる素子構造を提供することを目的としている。また、本発明の強誘電体メモリ素子の製造方法は、上部電極として水素バリア機能を有する材料をもちいなくても、プロセスに起因した強誘電体薄膜の還元劣化を防止することを目的としている。

本発明の強誘電体メモリ素子は、１）半導体基板上に形成された下部電極、酸化物強誘電体薄膜および上部電極で構成される強誘電体キャパシタと、２）前記強誘電体キャパシタ上に形成された層間絶縁膜と、３）前記層間絶縁膜の前記上部電極上に開口されたコンタクトホールと、４）前記コンタクトホールを介して前記上部電極と接続される配線層とを有する強誘電体メモリ素子において、前記コンタクトホールの内壁に水素バリア機能を有する薄膜が配置されていることを特徴とする。

上記構成によれば、配線層の形成時に発生する水素のうち、前記層間絶縁膜を通過してコンタクトホール内へ浸入してくる水素を遮断できるという効果を有する。

本発明の強誘電体メモリ素子は、前記層間絶縁膜上に水素バリア機能を有する薄膜が形成されていることを特徴とする。

上記構成によれば、前記層間絶縁膜表面からの水素浸入を防止できるという効果を有する。

本発明の強誘電体メモリ素子は、前記配線層の表面が水素バリア機能を有する薄膜で被覆されていることを特徴とする。

上記構成によれば、配線層の形成時に発生する水素が配線層上面からコンタクトホール内へ浸入するのを防ぐことができるという効果を有する。

本発明の強誘電体メモリ素子は、前記配線層の側面が水素バリア機能を有する薄膜で被覆されていることを特徴とする請求項２記載の強誘電体メモリ素子。

上記構成によれば、配線層形成以降の工程で発生した水素が、配線層側面からコンタクトホール内へ浸入するのを防止できるという効果を有する。

本発明の強誘電体メモリ素子は、前記配線層が貴金属で構成されることを特徴とする。

上記構成によれば、配線層形成後に前記強誘電体キャパシタを高温で加熱することによって特性を回復させることができるという効果を有する。

本発明の強誘電体メモリ素子は、前記配線層の最下層にイリジウムの酸化物が配置されていることを特徴とする。

上記構成によれば、配線層の形成後に配線層へ浸入した水素が、コンタクトホールを経由して強誘電体キャパシタの上部電極へ到達するのを防止できるという効果を有する。

本発明の強誘電体メモリ素子は、前記強誘電体キャパシタの側壁が水素バリア機能を有する薄膜で被覆されていることを特徴とする。

上記構成によれば、前記層間絶縁膜の形成時に発生する水素から強誘電体キャパシタを保護できるという効果を有する。

本発明の強誘電体メモリ素子は、前記強誘電体キャパシタの下部に水素バリア機能を有する薄膜が配置されていることを特徴とする。

上記構成によれば、前記強誘電体キャパシタを形成した後に発生する水素が、強誘電体キャパシタの下部から強誘電体に到達するのを防止できるという効果を有する。

本発明の強誘電体メモリ素子は、前記水素バリア機能を有する薄膜がアルミニウム、チタン、ハフニウム、ジルコニウム、マグネシウムあるいはタンタルのいずれかの元素をひとつ以上含有する酸化物であることを特徴とする。

上記構成によれば、もっとも優れた水素バリア機能が得られるという効果を有する。

本発明の強誘電体メモリ素子は、前記層間絶縁膜の前記強誘電体キャパシタに接触する領域が０３-ＴＥＯＳ ＳｉＯ₂膜であることを特徴とする。

上記構成によれば、前記層間絶縁膜の形成時における水素ダメージを低減できるという効果を有する。

本発明の強誘電体メモリ素子の製造方法は、１）半導体基板上に下部電極、酸化物強誘電体薄膜および上部電極を積層した後、これをパターニングして強誘電体キャパシタを形成する工程２）前記強誘電体キャパシタ上に層間絶縁膜を堆積する工程、３）前記層間絶縁膜の前記上部電極上にコンタクトホールを開口する工程、４）水素バリア機能を有する薄膜を前記層間絶縁膜上および前記コンタクトホール内に被覆する工程、５）前記水素バリア機能を有する薄膜をエッチバックして前記コンタクトホールの底部に被覆された前記水素バリア機能を有する薄膜を除去する工程、６）前記コンタクトホールに導電性材料を堆積して前記上部電極と接続される配線層とを形成する工程を含むことを特徴とする。

上記方法によれば、前記配線層の形成時に発生した水素のうち、前記層間絶縁膜を浸透・通過してコンタクトホール内へ浸入してくる水素を遮断できるという効果を有する。

本発明の強誘電体メモリ素子の製造方法は、前記５）工程の前に予め前記コンタクトホール開口部以外はレジストで被覆することを特徴とする。

上記方法によれば、前記水素バリア機能を有する薄膜が前記層間絶縁膜上に残るため、後工程において発生する水素が前記層間絶縁膜表面から侵入してくるのを防止できるという効果を有する。

本発明の強誘電体メモリ素子の製造方法は、前記４）工程において、水素バリア機能を有する薄膜はAtomic-Layer CVD（原子層堆積法）によっておこなわれることを特徴とする。

上記方法によれば、前記コンタクトホールの内壁へもカバレッジ良く水素バリア機能を有する薄膜を被覆できるという効果を有する。

本発明の強誘電体メモリ素子の製造方法は、前記Atomic-Layer CVD（原子層堆積法）において、有機原料の酸化剤としてオゾンをもちいることを特徴とする。

上記方法によれば、前記水素バリア機能を有する薄膜の膜質を高めることができると同時に、前記Atomic-Layer CVDのプロセスが前記強誘電体キャパシタの特性に悪影響を与えないという効果を有する。

本発明の強誘電体メモリ素子の製造方法は、前記３）工程の後に前記半導体基板を酸素雰囲気において加熱することを特徴とする。

上記方法によれば、前記コンタクトホール開口時にダメージを受けた前記強誘電体キャパシタの特性を回復することができるという効果を有する。

本発明の強誘電体メモリ素子の製造方法は、前記加熱は前記酸化物強誘電体薄膜の結晶化温度以下でおこなわれることを特徴とする。

上記方法によれば、前記半導体基板の素子にダメージを与えることなく前記強誘電体キャパシタの特性を回復できるという効果を有する。

本発明の強誘電体メモリ素子の製造方法は、前記６）工程において導電性材料の上に連続して水素バリア機能を有する薄膜を形成することを特徴とする。

上記方法によれば、前記配線層の上面に水素バリア機能を有する薄膜が形成されているため、配線層のパターニング時に発生する水素が配線層上面から前記コンタクトホール側へ浸入するのを防止できるという効果を有する。

以下、本発明の実施の形態を図面に基づいて説明する。

はじめに強誘電体薄膜素子の積層過程を模式的に説明する。
スイッチングトランジスタが形成された半導体基板１００上にリソグラフィ工程により、コンタクトホール形成用のレジストパターンを形成後、ドライエッチング法によりコンタクトホールを開口した。Chemical Vapor Deposition(ＣＶＤ)法によりタングステン膜を堆積した後、化学的機械的研磨によりタングステン膜を研磨し、コンタクトホール内にタングステンプラグ１０１を形成した。

次に下電極とタングステンプラグ１０１とのバリアメタル層１０２として窒化チタン膜をスパッタリング法により成膜した。この上に下部電極としてイリジウム酸化膜１０３および白金１０４を積層した。以上の工程によって得られた積層構造を図１に示す。

白金１０４の上にスピンコート法によって鉛、チタンおよびジルコニウムを含む有機溶液を塗布し、乾燥をおこなうことにより前駆体膜を得た。このスピンコートと乾燥の工程は前駆体膜が所望の膜厚に達するまで繰り返した。最後に５２５℃で５分間の酸素アニール処理を施すことにより、結晶性薄膜であるＰｂ(Ｚｒ,Ｔｉ)０３(以下ＰＺＴと表記)１０５を得た（図２）。この上にスパッタリング法により上部電極として白金１０６を成膜した（図３）。

次に、下部電極、ＰＺＴ薄膜および上部電極を所望サイズにパターニングすることによりＰＺＴ薄膜キャパシタ１０７を形成した（図４）。再度酸素雰囲気における６７５℃-５分のアニール処理を施した後、このキャパシタ表面を被覆するように水素バリア膜として、ＡｌＯｘ薄膜１０８を成膜した。成膜手法としては、スパッタリング法やＣＶＤ法、原子層堆積法 Atomic Layer CVD(ＡＬＣＶＤ)法を挙げることができる（図５）。

ＡｌＯｘ薄膜１０８上にプラズマ化学気相成長法によりＴＥＯＳ(Tetraethylorthosilicate)-ＳｉＯ₂膜１０９を堆積した。強誘電体薄膜キャパシタの上部電極と電気的コンタクトを得るための開口部を形成した（図６）。次に基板加熱をおこなった。これは層間絶縁膜中に含有される水分の放出を目的としている。層間絶縁膜がオゾンＴＥＯＳ-ＳｉＯ₂膜であればPZT薄膜キャパシタ形成後のアニール条件で加熱するのが望ましい。本実施例においては６７５℃で５分間、酸素雰囲気における熱処理を施した。また層間絶縁膜がプラズマＴＥＯＳ-ＳｉＯ₂膜であれば、水分含有量はオゾンＴＥＯＳ-ＳｉＯ₂膜にくらべて少ないので、処理温度はこの温度以下で良い。この加熱は水分の放出ではなく、むしろＰＺＴ薄膜キャパシタに加えられたプラズマダメージを回復することが目的となる。

開口部(コンタクトホール)の内部と前記ＴＥＯＳ-ＳｉＯ₂膜上に再びＡｌＯｘ薄膜１１０を堆積した（図７）。ここでは成膜手法としてＡＬＣＶＤ法をもちいることが望ましい。コンタクトホールはドライエッチングによって形成されているため、内壁はほぼ垂直であり、この壁面にＡｌＯｘ薄膜を形成することはきわめて難しい。その点、ＡＬＣＶＤ法は優れたステップカバレッジを約束してくれるため、コンタクトホール内壁にもＴＥＯＳ-ＳｉＯ₂膜上と同じ膜厚でＡｌＯｘを形成することが可能となる。

次にレジストのコーティングを省略して、前面エッチングをおこなった。すなわちこの工程ではＡｌＯｘ薄膜がエッチングされる。しかしながらエッチング量は面内均一ではなく選択的となる。具体的にはコンタクトホール内壁に被覆されたＡｌＯｘはエッチングが進まず、一方、ＴＥＯＳ-ＳｉＯ₂上とコンタクトホール底部のＡｌＯｘ薄膜が除去される。先にとＴＥＯＳ-ＳｉＯ₂膜コンタクトホール底部のＡｌＯｘ薄膜が除去された段階でエッチングを停止することによって、図８に示されるように、コンタクトホール内壁にのみＡｌＯｘ薄膜が残される。白金で配線１１１を形成することによって、ＰＺＴ薄膜キャパシタ１０７の上部電極と電気的なコンタクトが得られる。得られた素子構造を図９に示す。これは特にスタック型と呼ばれ、メモリセルの高集積化にきわめて有利なメモリセル構造のひとつである（試料１）。
一方、比較のため従来法により試料を作製した。すなわちコンタクトホール内部に形成するＡｌＯｘ薄膜１１０を省略した。図１０に素子の形状を模式的に示す。図９と比較して異なるのは、コンタクトホール内壁のＡｌＯｘ薄膜の有無のみであり、他のプロセスは共通である（試料２）。

それぞれの作製方法で得られたメモリ素子の特性を比較することにした。ここでは強誘電体薄膜キャパシタの強誘電特性に注目することにした。上下電極間に適当な交流電圧を印加したとき、上下電極には印加電圧の大きさと向きに依存してある一定量の電荷が誘起される。この様子をモニターするため、横軸に印加電圧、縦軸に電荷量をプロットすると分極軸の反転に起因した強誘電体特有のヒステリシスループが得られる。電圧ゼロのときの分極量は残留分極量と称され、この値の大きいほど電荷量すなわち信号が大きく、読み出しに有利であるといえる。

図１１はＰＺＴキャパシタを形成した直後のヒステリシスループを示す。図１２と図１３にはそれぞれ試料１ならびに試料２で得られたヒステリシスループを示す。図から明らかなように、試料１ではＰＺＴキャパシタ形成直後と比較して強誘電特性の劣化が少ない。一方、試料２ではヒステリシスループが細り、大幅な特性劣化の生じていることがわかる。両試料の製造工程の違いによって加工工程後に大きな特性差が現れることが明らかになった。すなわちコンタクトホール内壁のＡｌＯｘ薄膜１１０の有無に依存して、プロセス劣化の程度が大きく異なったと考えられる。

本実施例に記載した強誘電体メモリの作製方法においては、配線１１１の形成工程で発生する水素がキャパシタの特性劣化を引き起こす大きな要因である。発生した水素は、ＴＥＯＳ-ＳｉＯ₂薄膜１０９表面から内部に拡散し、一定量はコンタクトホール周辺へ到達する。ところが試料１においては、ＰＺＴ薄膜キャパシタ１０７の側壁と同時にコンタクトホール内壁もＡｌＯｘ薄膜で被覆されているため、コンタクトホール内部へ水素が侵入することができない。このため水素がＰＺＴ薄膜キャパシタまで達することがないため、配線１１１形成後もＰＺＴの特性劣化がほとんど生じない。一方、試料２においては、コンタクトホール内壁にＡｌＯｘ薄膜が配置されていないため、ここから水素が浸入し、ＰＺＴ薄膜キャパシタの上部電極まで達する。ここで上部電極の触媒作用によって活性化した水素がＰＺＴ薄膜まで到達し、ＰＺＴの強誘電特性が著しく損なわれたものと考えられる。

配線１１１の形成工程で発生する水素がＰＺＴ薄膜へ到達するのを防止するためには、コンタクトホール内部にＡｌＯｘ薄膜１１０を水素バリア膜として配置することがきわめて重要であることがわかった。

実施例１と同様の方法によって、ＡｌＯｘ薄膜１１０まで形成した（図１４）。次にＡｌＯｘ薄膜１１０上にレジストをコーティングして露光し、コンタクトホール部のみ開口した（図１５）。この状態でドライエッチングによってコンタクトホール底部のＡｌＯｘ薄膜１１０を除去した。レジストを剥離して得られる素子構造が図１６に示される。白金によって配線１１１を形成した（図１７）。これを試料３とする。実施例１における試料１（図９）と比較して異なるのは、配線１１１の下にＡｌＯｘ薄膜１１０が配置されていることである。この素子構造の違いがＰＺＴ薄膜キャパシタ１０７の特性に与える差をしらべた。ここではキャパシタの強誘電特性を比較するため、両試料でヒステリシスループを得た。試料３と試料１で得られた結果をそれぞれ図１８と図１９に示す。

図から明らかなように、試料３では初期特性（図１１）とまったく変わらないヒステリシスループが得られている。すなわち配線１１１の形成工程を経ても、ＰＺＴ薄膜キャパシタ１０７に特性劣化がまったく生じないことがわかった。

試料３では、配線１１１の下にＡｌＯｘ薄膜１１０が配置されているため、配線１１１の形成工程で発生した水素がＴＥＯＳ-ＳｉＯ₂薄膜１０９表面から内部へ浸透しなかったものと考えられる。このためＰＺＴ薄膜キャパシタ１０７まで到達する水素はほとんど存在せず、初期状態からの特性劣化は完全に防止された。コンタクトホール内壁と同時に、ＴＥＯＳ-ＳｉＯ₂薄膜１０９上（配線１１１の下）にもＡｌＯｘ薄膜１１０を配置することは、ＰＺＴ薄膜キャパシタ１０７を水素雰囲気から完全遮断する上できわめて効果的であることが確認された。

実施例１および実施例２においては、配線１１１として白金をもちいている。この白金表面には、水素バリア機能を有する薄膜を配置することが可能である。具体的にはＡｌＯｘ薄膜を配置することで、配線１１１形成後に後工程で発生する水素が配線１１１内部へ浸入するのを防止することが可能となる。白金の成膜には一般的にスパッタリング法が用いられるが、このときＡｌＯｘも連続成膜する。すなわち白金とＡｌＯｘを積層した後にパターニングすることで、図２０に示されるように白金配線とオンラインでＡｌＯｘを積層することが可能となる。図２０で示される素子の断面に直交する断面を図２１に示す。

また、配線１１１を形成した後に水素バリア機能を有する薄膜としてＡｌＯｘ薄膜を形成することも可能である。すなわち白金などの配線材料を堆積後パターニングして配線を形成した後にＡｌＯｘ薄膜を形成すると図２２に示される断面図となる。この断面に直行する断面は図２３に示される。

配線１１１の最下層に水素バリア機能を有する材料を配置することも可能である。候補材料としてはイリジウムの酸化物が挙げられる。配線材料を堆積する段階ではじめにイリジウムの酸化物を敷くことで積層することができる。このことで配線１１１形成後に後工程で発生した水素が配線１１１に浸入しても、コンタクトホールを経由してＰＺＴ薄膜キャパシタ１０７へ到達するのを防止することができる。

実施例１あるいは実施例２で示した素子形成過程において、半導体基板１００のコンタクトホール開口前に、下敷き水素バリア膜１１５を形成した。材料としては実施例１から実施例３で挙げたＡｌＯｘ薄膜などを使用できる。その他、絶縁性で水素バリア機能を発現する材料であれば材料を選ばず、例えばチタン、ハフニウム、ジルコニウム、マグネシウムあるいはタンタルの酸化物も使用することができる。あるいはこれらの金属が複数種類含有された複合酸化物であっても良い。たとえばＡｌ₂ＭｇＯ₄やＡｌ₂ＴｉＯ₅などの酸化物を挙げることができる。

コンタクトホール開口後のタングステン堆積以降は、実施例２に記述した方法と同様な手順にて試料作製をおこなった（試料４）。この試料の素子構造を図２５に示す。実施例２で示した試料３（図１７）と比べて異なる点は、下敷き水素バリア膜１１５が配置されていることである。両試料の構造の違いがキャパシタのプロセス耐性に与える差をしらべるため、強制的に水素雰囲気に晒した。本実施例においては、常圧で３％の水素を含んだ窒素雰囲気で４５０℃の加熱を３０分間おこなった。処理後のＰＺＴ薄膜キャパシタの特性を比較することにした。

図２６と図２７はそれぞれ試料３ならびに試料４で得られたヒステリシスループを示す。図から明らかなように、試料４ではＰＺＴキャパシタ形成直後と比較して強誘電特性の劣化がほとんど無い。一方、試料３ではヒステリシスループが細り、大幅な特性劣化の生じていることがわかる。両試料の素子構造の違いによって水素処理後に大きな特性差が現れることが明らかになった。すなわち下敷き水素バリア膜１１５の有無に依存して、プロセス劣化の程度が大きく異なったと考えられる。

水素は、薄ＴＥＯＳ-ＳｉＯ₂膜１０９表面から内部に拡散し、一定量はコンタクトホール周辺へ到達する。ところが試料３、試料４ともにPZT薄膜キャパシタ１０７の側壁と同時にコンタクトホール内壁もＡｌＯｘ薄膜で被覆されているため、コンタクトホール内部へ水素が侵入することができない。このため水素がコンタクトホールを経由してＰＺＴ薄膜キャパシタまで達することは無い。しかしながら、基板裏面すなわちＰＺＴ薄膜キャパシタの下方から浸入する水素に対しては試料４では下敷き水素バリア膜１１５が拡散障壁となり得るのに対し、試料３では無防備となる。このためＰＺＴ薄膜キャパシタの下側からの水素浸入によって試料３では大きな特性劣化が引き起こされたものと考えられる。

より高濃度あるいは高温での水素拡散に対しては、ＰＺＴ薄膜キャパシタ上部のコンタクトホール部のみならず、下部電極側にも同時に水素バリアを配置することが極めて重要であることがわかった。

実施例１と同様な手法によって、ＰＺＴ薄膜キャパシタ１０７（図４）を作製した。さらに層間絶縁膜としてＴＥＯＳ-ＳｉＯ₂膜を堆積してコンタクトホールをＰＺＴ薄膜キャパシタの上部電極上に開口した（図６）。

次にＡＬＣＶＤ法によってこのコンタクトホール内部ならびに前記ＴＥＯＳ-ＳｉＯ₂膜上にＡｌＯｘを成膜した（図７）。本実施例および実施例１ではアルミニウムの原料としてトリメチルアルミニウム（ＴＭＡ）を使用している。このアルミニウム原料はＴＭＡに限らず、他の有機アルミニウムでも良い。酸化剤としては水（Ｈ₂Ｏ）あるいはオゾン（Ｏ₃）を用いることができる。実施利１においては酸化剤としてオゾンを使用している。一方、比較のため本実施例においては酸化剤として水をもちいた。ところが、どちらもＴＭＡに対して酸化剤として働くことに変わりはないものの、酸化剤の違いに依存してキャパシタ特性に大きな差が現れた。図２８は本実施例でＴＭＡの酸化に水をもちいてＡｌＯｘを形成した直後のヒステリシスループである。実施例１における試料１の特性（図１２）と比べると、著しく劣化していることがわかる。後工程で発生する水素バリアとしての機能を期待して形成しているにもかかわらず、ＡｌＯｘを成膜する段階で既にキャパシタにダメージを与えていることが明らかになった。

基板表面にＴＭＡが吸着した状態で水分子が供給されると、アルミニウム原子に結合しているメチル基（ＣＨ₃）が水分子と反応して配位子の交換をおこない、ＯＨ基に変化する。表面のメチル基がすべて反応して飽和した後は、未反応の水分子は余剰分子となって膜中に取り残され、ＰＺＴキャパシタ側へ拡散してしまう。Ｈ₂Ｏは強誘電体（ＰＺＴ）に浸透すると、その絶縁特性や強誘電特性を損ねてしまうことが知られている。したがって、本実施例ではＴＭＡの酸化に必要な量以上の水分子がＡｌＯｘの成膜プロセスに供給されているため、ＰＺＴに取り込まれた水分子に起因してＰＺＴキャパシタの特性劣化を招いているものと考えられる。

一方、実施例１のようにＴＭＡの酸化にオゾンを用いるときは次の反応が起こる。まず基板にＴＭＡが吸着した状態でオゾンが供給されたとき、アルミニウム原子に結合しているメチル基は完全な燃焼反応によって二酸化炭素（ＣＯ₂）と水（Ｈ₂Ｏ）に分解される。これらの副生成物のうち水分子は未反応のメチル基に作用して上述と同様にＯＨ基を生成する。水分子は反応過程で生成されるものの、ＴＭＡの配位子交換反応に消費されてしまうため、ＡｌＯｘ膜中への残留量はきわめて小さくなる。したがって本実施例で生じたようなＰＺＴキャパシタの特性劣化には至らなかったものと考えられる。ＴＭＡの酸化剤としてオゾンを用いることが、ＰＺＴキャパシタの特性を維持する上で極めて有効であることが明らかになった。

実施例１における素子の形成過程を模式的に示す図。 実施例１における素子の形成過程を模式的に示す図。 実施例１における素子の形成過程を模式的に示す図。 実施例１における素子の形成過程を模式的に示す図。 実施例１における素子の形成過程を模式的に示す図。 実施例１における素子の形成過程を模式的に示す図。 実施例１における素子の形成過程を模式的に示す図。 実施例１における素子の形成過程を模式的に示す図。 実施例１における素子の形成過程を模式的に示す図。 実施例１における素子の形成過程を模式的に示す図。 実施例１における試料１で得られた初期状態のヒステリシスカーブ。 実施例１における試料１で得られた配線後のヒステリシスカーブ。 実施例１における試料２で得られた配線後のヒステリシスカーブ。 実施例２における素子の形成過程を模式的に示す図。 実施例２における素子の形成過程を模式的に示す図。 実施例２における素子の形成過程を模式的に示す図。 実施例２における素子の形成過程を模式的に示す図。 実施例２における試料３で得られたヒステリシスカーブ。 実施例１における試料１で得られたヒステリシスカーブ。 実施例３における素子の形成過程を模式的に示す図。 実施例３における素子の形成過程を模式的に示す図。 実施例３における素子の形成過程を模式的に示す図。 実施例３における素子の形成過程を模式的に示す図。 実施例３における素子の形成過程を模式的に示す図。 実施例４における素子の形成過程を模式的に示す図。 実施例４において試料３で得られたヒステリシスカーブ。 実施例４において試料４で得られたヒステリシスカーブ。 実施例４において作製した試料で得られたヒステリシスカーブ。

符号の説明

１００．半導体基板
１０１．タングステンプラグ
１０２．窒化チタン
１０３．イリジウムの酸化膜
１０４．白金
１０５．強誘電体薄膜であって、実施例１から実施例５においてはPZT薄膜
１０６．白金
１０７．１０２、１０３、１０４、１０５および１０６で構成される強誘電体薄膜キャパシタ
１０８．ＡｌＯｘ薄膜
１０９．ＴＥＯＳ-ＳｉＯ₂膜
１１０．ＡｌＯｘ薄膜
１１１．配線
１１２．レジスト
１１３．配線上に形成された水素バリア機能を有する薄膜
１１４．配線最下層に配置されたイリジウムの酸化物
１１５．水素バリア機能を有する薄膜であって、アルミニウム、チタン、ハフニウム、ジルコニウム、マグネシウムあるいはタンタルの酸化物。あるいはこれらの金属が複数種類含有された複合酸化物であって、たとえばＡｌ₂ＭｇＯ₄やＡｌ₂ＴｉＯ₅。

Claims (17)

1. １）半導体基板上に形成された下部電極、酸化物強誘電体薄膜および上部電極で構成される強誘電体キャパシタと、２）前記強誘電体キャパシタ上に形成された層間絶縁膜と、３）前記層間絶縁膜の前記上部電極上に開口されたコンタクトホールと、４）前記コンタクトホールを介して前記上部電極と接続される配線層とを有する強誘電体メモリ素子において、前記コンタクトホールの内壁に水素バリア機能を有する薄膜が配置されていることを特徴とする強誘電体メモリ素子。
2. 前記層間絶縁膜上に水素バリア機能を有する薄膜が形成されていることを特徴とする請求項１記載の強誘電体メモリ素子。
3. 前記配線層の表面が水素バリア機能を有する薄膜で被覆されていることを特徴とする請求項１あるいは請求項２記載の強誘電体メモリ素子。
4. 前記配線層の側面が水素バリア機能を有する薄膜で被覆されていることを特徴とする請求項１から請求項３記載の強誘電体メモリ素子。
5. 前記配線層が貴金属で構成されることを特徴とする請求項１から請求項４に記載の強誘電体メモリ素子。
6. 前記配線層の最下層にイリジウムの酸化物が配置されていることを特徴とする請求項５記載の強誘電体メモリ素子。
7. 前記強誘電体キャパシタの側壁が水素バリア機能を有する薄膜で被覆されていることを特徴とする請求項１から請求項６記載の強誘電体メモリ素子。
8. 前記強誘電体キャパシタの下部に水素バリア機能を有する薄膜が配置されていることを特徴とする請求項１から請求項７記載の強誘電体メモリ素子。
9. 前記水素バリア機能を有する薄膜がアルミニウム、チタン、ハフニウム、ジルコニウム、マグネシウムあるいはタンタルのいずれかの元素をひとつ以上含有する酸化物であることを特徴とする請求項１から請求項８に記載の強誘電体メモリ素子。
10. 前記層間絶縁膜の前記強誘電体キャパシタに接触する領域が０３-ＴＥＯＳ ＳｉＯ₂膜であることを特徴とする請求項１から請求項９記載の強誘電体メモリ素子。
11. １）半導体基板上に下部電極、酸化物強誘電体薄膜および上部電極を積層した後、これをパターニングして強誘電体キャパシタを形成する工程２）前記強誘電体キャパシタ上に層間絶縁膜を堆積する工程、３）前記層間絶縁膜の前記上部電極上にコンタクトホールを開口する工程、４）水素バリア機能を有する薄膜を前記層間絶縁膜上および前記コンタクトホール内に被覆する工程、５）前記水素バリア機能を有する薄膜をエッチバックして前記コンタクトホールの底部に被覆された前記水素バリア機能を有する薄膜を除去する工程、６）前記コンタクトホールに導電性材料を堆積して前記上部電極と接続される配線層とを形成する工程を含むことを特徴とする強誘電体メモリ素子の製造方法。
12. 前記５）工程の前に予め前記コンタクトホール開口部以外はレジストで被覆することを特徴とする請求項１１記載の強誘電体メモリ素子の製造方法。
13. 前記４）工程において、水素バリア機能を有する薄膜はAtomic-Layer CVD（原子層堆積法）によっておこなわれることを特徴とする請求項１１あるいは請求項１２記載の強誘電体メモリ素子の製造方法。
14. 前記Atomic-Layer CVD（原子層堆積法）において、有機原料の酸化剤としてオゾンをもちいることを特徴とする請求項１３記載の強誘電体メモリ素子の製造方法。
15. 前記３）工程の後に前記半導体基板を酸素雰囲気において加熱することを特徴とする請求項１１から請求項１４記載の強誘電体メモリ素子の製造方法。
16. 前記加熱は前記酸化物強誘電体薄膜の結晶化温度以下でおこなわれることを特徴とする請求項１５記載の強誘電体メモリ素子の製造方法。
17. 前記６）工程において導電性材料の上に連続して水素バリア機能を有する薄膜を形成することを特徴とする請求項１１から請求項１５記載の強誘電体メモリ素子の製造方法。
    

Images