JP4800627B2 - 強誘電体メモリ素子 - Google Patents

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Description

本発明は、強誘電体メモリ素子及びその製造方法に関する。
強誘電体特有の自発分極を利用した不揮発性メモリ素子（強誘電体メモリ素子）は、その高速書き込み／読み出し、低電圧動作等の特徴から、既存の不揮発性メモリのみならず、ＳＲＡＭ（スタティックＲＡＭ）やＤＲＡＭ等の殆どのメモリに置き換わる可能性を秘めた究極のメモリとして注目されている。強誘電体材料としては数々の候補が挙げられているが、中でもチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ,Ｔｉ）Ｏ３以下ＰＺＴと略記）をはじめとするペロブスカイト型酸化物やＳｒＢｉ２Ｔａ２Ｏ９等のビスマス層状化合物が極めて優れた強誘電特性を示すため有望視されている。
一般に上述の酸化物材料をキャパシタ絶縁層として用いる場合、上電極形成後に、各メモリ素子間の電気的絶縁を主目的としてＳｉＯ２等の層間絶縁膜で被覆される。その成膜手法としては、段差被覆性に優れるＣＶＤ（Chemical Vapor Deposition）法をもちいるのが一般的である。ところがこのような成膜手法をもちいると、反応副生成物として水素が発生する。特に活性化した水素がＳｉＯ２及び上電極を透過して強誘電体薄膜まで到達すると、その還元作用によって強誘電体の結晶性が損なわれ、電気特性が著しく劣化してしまう。また、スイッチング素子としてのＭＯＳトランジスタは、素子製造工程で発生するシリコン単結晶中の格子欠陥によって特性が劣化するため、最終段階において水素混合窒素ガス中で熱処理を施す必要がある。ところがこの工程における水素濃度は上述の層間絶縁膜形成時にくらべてさらに高濃度であり、強誘電体薄膜に与えるダメージはより深刻となる。
このような水素による強誘電体キャパシタの還元劣化を防止するため、強誘電体薄膜キャパシタを形成後、これを覆うように保護膜を成膜して水素の侵入を阻止する方法が試みられている。この保護膜は一般的に水素バリア膜と称されている。この保護膜の存在によって、層間絶縁膜形成時の水素雰囲気から強誘電体キャパシタが隔離されるため、電気特性の初期値からの劣化を防止することができる。
通常水素バリア膜は、強誘電体キャパシタを形成したあと、これを被覆するように成膜するのが一般的である。このことによって、強誘電体キャパシタを、後工程で発生する水素から隔離することが可能となる。しかしながら、強誘電体キャパシタを水素バリアで被覆すると、水素以外の元素も遮断される。たとえば、酸素雰囲気で基板加熱しても、水素バリア膜が酸素に対してもバリア膜として機能するため、酸素が強誘電体に供給されなくなる。すなわち、一度水素バリア膜で覆ってしまうと、あとから強誘電体の結晶性を回復させ、キャパシタの電気特性を確保するのが極めて困難になるといえる。水素バリア膜が被覆される段階では、強誘電体キャパシタが所望の特性を維持していることが不可欠となる。ところが、強誘電体キャパシタの形成段階で強誘電体にダメージが生じることがしばしばある。キャパシタを形成するには一般的にドライエッチングによる加工が採用されるが、目的のエッチングが終了したあとは、レジストを剥離する必要がある。この剥離方法としてはＯ２プラズマやＮ２プラズマに暴露して燃焼させてしまう方法を挙げることができる。しかしながら、レジストの燃焼過程で発生する水素や、水分子あるいは還元性のエッチングガスが強誘電体キャパシタの上電極を透過して、上電極と強誘電体の界面に到達すると、この領域で強誘電体が還元され著しく結晶性を損なってしまう。このダメージは後からの加熱では十分修復できず、さらに、後工程における還元雰囲気に対してより敏感で、容易に結晶性が乱れてしまう。分極スイッチングに寄与できないダメージ領域が生じてしまうという問題点があった。
なお、引っ張り応力を有する水素バリア膜を強誘電体キャパシタ上に被覆すると、キャパシタ側壁部で強誘電体の分極電荷のロスが大きくなり、特に微細化したキャパシタで特性が出なくなる。
特開２００１−４４３７５号公報
本発明の強誘電体メモリ素子は、キャパシタ作製の段階で上電極と強誘電体との界面に生じるダメージを抑制できる構造を得ること及び水素バリア膜の応力に起因した強誘電体特性の劣化を抑制することを目的としている。また、本発明の強誘電体メモリ素子の製造方法は、キャパシタ作製の段階で上電極と強誘電体との界面に生じるダメージを抑制することを目的としている。
（１）本発明に係る強誘電体メモリ素子は、
基板と、
前記基板の上方に形成され、下部電極、強誘電体膜及び上部電極を含む強誘電体キャパシタと、
前記強誘電体キャパシタを被覆して設けられた水素バリア膜と、
前記水素バリア膜の上方に設けられた層間絶縁膜と、
を含み、
前記水素バリア膜における前記上部電極の上方に設けられた部分の膜厚は、前記水素バリア膜における前記強誘電体キャパシタの側壁に設けられた部分の膜厚よりも大きい。
本発明によれば、強誘電体キャパシタに還元性元素（例えば水素）が浸入するのを防止するとともに、微細化しても十分な強誘電体特性を得ることができる。
なお、本発明において、特定のＡ層の上方にＢ層が設けられているとは、Ａ層上に直接Ｂ層が設けられている場合と、Ａ層上に他の層を介してＢ層が設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。
（２）この強誘電体メモリ素子において、
前記強誘電体膜の上面の面積は、前記強誘電体膜と前記上部電極との界面の面積よりも大きくてもよい。
これによれば、強誘電体膜のパターニング時に形成される強誘電体膜の側壁のダメージが強誘電体キャパシタの強誘電体特性に寄与せず、優れた強誘電体特性を得ることができる。
（３）この強誘電体メモリ素子において、
前記水素バリア膜は、
前記上部電極の上方に設けられた第１水素バリア膜と、
前記第１水素バリア膜の上方、及び前記強誘電体キャパシタの側壁を含む領域に設けられた第２水素バリア膜と、
を含んでもよい。
（４）この強誘電体メモリ素子において、
前記水素バリア膜は、
前記上部電極の上方に設けられた第１水素バリア膜と、
前記第１水素バリア膜及び前記強誘電体膜の上方に設けられた第２水素バリア膜と、
前記第２水素バリア膜の上方、及び前記強誘電体キャパシタの側壁を含む領域に設けられた第３水素バリア膜と、
を含んでもよい。
（５）この強誘電体メモリ素子において、
前記水素バリア膜は、ＡＬＣＶＤ（Atomic-Layer ＣＶＤ）法により形成されていてもよい。
これによれば、水素バリア膜の高密度化を図り、より優れた水素バリア機能を得ることができる。
（６）この強誘電体メモリ素子において、
前記水素バリア膜は、アルミニウム、チタン、ハフニウム、ジルコニウム、マグネシウム又はタンタルのいずれか１つ以上の元素を含む酸化物であってもよい。
これによれば、優れた水素バリア機能を示すため、水素バリア膜の厚さを低減できるという効果を有する。
（７）本発明に係る強誘電体メモリ素子の製造方法は、
下部電極、強誘電体膜及び上部電極を含む強誘電体キャパシタを被覆する水素バリア膜を形成することを含み、
前記水素バリア膜のうち前記上部電極の上方に設けられた部分を複数層にすることにより、前記水素バリア膜における前記上部電極の上方に設けられた部分の膜厚を前記水素バリア膜における前記強誘電体キャパシタの側壁に設けられた部分の膜厚よりも大きくする。
本発明によれば、強誘電体キャパシタに還元性元素（例えば水素）が浸入するのを防止するとともに、微細化しても十分な強誘電体特性を得ることができる。
（８）本発明に係る強誘電体メモリ素子の製造方法は、
（ａ）基板の上方に、下部電極、強誘電体膜及び上部電極を順に積層して形成すること、
（ｂ）前記上部電極の上方に第１の水素バリア膜を形成すること、
（ｃ）前記第１水素バリア膜、前記上部電極、前記強誘電体膜及び前記下部電極をパターニングすることにより、強誘電体キャパシタを形成すること、
（ｄ）前記強誘電体キャパシタを被覆する第２水素バリア膜を形成すること、
を含む。
本発明によれば、上部電極上に予め形成されている第１水素バリア膜が、上部電極のパターニングをはじめ、これ以降のキャパシタ形成に必要なパターニング後のレジスト剥離工程において発生する還元性元素から強誘電体膜を保護するという効果を有する。
（９）本発明に係る強誘電体メモリ素子の製造方法は、
（ａ）基板の上方に、下部電極、強誘電体膜及び上部電極を順に積層して形成すること、
（ｂ）前記上部電極をパターニングすること、
（ｃ）前記上部電極及び前記強誘電体膜の上方に第１の水素バリア膜を形成すること、
（ｄ）前記第１水素バリア膜、前記強誘電体膜及び前記下部電極を、前記上部電極よりも大きい面積を有するようにパターニングすること、
（ｅ）前記強誘電体キャパシタを被覆する第２の水素バリア膜を形成すること、
を含む。
本発明によれば、強誘電体膜のパターニング時に形成される強誘電体膜の側壁のダメージが強誘電体キャパシタの強誘電体特性に寄与しないので、優れた強誘電特性を得ることができる。
（１０）本発明に係る強誘電体メモリ素子の製造方法は、
（ａ）基板の上方に、下部電極、強誘電体膜及び上部電極を順に積層して形成すること、
（ｂ）前記上部電極の上方に第１水素バリア膜を形成すること、
（ｃ）前記第１水素バリア膜及び前記上部電極をパターニングすること、
（ｄ）前記第１水素バリア膜及び前記強誘電体膜の上方に第２水素バリア膜を形成すること、
（ｅ）前記第２水素バリア膜、前記強誘電体膜及び前記下部電極を、前記上部電極よりも大きい面積を有するようにパターニングすることにより、強誘電体キャパシタを形成すること、
（ｆ）前記強誘電体キャパシタを被覆する第３水素バリア膜を形成すること、
を含む。
本発明によれば、上部電極上に予め形成されている第１水素バリア膜が、上部電極のパターニングをはじめ、これ以降のキャパシタ形成に必要なパターニング後のレジスト剥離工程において発生する還元性元素から強誘電体膜を保護することができる。また、強誘電体膜のパターニング時に形成される強誘電体膜の側壁のダメージが強誘電体キャパシタの強誘電体特性に寄与せず、悪影響を及ぼすことがない。さらに、下部電極をパターニングするとき、下部電極と強誘電体膜との界面にエッチングに起因したダメージ領域の形成を防止することができる。これらのことから非常に優れた強誘電体特性を得ることができる。
（１１）この強誘電体メモリの製造方法において、
前記第１水素バリア膜を、前記上部電極と同一手法により形成してもよい。
これによれば、上部電極を成膜した後、大気解放せずに連続して第１水素バリア膜を成膜できるため、上部電極成膜後に上部電極表面に水分やその他有機分子など、水素の発生源となる分子が吸着するのを防ぐことができる。
（１２）この強誘電体メモリ素子の製造方法において、
少なくとも１つの前記水素バリア膜を、スパッタリング法により形成してもよい。
（１３）この強誘電体メモリ素子の製造方法において、
少なくとも１つの前記水素バリア膜を、ＡＬＣＶＤ（Atomic-Layer ＣＶＤ）法により形成してもよい。
これによれば、水素バリア膜のステップカバレッジ特性に優れるため、例えば強誘電体キャパシタ側壁からの還元性元素の浸入を防止することができる。
（１４）この強誘電体メモリ素子の製造方法において、
前記ＡＬＣＶＤ法において、供給される金属元素の酸化剤としてオゾンをもちいてもよい。
これによれば、強誘電体膜の結晶性を損なうことなく、水素バリア膜を形成することができる。
以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施の形態）
図１から図１１は、本発明の第１の実施の形態に係る強誘電体メモリ素子の製造方法を模式的に示したものである。
（１）図１に示すように、基板１００にプラグ１０１を形成し、プラグ１０１上にバリアメタル層１０２及び下部電極１２０を形成する。
まず、スイッチングトランジスタが形成された基板１００上にリソグラフィ工程により、コンタクトホール形成用のレジストパターンを形成後、ドライエッチング法によりコンタクトホールを形成する。ＣＶＤ（Chemical Vapor Deposition）法により導電膜（例えばタングステン膜）を堆積した後、化学的機械的研磨により当該導電膜を研磨し、コンタクトホール内にプラグ（例えばタングステンプラグ）１０１を形成する。なお、基板１００は、半導体基板及びその上の層間絶縁層を含む。
次に、プラグ１０１上を含む領域にバリアメタル層１０２として、例えば窒化チタンアルミニウム(ＴｉＡｌＮ)膜をスパッタリング法により成膜する。その後、バリアメタル層１０２上に下部電極１２０を形成する。バリアメタル層１０２は、プラグ１０１と下部電極１２０との間に介在する。また、下部電極１２０は、単層から形成してもよいし、複数層から形成してもよい。例えば、下部電極１２０は、イリジウム薄(Ｉｒ)膜１０３および白金(Ｐｔ)膜１０４を積層することにより形成してもよい。
なお、下部電極１２０は、例えばＰｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯｘ）などの少なくとも１層を積層させることにより形成することができ、その材質は限定されるものではない。また、下部電極１２０の形成方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法などが挙げられる。
（２）次に、図２及び図３に示すように、下部電極１２０上に強誘電体膜１０５及び上部電極１０６を形成する。
まず、下部電極１２０上にスピンコート法によって鉛、チタンおよびジルコニウムを含む有機溶液を塗布し、乾燥をおこなうことにより前駆体膜を得る。このスピンコート法と乾燥の各工程は、前駆体膜が所望の膜厚に達するまで繰り返し行う。最後に５２５℃で５分間の酸素アニール処理を施すことにより、結晶性薄膜である強誘電体膜（Ｐｂ（Ｚｒ,Ｔｉ）Ｏ３）１０５を得ることができる。その後、強誘電体膜１０５上にスパッタリング法により上部電極１０６として白金を成膜する。上部電極１０６の材質及び形成方法は、下部電極１２０について説明した通りである。
また、強誘電体膜１０５の材料は上述のＰＺＴ系に限定されるものではなく、ＰＺＴＮ系、ＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系のいずれを適用してもよい。また、強誘電体膜１０５の形成方法については、例えば溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal Organic Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法など、様々な手法を適用することができる。
（３）次に、図４に示すように、上部電極１０６上に第１水素バリア膜１０７を形成する。第１水素バリア膜１０７は、成膜条件を適宜調整することにより、引っ張り応力を有するように形成する。
第１水素バリア膜１０７の材料としては、例えば、酸化アルミニウム（ＡｌＯｘ）膜が挙げられる。あるいは、第１水素バリア膜１０７の材料は、チタン、ハフニウム、ジルコニウム、マグネシウム又はタンタルのいずれか１つ以上の元素を含む酸化物であってもよい。これらの材料によれば、優れた水素バリア機能を示すため、水素バリア膜の厚さを低減できるという効果を有する。第１水素バリア膜１０７は、ＣＶＤ法又はスパッタ法などで成膜することができる。例えば、原子層堆積法（ＡＬＣＶＤ：Atomic-Layer CVD）を適用してもよい。その場合、供給原料として各種有機アルミニウムをもちいることができる。例えば、トリメチルアルミニウム（ＴＭＡ）をもちいてもよい。酸化剤としてはオゾン（Ｏ３）をもちいることができる。なお、ＣＶＤ法によれば、水素バリア膜の高密度化を図ることができるのみならず、ステップカバレッジ特性に優れるため、例えば強誘電体キャパシタ側壁からの還元性元素の浸入を防止することができる。
第１水素バリア膜１０７を、上部電極１０６と同一の成膜手法により形成してもよい。例えば、上部電極１０６及び第１水素バリア膜１０７を、いずれもスパッタリング法を適用して形成してもよい。これによれば、上部電極１０６をスパッタ成膜した後、大気解放せずに連続して第１水素バリア膜１０７を成膜できるため、上部電極１０６成膜後に上部電極１０６表面に水分やその他有機分子など、水素の発生源となる分子が吸着するのを防ぐことができる。
（４）次に、図５に示すように、第１水素バリア膜１０７、上部電極１０６、強誘電体膜１０５、下部電極１２０及びバリアメタル層１０２をパターニングすることによって、強誘電体キャパシタ１３０を形成する。強誘電体キャパシタ１３０は、プラグ１０１上に形成する。パターニングは、リソグラフィ技術を適用して、ドライエッチング法により行うことができる。その後、再度酸素雰囲気における６７５℃−５分のアニール処理を施す。
（５）次に、図６及び図７に示すように、強誘電体キャパシタ１３０を被覆するように、第２水素バリア膜１０８を形成する。第２水素バリア膜１０８は、成膜条件を適宜調整することにより、引っ張り応力を有するように形成する。
詳しくは、第２水素バリア膜１０８を、強誘電体キャパシタ１３０上の第１水素バリア膜１０７、強誘電体キャパシタ１３０の側壁、及び基板１００を被覆するように形成する。すなわち、強誘電体キャパシタ１３０（すなわち上部電極１０６）の上方には、第１及び第２水素バリア膜１０７，１０８を積層して形成し、強誘電体キャパシタ１３０の側壁には、第２水素バリア膜１０８のみを形成する。こうして、水素バリア膜における強誘電体キャパシタ１３０の上面の膜厚を、水素バリア膜における強誘電体キャパシタ１３０の側壁の膜厚よりも相対的に大きくすることができる。
第２水素バリア膜１０８の材料は、第１水素バリア膜１０７の説明を適用することができ、第１水素バリア膜１０７と同一材料であってもよいし、異なる材料であってもよい。また、第２水素バリア膜１０８の成膜手法についても、第１水素バリア膜１０７について説明した通りであり、第１水素バリア膜１０７と同一の成膜手法（例えば両方ともＡＬＣＶＤ法）であってもよいし、異なる成膜手法（例えば第１水素バリア膜：スパッタリング法、第２水素バリア膜：ＡＬＣＶＤ法）であってもよい。
なお、図７に示すように、第２水素バリア膜１０８は所望サイズにパターニングする。
（６）次に、図８及び図９に示すように、層間絶縁膜１０９を形成し、層間絶縁膜１０９にコンタクトホール１１１を形成する。
層間絶縁膜１０９として、例えばプラズマ化学気相成長法によりＴＥＯＳ(Tetraethylorthosilicate)−ＳｉＯ２膜を堆積することができる。コンタクトホール１１１は、強誘電体薄膜キャパシタの上部電極１０６との電気的コンタクトを得るためのもので、例えばドライエッチング法により形成することができる。次に基板１００を加熱する。これは層間絶縁膜１０９中に含有される水分の放出を目的としている。層間絶縁膜１０９がオゾンＴＥＯＳ−ＳｉＯ２膜であれば、強誘電体キャパシタ１３０形成後のアニール条件で加熱するのが望ましい。例えば、６７５℃で５分間、酸素雰囲気における熱処理を施してもよい。また層間絶縁膜１０９がプラズマＴＥＯＳ−ＳｉＯ２膜であれば、水分含有量はオゾンＴＥＯＳ−ＳｉＯ２膜にくらべて少ないので、処理温度は強誘電体キャパシタ１３０後のアニール温度以下で良い。この加熱は水分の放出ではなく、むしろ強誘電体キャパシタ１３０に加えられたプラズマダメージを回復することが目的となる。
（７）次に、図１０及び図１１に示すように、コンタクトホール１１１の内面を含む領域に導電膜１１０を形成する。
導電膜１１０は、スパッタリング法により成膜することができる。導電膜１１０の材料は導電性であれば種類を選ばない。後工程において高温の熱処理が必要な場合は、導電膜１１０を熱的・化学的に安定な貴金属（例えばＰｔ，Ｉｒ，又はそれらの酸化膜）から形成することが好ましい。導電膜１１０を貴金属の積層膜から形成してもよい。後工程において熱処理が不要な場合は、アルミニウムや窒化チタンなどにより導電膜１１０を形成してもよい。その後、図１１に示すように、導電膜１１０をパターニングする。
こうして、強誘電体キャパシタ１３０を有する強誘電体メモリ素子を製造することができる。この強誘電体メモリ素子は、基板１００と、プラグ１０１と、強誘電体キャパシタ１３０と、第１及び第２水素バリア１０７，１０８と、を含む。水素バリア膜（第１及び第２水素バリア膜１０７，１０８）は、上部電極１０６の上方に設けられた部分の膜厚が強誘電体キャパシタ１３０の側壁に設けられた部分の膜厚よりも大きくなっている（例えば２倍又は４倍程度）。
以下に、本実施の形態についての実施例を説明する。
１−１．試料
上述の製造方法により得られたものを試料１とする。詳しくは、第１水素バリア膜１０７としてＡｌＯｘ膜を、ＡＬＣＶＤ法により６０ｎｍの膜厚で成膜した。また、第２水素バリア膜１０８としてＡｌＯｘ膜を、ＡＬＣＶＤ法により２０ｎｍの膜厚で成膜した。ＡＬＣＶＤ法による成膜条件は、表１に示す通りである。
Figure 0004800627
また、第１及び第２水素バリア膜１０７，１０８の成膜では、(１)Ｏ３供給工程、(２)Ｏ３パージ工程、(３)ＴＭＡ供給工程、(４)ＴＭＡパージ工程の一連の工程を必要膜厚に達するまで繰り返し行った。(１)〜(４)の工程は、いずれもパルス状の供給であり、各パルス時間は表２に示す通りである。
Figure 0004800627
一方、比較のため従来法により試料２を作製した。すなわち上述の試料１の作製工程において、第１水素バリア膜１０７の形成を省略し、第２水素バリア膜としてＡｌＯｘ膜をＡＬＣＶＤ法により８０ｎｍの膜厚で成膜した。こうして得られた試料２は、第１水素バリア膜が形成されていないこと以外は試料１と同じ素子構造を有する。
１−２．特性評価
それぞれの作製方法で得られたメモリ素子の特性を比較することにした。ここでは強誘電体薄膜キャパシタの強誘電特性に注目することにした。上下電極間に適当な交流電圧を印加したとき、上下電極には印加電圧の大きさと向きに依存してある一定量の電荷が誘起される。この様子をモニターするため、横軸に印加電圧、縦軸に電荷量をプロットすると分極軸の反転に起因した強誘電体特有のヒステリシスループが得られる。電圧ゼロのときの分極量は残留分極量と称され、この値の大きいほど電荷量すなわち信号が大きく、読み出しに有利であるといえる。
図１２（Ａ）から図１２（Ｃ）は、本実施例に係る試料１における強誘電体キャパシタのヒステリシスループを示す図であり、それぞれは、強誘電体キャパシタサイズが１μｍ角、１０μｍ角、１００μｍ角のものを示している。図１３（Ａ）から図１３（Ｃ）は、従来に係る試料２における強誘電体キャパシタのヒステリシスループを示す図であり、それぞれは、強誘電体キャパシタサイズが１μｍ角、１０μｍ角、１００μｍ角のものを示している。
各図から明らかなように、試料１では、キャパシタサイズによらず、良好な角型性を有しかつ大きな残留分極量を示すヒステリシスループが得られている。一方、試料２では、キャパシタサイズが大きい場合には試料１と同様の強誘電体特性が得られているものの、キャパシタサイズが小さくなるに従ってヒステリシスループの形状が歪み、残留分極量が小さくなっている。試料１と試料２の素子構造の違いによって、キャパシタ特性に大きな特性差の現れることが明らかになった。
上述したように、試料１及び試料２の構造面での差は、強誘電体キャパシタの側壁に設けられたＡｌＯｘの水素バリア膜の膜厚のみである。このことが強誘電体キャパシタの側壁において強誘電体特性に何らかの影響を与えると仮定した場合、試料２で特にキャパシタサイズが小さくなるに従って特性低下することと密接な関連が予想される。
ここで、ＡＬＣＶＤ法によって成膜されたＡｌＯｘ膜の応力を調べたところ、図１４に示される結果が得られた。上述の試料２におけるＡＬＣＶＤ法により成膜される水素バリア膜（ＡｌＯｘ膜）には、引っ張り応力が加えられており、図１４によれば、水素バリア膜の膜厚の増加とともに単調に引っ張り応力が増加することがわかる。このことが強誘電体キャパシタの強誘電体特性に与える影響を、図１５（Ａ）及び図１５（Ｂ）を参照して説明する。
図１５（Ａ）は、水素バリア膜が形成されていない場合の強誘電体キャパシタの分極ベクトル（実線矢印）を模式的に示す図である。また、図１５（Ｂ）は、本実施例により第１及び第２水素バリア膜１０７，１０８が形成されている場合の強誘電体キャパシタの分極ベクトル（実線矢印）を模式的に示す図である。なお、図１５（Ｂ）において、点線矢印は水素バリア膜に起因して生じる応力を示している。
強誘電体膜１０５の結晶構造は、正方晶であり、その分極軸＜００１＞である。ところが、図１５（Ａ）に示すように、通常、強誘電体膜１０５は（１１１）配向させるため、分極ベクトルは基板面に対する法線方向（Ｙ方向）とは一定の角度をなす斜め方向に延びる。なお、この分極ベクトルの大きさ（詳しくはＹ方向成分の大きさ）が電極上に現れる電荷量の大小を決定するので、その挙動が極めて重要である。
図１５（Ｂ）を参照して、本実施例における分極ベクトルを考察する。
まず、強誘電体膜１０５における上部電極１０６近傍に注目する。上部電極１０６上に成膜された第１及び第２水素バリア膜１０７，１０８（ＡｌＯｘ膜）は引っ張り応力を有するように形成されているため、これに接する上部電極１０６及び強誘電体膜１０５には反対の圧縮応力が加わっていることになる。この圧縮応力は、強誘電体膜１０５の分極ベクトルを基板面に対する法線方向に揃えるように機能するため、分極ベクトルにおける基板面垂直成分（Ｙ方向成分）の大きさが増加する。したがって、その分だけ電極上に現れる電荷量が大きくなるため、読み出しマージンの観点で有利となる。
一方、強誘電体膜１０５の側壁に注目すると、この場合には上部電極１０６近傍とは現象が反対になる。強誘電体膜１０５上に成膜された第２水素バリア膜１０８（ＡｌＯｘ膜）は引っ張り応力を有するように形成されているため、これに接する強誘電体膜１０５には反対の圧縮応力が加えられることになる。この圧縮応力は、強誘電体膜１０５の分極ベクトルを基板面に対する水平方向に揃えるように機能するため、分極ベクトルにおける基板面垂直成分（Ｙ方向成分）の大きさが減少する。このことは電極上に現れる信号電荷量の低下を引き起こす。
すなわち、強誘電体キャパシタ直上に被覆されるＡｌＯｘ水素バリア膜が引っ張り応力を有する場合、強誘電体膜の上部電極近傍では分極ベクトルが“立つ”ため、電荷量が増加するが、強誘電体膜の側壁では分極ベクトルが“寝る”ため、電荷量が減少する。
したがって、水素バリア膜を均一の膜厚で形成した場合、強誘電体キャパシタサイズが小さくなるほど、強誘電体膜の側壁の分極ロスが顕著に現れるようになり、ヒステリシス特性の劣化となって見えてくることになる。これは、試料２で測定されたヒステリシス特性のキャパシタサイズ依存性と一致している。すなわち、強誘電体膜の側壁に堆積されたＡｌＯｘ水素バリア膜の引っ張り応力によって、特に強誘電体キャパシタの側壁で大きな信号電荷のロスが生じたものと考えられる。
一方、試料１でも強誘電体キャパシタの側壁にはＡｌＯｘ水素バリア膜が配置されている。しかしながら、試料２と比べるとその厚みは１／４である（試料１＝２０ｎｍ、試料２＝８０ｎｍ）。強誘電体膜に加えられる応力は、ＡｌＯｘ水素バリア膜の厚さに比例するため、圧縮応力が少なくなり（１／４程度）、その結果、分極ベクトルの向きが影響を受けるまでに至らず、信号電荷のロスが生じなかったものと考えられる。すなわち、本実施例の場合、キャパシタサイズ依存性は発生せず、強誘電体キャパシタを微細化しても十分な強誘電体特性が得られることがわかる。逆にいうと、キャパシタサイズを微細化すればするほど、本実施例に係る強誘電体キャパシタの強誘電体特性が優れていることが分かる。
（第２の実施の形態）
図１６から図２６は、本発明の第２の実施の形態に係る強誘電体メモリ素子の製造方法を模式的に示したものである。本実施の形態では、上部電極２０６のパターニング工程と、強誘電体膜２０４、下部電極２２０及びバリアメタル層２０２の複数のパターニング工程とを分けて行う。
（１）図１６に示すように、基板２００にプラグ２０１を形成し、プラグ２０１上にバリアメタル層２０２及び下部電極２２０を形成する。その詳細は、第１の実施の形態において説明した通りである。なお、下部電極２２０は、イリジウム薄(Ｉｒ)膜２０３及び白金(Ｐｔ)膜２０４を積層することにより形成することができる。
（２）次に、図１７から図１９に示すように、下部電極２２０上に強誘電体膜２０５及び上部電極２０６を形成する。
強誘電体膜２０５及び上部電極２０６の材料及び成膜手法は、第１の実施の形態において説明した通りである。ただし、本実施の形態では、上部電極２０６をレジストマスクにより所望パターンにパターニングする。上部電極２０６は、後工程で所望パターンにパターニングされる強誘電体膜２０５の平面形状よりも小さくなるように形成する。すなわち、上部電極２０６は、パターニング後の強誘電体膜２０５の外周端部（例えば外周端部の全周）を避ける形状に形成する。
（３）次に、図２０に示すように、上部電極２０６及びその周囲の強誘電体膜２０５上に、第１水素バリア膜２０７を形成する。第１水素バリア膜２０７は、成膜条件を適宜調整することにより、引っ張り応力を有するように形成する。
第１水素バリア膜２０７は、例えば酸化アルミニウム（ＡｌＯｘ）膜を原子層堆積法により形成することができる。供給原料として各種有機アルミニウム（例えばトリメチルアルミニウム（ＴＭＡ））をもちいることができる。酸化剤としてはオゾン（Ｏ３）をもちいることができる。
なお、本実施の形態においても、第１水素バリア膜２０７の材料又は成膜手法は限定されるものではない。例えば、第１水素バリア膜２０７を、上部電極２０６と同様に、例えばスパッタリング法により形成してもよい。
（４）次に、図２１に示すように、第１水素バリア膜２０７、強誘電体膜２０５、下部電極２２０及びバリアメタル層２０２をパターニングすることによって、強誘電体キャパシタ２３０を形成する。
強誘電体キャパシタ２３０は、プラグ２０１上に形成する。パターニングは、リソグラフィ技術を適用して、ドライエッチング法により行うことができる。その後、再度酸素雰囲気における６７５℃−５分のアニール処理を施す。なお、第１水素バリア膜２０７、強誘電体膜２０５、下部電極２２０及びバリアメタル層２０２は、上部電極２０６よりも平面形状が大きくなるように形成する。
（５）次に、図２２に示すように、強誘電体キャパシタ２３０を被覆するように、第２水素バリア膜２０８を形成する。第２水素バリア膜２０８は、成膜条件を適宜調整することにより、引っ張り応力を有するように形成する。
詳しくは、第２水素バリア膜２０８を、強誘電体キャパシタ２３０上の第１水素バリア膜２０７、強誘電体キャパシタ２３０の側壁、及び基板２００を被覆するように形成する。すなわち、強誘電体キャパシタ２３０（例えば上部電極２０６）の上方には、第１及び第２水素バリア膜２０７，２０８を積層して形成し、強誘電体キャパシタ２３０の側壁には、第２水素バリア膜２０８のみを形成する。こうして、水素バリア膜における強誘電体キャパシタ２３０の上面の膜厚を、水素バリア膜における強誘電体キャパシタ２３０の側壁の膜厚よりも相対的に大きくすることができる。
第２水素バリア膜２０８の材料は、第１水素バリア膜２０７の説明を適用することができ、第１水素バリア膜２０７と同一材料であってもよいし、異なる材料であってもよい。また、第２水素バリア膜２０８の成膜手法についても、第１水素バリア膜２０７について説明した通りであり、第１水素バリア膜２０７と同一の成膜手法（例えば両方ともＡＬＣＶＤ法）であってもよいし、異なる成膜手法（例えば第１水素バリア膜：スパッタリング法、第２水素バリア膜：ＡＬＣＶＤ法）であってもよい。
（６）次に、図２３及び図２４に示すように、層間絶縁膜２０９を形成し、層間絶縁膜２０９にコンタクトホール２１１を形成する。
層間絶縁層２０９として、例えばプラズマ化学気相成長法によりＴＥＯＳ(Tetraethylorthosilicate)−ＳｉＯ２膜を堆積することができ、コンタクトホール２１１は例えばドライエッチング法により形成することができる。なお、その後に基板２００を加熱することは、第１の実施の形態においても説明した通りである。
（７）次に、図２５及び図２６に示すように、コンタクトホール２１１の内面を含む領域に導電膜２１０を形成する。導電膜２１０はスパッタリング法により成膜し、その後パターニングする。導電膜２１０の材料は導電性であれば種類は選ばず、第１の実施の形態において説明した内容を適用することができる。
こうして、強誘電体キャパシタ２３０を有する強誘電体メモリ素子を製造することができる。この強誘電体メモリ素子は、基板２００と、プラグ２０１と、強誘電体キャパシタ２３０と、第１及び第２水素バリア２０７，２０８と、を含む。上部電極２０６の平面形状は、強誘電体膜２０５の平面形状よりも小さくなっている。水素バリア膜（第１及び第２水素バリア膜２０７，２０８）は、上部電極２０６の上方に設けられた部分の膜厚が強誘電体キャパシタ２３０の側壁に設けられた部分の膜厚よりも大きくなっている（例えば２倍又は４倍程度）。
以下に、本実施の形態についての実施例を説明する。
２−１．試料
上述の製造方法により得られたものを試料３とする。詳しくは、第１水素バリア膜２０７としてＡｌＯｘ膜を、ＡＬＣＶＤ法により６０ｎｍの膜厚で成膜した。また、第２水素バリア膜２０８としてＡｌＯｘ膜を、ＡＬＣＶＤ法により２０ｎｍの膜厚で成膜した。ＡＬＣＶＤ法による成膜条件の詳細は、実施例１の説明を適用することができる。
一方、比較のため従来法により試料４を作製した。すなわち上述の試料３の作製工程において、第１水素バリア膜２０７の形成を省略し、第２水素バリア膜としてＡｌＯｘ膜をＡＬＣＶＤ法により８０ｎｍの膜厚で成膜した。こうして得られた試料４は、第１水素バリア膜が形成されていないこと以外は試料３と同じ素子構造を有する。
２−２．特性評価
それぞれの作製方法で得られたメモリ素子の特性を比較することにした。ここでは強誘電体薄膜キャパシタの強誘電特性に注目することにした。上下電極間に適当な交流電圧を印加したとき、上下電極には印加電圧の大きさと向きに依存してある一定量の電荷が誘起される。この様子をモニターするため、横軸に印加電圧、縦軸に電荷量をプロットすると分極軸の反転に起因した強誘電体特有のヒステリシスループが得られる。電圧ゼロのときの分極量は残留分極量と称され、この値の大きいほど電荷量すなわち信号が大きく、読み出しに有利であるといえる。
図２７は、本実施例に係る試料３における強誘電体キャパシタのヒステリシスループを示す図であり、図２８は、従来に係る試料４における強誘電体キャパシタのヒステリシスループを示す図である。
各図から明らかなように、試料３では角型性が良く、大きな残留分極量を示すヒステリシスループが得られているのに対して、試料４ではヒステリシスループの形状が歪み、残留分極量が小さくなっている。試料３と試料４の素子形成過程の違いによって配線後のキャパシタ特性に大きな特性差の現れることが明らかになった。
実施例１の考察のほか、以下のことが考えられる。
強誘電体キャパシタのエッチングには一般的にレジストマスクをもちいる。ここでは、強誘電体膜、下部電極及びバリアメタル層をパターニングするために所望形状のレジストマスクを形成している。パターニングした後、このレジストマスクを除去する必要があるが、そのためにしばしばアッシングをおこなう。アッシング工程では、例えば窒素や酸素プラズマ、水あるいはメタノールなどがもちいられる。ところがこれらの分子がプラズマ化される過程、あるいはレジストと反応する過程で発生する水素分子がレジスト除去後に上部電極に到達すると、ここで解離して活性化した水素ラジカルとして強誘電体膜へ浸入する。このような現象が生じると、特に上部電極と強誘電体層との界面において強誘電体膜が還元され、その電気特性は著しく劣化してしまう。また、上部電極として用いる白金などの貴金属や強誘電体材料のエッチングにはフッ素を含有する分子をエッチャントとしてもちいる。これらの分子はレジスト中にも取り込まれているため、レジストアッシングの段階で解放される。フッ素原子も強い還元作用を発現する元素であるため、水素と同様、強誘電体膜を還元してその特性を著しく劣化させてしまう。強誘電体膜の結晶性が還元作用によって乱されると、後工程で熱処理を施しても回復が難しい。また層間絶縁膜として強誘電体キャパシタの上にＴＥＯＳ−ＳｉＯ２膜を堆積した場合、この成膜過程で発生する水素が上部電極側から浸入すると、上述同様、特に上部電極と強誘電体膜の界面で強誘電体膜を還元し、その電気特性を著しく損ねてしまう。試料４において大きな特性劣化が生じているのは、強誘電体キャパシタエッチング後のレジストマスクのアッシングと、層間絶縁膜であるＴＥＯＳ−ＳｉＯ２膜堆積に起因した水素ダメージに因るものと考えられる。
一方、試料３では強誘電体キャパシタの上部電極をパターニングによって形成したあと、第１水素バリア膜２０７を形成している。このため、強誘電体膜２０５、下部電極２２０及びバリアメタル層２０２のエッチング後に行うレジストマスクのアッシング雰囲気においては、還元性元素が上部電極へ到達するのを防止することができる。また、強誘電体キャパシタ２３０形成後に、第２水素バリア膜２０８を被覆するため、上部電極２０６上にはキャパシタ側壁よりも厚い水素バリア膜が形成されることになる。したがって層間絶縁膜２０９の形成時に発生する水素が、上部電極２０６側から強誘電体膜２０５へ浸入するのを完全に防止することができる。その結果、図２７に示されるように、水素ダメージフリーな優れた強誘電特性を得ることが可能となった。
２−３．特性評価
さらに本実施例において得られた試料３と、上述の実施例１における試料１とで強誘電特性を比較する。図１２（Ａ）から図１２（Ｃ）（試料１）と、図２７（試料３）のヒステリシス特性を比べると、試料３で得られたヒステリシスループの方が全体的に角型性に優れ、良好なヒステリシス特性を示していることがわかる。
試料１では、上部電極１０６上に設けたマスクによって、上部電極１０６、強誘電体膜１０５、下部電極層１２０及びバリアメタル層１０２を一括エッチングする方法が適用されている。これに対して本実施例の試料３では、上部電極２０６のみを先にパターニングした後、これより大きい面積で強誘電体膜２０５、下部電極膜２２０及びバリアメタル層２０２をエッチングする。この場合、試料１と同様に強誘電体膜２０５の側壁にエッチングダメージが生じるが、強誘電体キャパシタ２３０の電気特性に寄与するのは、強誘電体膜２０５のうち上部電極２０６と下部電極２２０に挟まれた部分であるため、強誘電体膜２０５の側壁のダメージ部分は強誘電体キャパシタ２３０の電気特性に影響を与えることがない。ここで、エッチングダメージとは、エッチングに起因したダメージを指し、エッチングガスに暴露されることにより結晶性が乱れ、本来の強誘電体特性が得られなくなる現象を意味する。このエッチングダメージ部分では、主に揮発性の元素が欠損し、化学結合が不安定になっている。このようなダメージ部分は、後工程で発生した水素や水分により、容易に還元され低誘電率層を形成し、結果的に強誘電体キャパシタの電気特性の劣化を引き起こす。以上のことから、本実施例における試料３の素子形成プロセス及び素子構造は、強誘電体キャパシタのプロセス耐性を向上させる上で極めて有効であるといえる。
（第３の実施の形態）
図２９から図４１は、本発明の第３の実施の形態に係る強誘電体メモリ素子の製造方法を模式的に示したものである。本実施の形態では、第１及び第２水素バリア膜３０７，３０８に加えて、さらに第３水素バリア膜３０９を形成する。
（１）図２９に示すように、基板３００にプラグ３０１を形成し、プラグ３０１上にバリアメタル層３０２及び下部電極３２０を形成する。その詳細は、第１の実施の形態において説明した通りである。なお、下部電極３２０は、イリジウム薄(Ｉｒ)膜３０３及び白金(Ｐｔ)膜３０４を積層することにより形成することができる。
（２）次に、図３０及び図３１に示すように、下部電極３２０上に強誘電体膜３０５及び上部電極３０６を形成する。強誘電体膜３０５及び上部電極３０６の材料及び成膜手法は、第１の実施の形態において説明した通りである。
（３）次に、図３２に示すように、上部電極３０６上に第１水素バリア膜３０７を形成する。第１水素バリア膜３０７は、成膜条件を適宜調整することにより、引っ張り応力を有するように形成する。
第１水素バリア膜３０７は、例えば酸化アルミニウム（ＡｌＯｘ）膜を原子層堆積法により形成することができる。供給原料として各種有機アルミニウム（例えばトリメチルアルミニウム（ＴＭＡ））をもちいることができる。酸化剤としてはオゾン（Ｏ３）をもちいることができる。
なお、本実施の形態においても、第１水素バリア膜３０７の材料又は成膜手法は限定されるものではない。例えば、第１水素バリア膜３０７を、上部電極３０６と同様に、例えばスパッタリング法により形成してもよい。
（４）次に、図３３に示すように、第１水素バリア３０７及び上部電極３０６を所望パターンにパターニングする。第１水素バリア３０７及び上部電極３０６は、後工程で所望パターンにパターニングされる強誘電体膜３０５の平面形状よりも小さくなるように形成する。すなわち、第１水素バリア膜３０７及び上部電極３０６は、パターニング後の強誘電体膜３０５の外周端部（例えば外周端部の全周）を避ける形状に形成する。
（５−１）次に、図３４に示すように、第１水素バリア膜３０７及びその周囲の強誘電体膜３０５上に、第２水素バリア膜３０８を形成する。すなわち、上部電極３０６上に、第１及び第２水素バリア膜３０７，３０８を積層して形成する。第２水素バリア膜３０８は、成膜条件を適宜調整することにより、引っ張り応力を有するように形成する。
第２水素バリア膜３０８の材料は、第１水素バリア膜３０７の説明を適用することができ、第１水素バリア膜３０７と同一材料であってもよいし、異なる材料であってもよい。また、第２水素バリア膜３０８の成膜手法についても、第１水素バリア膜３０７について説明した通りであり、第１水素バリア膜３０７と同一の成膜手法（例えば両方ともＡＬＣＶＤ法）であってもよいし、異なる成膜手法（例えば第１水素バリア膜：スパッタリング法、第２水素バリア膜：ＡＬＣＶＤ法）であってもよい。
（５−２）次に、図３５に示すように、第２水素バリア膜３０８及び強誘電体膜３０５を所望パターンにパターニングする。パターニングは、リソグラフィ技術を適用して、ドライエッチング法により行うことができる。第２水素バリア膜３０８及び強誘電体膜３０５は、上部電極３０６及び第１水素バリア膜３０７よりも平面形状が大きくなるように形成する。
（５−３）次に、図３６に示すように、残りの下部電極３２０及びバリアメタル層３０２をパターニングすることによって、強誘電体キャパシタ３３０を形成する。
強誘電体キャパシタ３３０は、プラグ３０１上に形成する。パターニングは、リソグラフィ技術を適用して、ドライエッチング法により行うことができる。その後、再度酸素雰囲気における６７５℃−５分のアニール処理を施す。なお、下部電極３２０及びバリアメタル層３０２は、強誘電体膜３０５よりも平面形状が大きくなるように形成する。
（５−４）その後、図３７に示すように、強誘電体キャパシタ３３０を被覆するように、第３水素バリア膜３０９を形成する。第３水素バリア膜３０９は、成膜条件を適宜調整することにより、引っ張り応力を有するように形成する。
詳しくは、第３水素バリア膜３０９を、強誘電体キャパシタ３３０上の第１及び第２水素バリア膜３０７，３０８、強誘電体キャパシタ３３０の側壁、及び基板３００を被覆するように形成する。すなわち、強誘電体キャパシタ３３０（例えば上部電極３０６）の上方には、第１から第３水素バリア膜３０７，３０８，３０９を積層して形成し、下部電極３２０及びバリアメタル層３０２の側壁には、第３水素バリア膜３０９のみを形成する。また、上部電極３０６及び強誘電体膜３０５の両者の側壁には、第２及び第３水素バリア膜３０８，３０９を形成する。こうして、水素バリア膜における強誘電体キャパシタ３３０の上面の膜厚を、水素バリア膜における強誘電体キャパシタ３３０の側壁の膜厚よりも相対的に大きくすることができる。
第３水素バリア膜３０９の材料及び成膜手法は、第１水素バリア膜３０７の説明を適用することができる。材料については、第１から第３水素バリア膜３０７，３０８，３０９のうちの全部が同一材料から形成されていてもよいし、いずれか１つが他と異なる材料から形成されていてもよいし、全部のそれぞれが異なる材料から形成されていてもよい。成膜手法については、第１から第３水素バリア膜３０７，３０８，３０９のうちの全部が同一成膜手法（例えば３つともにＡＬＣＶＤ法）であってもよいし、いずれか１つが他と異なる成膜手法であってもよい。後者の例として、第１水素バリア膜３０７をスパッタリング法により形成し、第２及び第３水素バリア膜３０８，３０９をＡＬＣＶＤ法により形成してもよい。あるいは、他の例として、第１及び第２水素バリア膜３０７，３０８をスパッタリング法により形成し、第３水素バリア膜３０９をＡＬＣＶＤ法により形成してもよい。
（６）次に、図３８及び図３９に示すように、層間絶縁膜３１０を形成し、層間絶縁膜３１０にコンタクトホール３１１を形成する。
層間絶縁層３１０として、例えばプラズマ化学気相成長法によりＴＥＯＳ(Tetraethylorthosilicate)−ＳｉＯ２膜を堆積することができ、コンタクトホール３１１は例えばドライエッチング法により形成することができる。なお、その後に基板３００を加熱することは、第１の実施の形態においても説明した通りである。
（７）次に、図４０及び図４１に示すように、コンタクトホール３１１の内面を含む領域に導電膜３１２を形成する。導電膜３１２はスパッタリング法により成膜し、その後パターニングする。導電膜３１２の材料は導電性であれば種類は選ばず、第１の実施の形態において説明した内容を適用することができる。
こうして、強誘電体キャパシタ３３０を有する強誘電体メモリ素子を製造することができる。この強誘電体メモリ素子は、基板３００と、プラグ３０１と、強誘電体キャパシタ３３０と、第１から第３水素バリア３０７，３０８，３０９と、を含む。上部電極３０６の平面形状は、強誘電体膜３０５の平面形状よりも小さくなっている。さらに、強誘電体膜３０５の平面形状は、下部電極３２０の平面形状よりも小さくなっている。水素バリア膜（第１から第３水素バリア膜３０７，３０８，３０９）は、上部電極３０６の上方に設けられた部分の膜厚が強誘電体キャパシタ３３０の側壁に設けられた部分の膜厚よりも大きくなっている（例えば２倍又は４倍程度）。
以下に、本実施の形態についての実施例を説明する。
３−１．試料
上述の製造方法により得られたものを試料５とする。詳しくは、第１水素バリア膜３０７としてＡｌＯｘ膜をＡＬＣＶＤ法により６０ｎｍの膜厚で成膜し、第２水素バリア膜３０８としてＡｌＯｘ膜をＡＬＣＶＤ法により１０ｎｍの膜厚で成膜し、第３水素バリア膜３０９としてＡｌＯｘ膜をＡＬＣＶＤ法により１０ｎｍの膜厚で成膜した。ＡＬＣＶＤ法による成膜条件の詳細は、実施例１の説明を適用することができる。
一方、比較のため従来法により試料６を作製した。すなわち上述の試料６の作製工程において、第１及び第２水素バリア膜３０７，３０８の形成を省略し、試料５において第３水素バリア膜３０９に相当する水素バリア膜のみをＡＬＣＶＤ法により８０ｎｍの膜厚で形成した。こうして得られた試料６は、第１水素バリア膜３０７と第２水素バリア膜３０８が形成されていないこと以外は試料５と同じ素子構造を有する。
３−２．特性評価
それぞれの作製方法で得られたメモリ素子の特性を比較することにした。ここでは強誘電体薄膜キャパシタの強誘電特性に注目することにした。上下電極間に適当な交流電圧を印加したとき、上下電極には印加電圧の大きさと向きに依存してある一定量の電荷が誘起される。この様子をモニターするため、横軸に印加電圧、縦軸に電荷量をプロットすると分極軸の反転に起因した強誘電体特有のヒステリシスループが得られる。電圧ゼロのときの分極量は残留分極量と称され、この値の大きいほど電荷量すなわち信号が大きく、読み出しに有利であるといえる。
図４２は、本実施例に係る試料５における強誘電体キャパシタのヒステリシスループを示す図であり、図４３は、従来に係る試料６における強誘電体キャパシタのヒステリシスループを示す図である。
各図から明らかなように、試料５では角型性が良く、大きな残留分極量を示すヒステリシスループが得られているのに対して、試料６ではヒステリシスループの形状が歪み、残留分極量が小さくなっている。試料５と試料６の素子形成過程の違いによって配線後のキャパシタ特性に大きな特性差の現れることが明らかになった。
試料６において強誘電体特性の大きな劣化が生じているのは、強誘電体キャパシタエッチング後のレジストマスクのアッシングと、層間絶縁膜であるＴＥＯＳ−ＳｉＯ２膜堆積に起因した水素ダメージに因るものと考えられる。詳しくは、実施例２において説明した通りである。
一方、本実施例においては、強誘電体キャパシタの形成に際して、第１パターニング工程として上部電極３０６を形成し、第２パターニング工程として強誘電体膜３０５を形成し、第３パターニング工程として下部電極３２０及びバリアメタル層３０２を形成する。すなわち、試料５では、第１から第３のパターニング工程の順に３段階のエッチングをおこなっている。まず、第１パターニング工程では、上部電極３０６をパターニングする前に、上部電極３０６に予め第１水素バリア膜３０７を形成している。そのため上部電極３０６をパターニングした後のレジストアッシング工程では、水素が上部電極３０６へ浸入するのを防ぐことができる。また、第２パターニング工程では、強誘電体膜３０５をパターニングする前に、強誘電体膜３０５に予め第２水素バリア膜３０７を形成している。そのため強誘電体膜３０５をパターニングした後のレジストアッシング工程では、水素が強誘電体膜３０５と上部電極３０６の界面へ到達するのを防ぐことができる。さらに、第３パターニング工程では、下部電極３２０及びバリアメタル層３０２をパターニングする前に、下部電極３２０に予め第３水素バリア膜３０９を形成している。そのため下部電極３２０及びバリアメタル層３０２をパターニングした後のレジストアッシング工程においても、既に複数の水素バリア膜が上部電極３０６上及び強誘電体膜３０５上に形成されているので、水素が上部電極３０６と強誘電体膜３０５の界面に到達することは無い。そして、層間絶縁膜３１０を堆積する段階では強誘電体キャパシタ３３０の上部電極３０６上に、試料６にくらべて厚い水素バリア膜（第１から第３水素バリア膜３０７，３０８，３０９）が形成されているため、水素が特に上部電極３０６側から強誘電体膜３０５へ浸入するのを完全に防止することができる。その結果、図４２に示されるように、水素ダメージフリーな優れた強誘電特性を得ることが可能となった。
４−１．試料
上述の実施例３の試料５では、第１水素バリア膜３０７、第２水素バリア膜３０８および第３水素バリア膜３０９ともにＡＬＣＶＤ法をもちいた。また、供給原料としてトリメチルアルミニウム（ＴＭＡ）をもちい、酸化剤としてオゾンをもちいた。
一方、比較のための試料７を、酸化剤としてオゾンの代わりに水（Ｈ２Ｏ）を用いて形成した。その他の条件は試料５と同様とする。
４−２．特性評価
こうして得られた試料７の強誘電特性をしらべるため、ヒステリシスループを測定したところ、図４４のような結果が得られた。図４２と比べると明らかに特性に劣ることがわかる。水とオゾンのどちらもＴＭＡに対して酸化剤として働くことに変わりはないものの、酸化剤の違いに依存してキャパシタ特性に大きな差が現れた。
基板表面にＴＭＡが吸着した状態で水分子が供給されると、アルミニウム原子に結合しているメチル基（ＣＨ３）が水分子と反応して配位子の交換をおこない、ＯＨ基に変化する。表面のメチル基がすべて反応して飽和した後は、未反応の水分子は余剰分子となって膜中に取り残され、ＰＺＴキャパシタ側へ拡散してしまう。Ｈ２Ｏは強誘電体（ＰＺＴ）に浸透すると、その絶縁特性や強誘電特性を損ねてしまうことが知られている。したがって、本実施例ではＴＭＡの酸化に必要な量以上の水分子がＡｌＯｘの成膜プロセスに供給されているため、ＰＺＴに取り込まれた水分子に起因してＰＺＴキャパシタの特性劣化（結晶性劣化）を招いているものと考えられる。
一方、実施例３の試料５のようにＴＭＡの酸化にオゾンを用いるときは次の反応が起こる。まず基板にＴＭＡが吸着した状態でオゾンが供給されたとき、アルミニウム原子に結合しているメチル基は完全な燃焼反応によって二酸化炭素（ＣＯ２）と水（Ｈ２Ｏ）に分解される。これらの副生成物のうち水分子は未反応のメチル基に作用して上述と同様にＯＨ基を生成する。水分子は反応過程で生成されるものの、ＴＭＡの配位子交換反応に消費されてしまうため、ＡｌＯｘ膜中への残留量はきわめて小さいかほとんど存在しないと考えられる。したがって本実施例で生じたようなPZTキャパシタの特性劣化には至らなかったものと考えられる。ＴＭＡの酸化剤としてオゾンを用いることが、強誘電体キャパシタの特性を維持する上で極めて有効であることが明らかになった。
第１の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第１の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第１の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第１の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第１の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第１の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第１の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第１の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第１の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第１の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第１の実施の形態に係る強誘電体メモリ素子及びその製造方法を示す図。 実施例１に係る試料１のヒステリシスループを示す図。 実施例１に係る試料２のヒステリシスループを示す図。 強誘電体膜の膜厚と応力の関係を示す図。 強誘電体キャパシタの分極ベクトルを説明する図。 第２の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第２の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第２の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第２の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第２の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第２の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第２の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第２の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第２の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第２の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第２の実施の形態に係る強誘電体メモリ素子及びその製造方法を示す図。 実施例２に係る試料３のヒステリシスループを示す図。 実施例２に係る試料４のヒステリシスループを示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子の製造方法を示す図。 第３の実施の形態に係る強誘電体メモリ素子及びその製造方法を示す図。 実施例３に係る試料５のヒステリシスループを示す図。 実施例３に係る試料６のヒステリシスループを示す図。 実施例４に係る試料７のヒステリシスループを示す図。
符号の説明
１００…基板 １０１…プラグ １０２…バリアメタル層 １０５…強誘電体膜
１０６…上部電極 １０７…第１水素バリア膜 １０８…第２水素バリア膜
１０９…層間絶縁膜 １１０…導電膜 １１１…コンタクトホール １２０…下部電極
１３０…強誘電体キャパシタ ２００…基板 ２０１…プラグ
２０２…バリアメタル層 ２０５…強誘電体膜 ２０６…上部電極
２０７…第１水素バリア膜 ２０８…第２水素バリア膜 ２０９…層間絶縁膜
２１０…導電膜 ２１１…コンタクトホール ２２０…下部電極
２３０…強誘電体キャパシタ ３００…基板 ３０１…プラグ
３０２…バリアメタル層 ３０５…強誘電体膜 ３０６…上部電極
３０７…第１水素バリア膜 ３０８…第２水素バリア膜 ３０９…第３水素バリア膜
３１０…層間絶縁膜 ３１１…コンタクトホール ３１２…導電膜
３２０…下部電極 ３３０…強誘電体キャパシタ

Claims (3)

  1. 基板と、
    前記基板上に形成された強誘電体キャパシタと、
    前記強誘電体キャパシタを被覆するように設けられた水素バリア膜と、
    前記水素バリア膜上に設けられた層間絶縁膜と、
    を含み、
    前記強誘電体キャパシタは、下部電極、強誘電体膜、及び上部電極を備え、
    前記水素バリア膜は、前記上部電極の上方に設けられた第１水素バリア膜と、前記第１水素バリア膜の上方、及び前記強誘電体キャパシタの側部を含む領域に設けられた第２水素バリア膜と、を含み、
    前記水素バリア膜は、第１の部分と第２の部分とを有し、
    前記第１の部分は、前記上部電極の上方の前記第１水素バリア膜及び前記第２水素バリア膜を含み、
    前記第２の部分は、前記強誘電体膜の側部の前記第２水素バリア膜を含み、
    前記第１の部分の膜厚は、前記第２の部分の膜厚の４倍ないし８倍であり、
    前記第１水素バリア膜及び前記第２水素バリア膜は、引っ張り応力を有し、
    前記強誘電体キャパシタの面積は、１００μｍ２以下であり、
    前記強誘電体膜の結晶構造は、正方晶であって、分極軸の方向は、＜００１＞であり、
    前記強誘電体膜は、（１１１）配向している、強誘電体メモリ素子。
  2. 請求項１記載の強誘電体メモリ素子において、
    前記強誘電体膜の上面の面積は、前記強誘電体膜と前記上部電極との界面の面積よりも大きい、強誘電体メモリ素子。
  3. 請求項１又は請求項２記載の強誘電体メモリ素子において、
    前記第１の部分の膜厚は、前記第２の部分の膜厚の４倍である、強誘電体メモリ素子。
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