JP3797413B2 - 半導体装置およびその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、キャパシタを有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
現在、強誘電体膜を適用した半導体装置（たとえば強誘電体メモリ（ＦｅＲＡＭ））が提案されている。強誘電体膜は、自発分極を有し、また、高誘電率を有するなどの特徴がある。
【０００３】
ところで、半導体装置の製造において、強誘電体膜を形成した後、層間絶縁層の形成工程やドライエッチング工程などにおいて、強誘電体膜が水素雰囲気下に曝されることがある。強誘電体膜は、一般に金属酸化物からなる。このため、強誘電体膜が水素に曝されると、強誘電体膜を構成する酸素がこの水素により還元される。これにより、強誘電体膜がダメージを受けることになる。たとえば、強誘電体膜がＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）からなる場合には、ＳＢＴが水素によって還元されると、粒界部において金属Ｂｉが生じ、上部電極と下部電極とが短絡することになる。
【０００４】
強誘電体膜が水素に曝されるのを防止する技術として、強誘電体膜を覆うようにして、Ａｌ₂Ｏ₃よりなるバリヤ層（水素ブロッキング層）を形成する技術が提案されている。このバリヤ層は、キャパシタを覆うようにして形成される。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、ＴａＯ_Xを主成分とするバリヤ層であって、微細加工がし易く、水素によって還元されるのが抑えられたバリヤ層を含む、半導体装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
（半導体装置）
本発明の半導体装置は、
キャパシタを有する半導体装置であって、
前記キャパシタは、第１の電極と、第２の電極と、該第１の電極と該第２の電極との間に設けられた誘電体膜とを有し、
前記キャパシタの少なくとも上において、ＴａＯ_Xを主成分とするバリヤ層が設けられ、
前記バリヤ層は、ＡｌＯ_X、ＴｉＯ_X、ＺｒＯ_XおよびＨｆＯ_Xの中から選択される少なくとも１種を含む。
【０００７】
ここで、「ｘ」は、正数である。一般的に、酸化物は完全に化学量論組成になることは無く、少なからず酸素欠損を生じるため数値化せずにｘで表した。なお、「ｘ」は、種類が異なる金属酸化物同士において同一の数値であってもよいし、または、異なった数値であってもよい。
【０００８】
本発明においては、バリヤ層は、ＡｌＯ_X、ＴｉＯ_X、ＺｒＯ_XおよびＨｆＯ_Xの中から選択される少なくとも１種を含む。これにより、半導体装置の製造プロセスにおいて、バリヤ層の形成後の工程で発生する水素によって、ＴａＯ_Xの酸素欠損が生じるのを抑えることができる。その結果、ＴａＯ_Xが還元されるのを抑えることができる。すなわち、バリヤ層によって、第１の電極と第２の電極とが短絡するのを抑えることができる。
【０００９】
また、本願よりなるバリア層の材料は、背景技術で記載したサファイアに代表されるＡｌ₂Ｏ₃のように頑強な材料ではないため、バリヤ層のエッチングを容易に行うことができる。すなわち、微細な加工を行う必要のある高集積化に適している。
【００１０】
前記バリヤ層の態様は、次のものを挙げることができる。
（１）前記バリヤ層は、前記キャパシタの上にのみ設けられている態様である。
（２）前記バリヤ層は、さらに、前記キャパシタの側方において設けられている態様である。
【００１１】
前記バリヤ層において、前記Ｔａの原子数に対するＡｌ、Ｔｉ、ＺｒおよびＨｆの原子数の総和の比（Ａｌ、Ｔｉ、ＺｒおよびＨｆの原子数の総和／Ｔａの原子数）は、後述の理由で、０．０５〜０．２０であることが好ましい。
【００１２】
前記誘電体膜は、強誘電体膜または常誘電体膜であることができる。
【００１３】
前記半導体装置は、さらに、トランジスタを有し、
前記トランジスタと、前記キャパシタとで、メモリ装置を構成していることができる。
【００１４】
前記メモリ装置は、強誘電体メモリ装置またはＤＲＡＭであることができる。
【００１５】
（半導体装置の製造方法）
（Ａ）本発明の第１の半導体装置の製造方法は、
キャパシタを有する半導体装置の製造方法であって、
前記キャパシタは、第１の電極と、第２の電極と、該第１の電極と該第２の電極との間に設けられた誘電体膜とを有し、
（ａ）前記キャパシタを形成する工程、および
（ｂ）前記工程（ａ）の後において、前記キャパシタを覆うバリヤ層を形成する工程を含む、半導体装置の製造方法であって、
前記バリヤ層は、ＴａＯ_Xを主成分とし、かつ
前記バリヤ層は、ＡｌＯ_X、ＴｉＯ_X、ＺｒＯ_XおよびＨｆＯ_Xの中から選択される少なくとも１種を含む。
【００１６】
本発明の第１の半導体装置の製造方法によれば、前記バリヤ層は、ＡｌＯ_X、ＴｉＯ_X、ＺｒＯ_XおよびＨｆＯ_Xの中から選択される少なくとも１種を含む。このため、バリヤ層の形成後の工程で発生する水素によってＴａＯ_Xの酸素欠損が生じるのを、抑えることができる。その結果、水素によってＴａＯ_Xが還元されるのを、抑えることができる。したがって、本発明によれば、リークが抑えられたキャパシタを形成することができる。すなわち、バリヤ層によって、第１の電極と第２の電極とが短絡するのを抑えることができる。
【００１７】
また、本願よりなるバリア層の材料は、背景技術で記載したサファイアに代表されるＡｌ₂Ｏ₃のように頑強な材料ではないため、バリヤ層のエッチングを容易に行うことができる。すなわち、微細な加工を行う必要のある高集積化に適している。
【００１８】
（Ｂ）本発明の第２の半導体装置の製造方法は、
キャパシタを有する半導体装置の製造方法であって、
前記キャパシタは、第１の電極と、第２の電極と、該第１の電極と該第２の電極との間に設けられた誘電体膜とを有し、
（ｈ）前記第１の電極を形成する工程、
（ｉ）前記第１の電極の上に、前記誘電体膜を形成する工程、
（ｊ）前記誘電体膜の上に、前記第２の電極を形成する工程、
（ｋ）前記第２の電極の上に、バリヤ層を形成する工程および
（ｌ）前記バリヤ層、前記第２の電極、前記誘電体膜および前記第１の電極を選択的に除去して、前記キャパシタを形成する工程を含む、半導体装置の製造方法であって、
前記バリヤ層は、ＴａＯ_Xを主成分とし、かつ
前記バリヤ層は、ＡｌＯ_X、ＴｉＯ_X、ＺｒＯ_XおよびＨｆＯ_Xの中から選択される少なくとも１種を含む。
【００１９】
本発明の第２の半導体装置の製造方法は、前記バリヤ層は、ＡｌＯ_X、ＴｉＯ_X、ＺｒＯ_XおよびＨｆＯ_Xの中から選択される少なくとも１種を含む。このため、本発明の第１の半導体装置の製造方法と同様の作用効果を奏することができる。
【００２０】
また、バリヤ層は、工程（ｌ）において、誘電体膜や第２の電極を保護する機能を有する。
【００２１】
本発明の第１および第２の半導体装置の製造方法は、次の態様をとることができる。
【００２２】
前記バリヤ層の形成は、スパッタ法、ＣＶＤ法またはレーザアブレーション法により行われることができる。これらの方法によれば、緻密な膜を有するバリヤ層を形成しやすく、さらに、被覆性が良好である。
【００２３】
バリヤ層および誘電体膜の具体的な構成は、半導体装置と同様のものをとることができる。
【００２４】
前記半導体装置は、さらに、トランジスタを有し、前記トランジスタと、前記キャパシタとで、メモリ装置を構成している場合にも、本発明の半導体装置の製造方法を適用することができる。メモリ装置の具体例は、半導体装置と同様である。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
【００２６】
［第１の実施の形態］
（半導体装置）
以下、実施の形態に係る半導体装置について説明する。本実施の形態においては、半導体装置として、強誘電体メモリ装置の例を示す。図１は、第１の実施の形態に係る強誘電体メモリ装置を模式的に示す断面図である。
【００２７】
強誘電体メモリ装置１００は、電界効果型トランジスタ２０と、キャパシタ３０とを有する。
【００２８】
電界効果型トランジスタ（以下「トランジスタ」という）２０は半導体基板１０の上に形成され、かつ、トランジスタ２０の形成領域は素子分離領域１２によって画定されている。トランジスタ２０は、ゲート絶縁層２２と、ゲート電極２４と、ソース／ドレイン領域２６とを有する。半導体基板１０の上には、トランジスタ２０を覆うようにして、第１の層間絶縁層４０が形成されている。
【００２９】
キャパシタ３０は、第１の層間絶縁層４０の上に形成されている。キャパシタ３０は、下部電極３２、強誘電体膜３４および上部電極３６が順次積層して、構成されている。
【００３０】
キャパシタ３０を被覆するようにして、バリヤ層５０が形成されている。バリヤ層５０は、キャパシタ３０の上面および側面を覆っている。バリヤ層５０は、水素をブロックして、強誘電体膜３４が水素と接触するのを防止する機能を有する。すなわち、バリヤ層５０は、強誘電体膜３４が水素によって還元されるのを防止する機能を有する。また、バリヤ層５０は、キャパシタ３０の側面に形成されていることから、強誘電体膜３４の構成物質が第２の層間絶縁層６０に拡散するのを防止する機能も有する。バリヤ層５０は、第１の層間絶縁層４０の上にも形成されている。バリヤ層５０の上には、第２の層間絶縁層６０が形成されている。
【００３１】
第２の層間絶縁層６０を貫通するようにして、第１のスルーホール７０が形成されている。また、第２の層間絶縁層６０、バリヤ層５０および第１の層間絶縁層４０を貫通するようにして、第２のスルーホール７２および第３のスルーホール７４が形成されている。第１〜第３のスルーホール７０，７２，７４内には、それぞれ、第１〜第３のコンタクト層８０，８２，８４が形成されている。また、第２の層間絶縁層６０の上には、第１のコンタクト層８０と第２のコンタクト層８４とを接続するための局所配線層９０が形成されている。また、第２の層間絶縁層６０の上には、第３のコンタクト層８４と電気的に接続されているビット配線層９２が形成されている。
【００３２】
以下、バリヤ層５０の具体的な構成を説明する。バリヤ層５０は、ＴａＯ_Xを主体とする材質からなる。バリヤ層５０がＴａＯ_Xを主体とすることにより、バリヤ層５０をエッチングし易いという利点がある。このため、微細な加工を行う必要のある高集積化に適している。また、バリヤ層５０は、ＡｌＯ_X，ＴｉＯ_X，ＺｒＯ_XおよびＨｆＯ_Xの中から選択される少なくとも１種を含む。このような金属酸化物が添加されていることにより、ＴａＯ_Xの酸素欠損が生じるのを抑えることができる。このため、バリヤ層５０の形成後の水素が生じる工程において、ＴａＯ_Xが還元されるのが抑えられている。また、バリヤ層５０の還元が抑えられているため、その分だけ、リークを防止する観点からバリヤ層５０を厚くする必要性がなくなる。このため、バリヤ層５０を薄くすることができるため、高集積化を図ることができる。
【００３３】
また、ＡｌＯ_Xは、ＴａＯ_Xが還元されるのを抑える効果の他に、水素バリヤ性の向上や、強誘電体膜３４に起因する拡散しやすい元素（たとえばＰｂ，Ｂｉ）の拡散防止をより強固なものにすることができる。また、ＴｉＯ_X，ＺｒＯ_XおよびＨｆＯ_Xは、ＴａＯ_Xが還元されるのを抑える効果の他に、バリヤ層５０の密着性を高める効果を有する。バリヤ層５０において、Ｔａの原子数に対するＡｌ、Ｔｉ、ＺｒおよびＨｆの原子数の総和の比（Ａｌ、Ｔｉ、ＺｒおよびＨｆの原子数の総和／Ｔａの原子数）は、好ましくは０．０５〜０．２０、さらに好ましくは０．０５〜０．１０である。その比が０．０５未満であると、ＴａＯ_Xの酸素欠損が生じるのを抑える効果を奏し難い傾向にある。また、その比が０．２０を超えると、バリヤ層５０が水素をブロックする機能を発揮し難い傾向にある。
【００３４】
なお、バリヤ層がＴａＯ_Xのみからなると、次のような不具合がある。ＴａＯ_Xは、水素によって還元されやすい。ＴａＯ_Xが還元されると、バリヤ層は導電性を示すようになり上部電極と下部電極とが短絡し、リークの原因となったりする。また、強誘電体膜が水素に曝されるのを防止する能力が弱くなったりする。
【００３５】
（半導体装置の製造方法）
以下、実施の形態に係る半導体装置の製造方法について説明する。図２〜図３は、第１の実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【００３６】
まず、図２（ａ）に示すように、半導体基板１０の上に、素子分離領域１２を形成する。素子分離領域１２の形成方法は、たとえば、トレンチ法、ＬＯＣＯＳ法を挙げることができる。次に、素子分離領域１２によって画定された領域において、公知の方法により、メモリトランジスタ２０を形成する。
【００３７】
次に、半導体基板１０の上に、公知の方法により、第１の層間絶縁層４０を形成する。その後、必要に応じて、第１の層間絶縁層４０を平坦化する。第１の層間絶縁層４０の平坦化は、たとえば、ＣＭＰ法により行うことができる。
【００３８】
次に、図２（ｂ）に示すように、第１の層間絶縁層４０の上に、下部電極３２を形成する。下部電極３２の材質としては、特に限定されないが、たとえばＩｒ，ＩｒＯ_y，Ｐｔ，Ｒｕ，ＲｕＯ_y，ＳｒＲｕＯ_y，ＬａＳｒＣｏＯ_yを挙げることができる。下部電極３２は、たとえばスパッタリング法により形成することができる。下部電極３２の厚さは、たとえば１００〜２００ｎｍである。
【００３９】
次に、下部電極３２の上に、強誘電体膜３４を形成する。強誘電体膜３４の材質としては、ＰＺＴ（ＰｂＺｒ_ZＴｉ_1-ZＯ₃）、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）を挙げることができる。強誘電体膜３４の形成方法は、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法を挙げることができる。強誘電体膜３４の厚さは、たとえば５０〜１５０ｎｍである。
【００４０】
次に、強誘電体膜３４の上に、上部電極３６を形成する。上部電極３６の材質および形成方法は、下部電極３２で説明したものを適用することができる。上部電極３６の厚さは、たとえば１００〜２００ｎｍである。
【００４１】
次に、図２（ｃ）に示すように、リソグラフィ技術を利用して、下部電極３２、強誘電体膜３４および上部電極３６を選択的にエッチングする。こうして、第１の層間絶縁層４０の上に、キャパシタ３０が形成される。
【００４２】
次に、図３（ａ）に示すように、第１の層間絶縁層４０およびキャパシタ３０の上に、本発明に係るバリヤ層５０を形成する。バリヤ層５０の形成方法は、たとえばスパッタ法、ＣＶＤ法、レーザアブレーション法を挙げることができる。バリヤ層５０の厚さは、たとえば１０〜１００ｎｍ、好ましくは２０〜５０ｎｍである。
【００４３】
次に、バリヤ層５０の上において、公知の方法により、第２の層間絶縁層６０を形成する。この際、キャパシタ３０は、バリヤ層５０によって覆われている。このため、第２の層間絶縁層６０の形成の際に発生する水素と、キャパシタ３０を構成する強誘電体膜３４とが接触するのが防止されている。また、本発明に係るバリヤ層５０は、ＴａＯ_Xに上述の金属酸化物が添加されているため、バリヤ層５０の還元が抑えられている。第２の層間絶縁層の厚さは、たとえば４００〜８００ｎｍである。
【００４４】
次に、必要に応じて、リカバリーアニールをする。リカバリーアニールは、酸素雰囲気下で行うことができる。リカバリーアニールの温度条件は、強誘電体膜３４がＰＺＴからなる場合、たとえば４００〜６５０℃、好ましくは５００〜６００℃である。また、強誘電体膜３４がＳＢＴからなる場合、たとえば５００〜７００℃、好ましくは６００〜６５０℃である。リカバリーアニールの時間は、温度条件を考慮して規定され、たとえば０．５〜３時間である。リカバリーアニールをすることで、強誘電体膜３４の特性を向上させることができる。
【００４５】
次に、図３（ｂ）に示すように、リソグラフィ技術を利用して、第２の層間絶縁層６０、バリヤ層５０および第１の層間絶縁層４０を選択的にエッチングする。こうして、第１〜第３のスルーホール７０，７２，７４が形成される。第１のスルーホール７０は、上部電極３６の上面を露出している。第２および第３のスルーホール７２，７４は、ソース／ドレイン領域２６の上面を露出している。
【００４６】
次に、図１に示すように、第１〜第３のスルーホール７０，７２，７４内に、第１〜第３のコンタクト層８０，８２，８４を形成する。第１〜第３のコンタクト層８０，８２，８４は、たとえば、第１〜第３のスルーホール７０，７２，７４を充填する導電層を全面に形成し、その導電層をエッチバックすることにより形成される。次に、第２の層間絶縁層６０の上に、公知の方法により局所配線層９０およびビット配線層９２を形成する。こうして、実施の形態に係る強誘電体メモリ装置１００が形成される。
【００４７】
本実施の形態に係る半導体装置の製造方法における作用効果を説明する。
【００４８】
バリヤ層５０は、ＴａＯ_Xに上述の金属酸化物が添加されているため、第２の層間絶縁層６０の形成の際に発生する水素によって、バリヤ層５０の還元が抑えられている。すなわち、バリヤ層５０によって、上部電極３６と下部電極３２とが短絡するのが抑えられている。このため、本実施の形態によれば、リークが抑えられた強誘電体メモリ装置１００を製造することができる。
【００４９】
（変形例）
第１の実施の形態は、次の変形が可能である。水素雰囲気中で、加熱処理によりトランジスタの劣化の回復工程を行う場合には、バリヤ層５０は、この工程に影響を及ぼさない態様で形成される。つまり、トランジスタ２０が形成された領域の上の第１の層間絶縁層４０上にバリヤ層５０が形成されないように、バリヤ層５０がパターニングされる。具体的には、バリヤ層５０は、キャパシタ３０の上および側面のみ形成される。バリヤ層５０が第１の層間絶縁層４０と第２の層間絶縁層６０との間に形成されていると、水素がバリヤ層５０によってブロックされてトランジスタ２０が形成されている領域まで侵入するのが難しくなるためである。この場合、バリヤ層５０は、第２の層間絶縁層６０を形成する前にパターニングされる。
【００５０】
［第２の実施の形態］
（半導体装置）
以下、第２の実施の形態に係る半導体装置を説明する。第２の実施の形態においては、半導体装置の例として、強誘電体メモリ装置を示す。図４は、強誘電体メモリ装置を模式的に示す断面図である。
【００５１】
第２の実施の形態に係る強誘電体メモリ装置２００は、バリヤ層１５０が形成されている領域の点で、第１の実施の形態と異なる。すなわち、第２の実施の形態においては、バリヤ層１５０は、上部電極３６の上にのみ形成されている。これ以外のバリヤ層１５０の構成は、第１の実施の形態と同様である。
【００５２】
それ以外の点は、第１の実施の形態と同様であるため、同一の機能を有する部分には同一の符号を付し、その詳細な説明を省略する。
【００５３】
（半導体装置の製造方法）
以下、第２の実施の形態に係る半導体装置の製造方法を説明する。図５は、第２の実施の形態に係るメモリ装置の製造工程を模式的に示す断面図である。
【００５４】
図５（ａ）に示すように、上部電極３６まで、第１の実施の形態と同様にして形成する。次に、上部電極３６上にバリヤ層１５０を形成する。バリヤ層１５０は、第１の実施の形態と同様にして形成することができる。
【００５５】
次に、図５（ｂ）に示すように、リソグラフィ技術を利用して、バリヤ層１５０、上部電極３６、強誘電体膜３４および下部電極３２を選択的にエッチングする。この際、バリヤ層１５０は、エッチング工程における強誘電体膜３４のダメージを抑える効果を有する。
【００５６】
この後は、第１の実施の形態と同様の方法により、強誘電体メモリ装置を完成させることができる。
【００５７】
第２の実施の形態に係る半導体装置の製造方法は、第１の実施の形態と同様の作用効果を奏することができる。
【００５８】
［実験例］
以下、実験例を説明する。
【００５９】
ＴａＯ_Xに所定の金属酸化物を添加した場合としない場合とで、種々の特性においてどのような差が生じるか調べた。以下、ＴａＯ_Xに上記の金属酸化物を添加した場合を「実施例」といい、上記の金属酸化物を添加しない場合を「比較例」という。
【００６０】
（Ｑｓｗ：信号電荷量）
実施例と比較例とで、Ｑｓｗにおいてどのような違いがあるか調べた。
【００６１】
なお、実施例および比較例において、バリヤ層の態様は、キャパシタの上面および側面を覆う態様とした。バリヤ層の厚さは、２０ｎｍとした。バリヤ層の形成は、ヘリコン型スパッタ法によりＡｒとＯ₂との混合ガスを用い、真空度２×１０^-3Ｔｏｒｒ（０．２６Ｐａ）で行った。なお、ＡｒにＯ₂を加えた理由は、酸素欠損を抑制するためである。ヘリコン型スパッタ装置を用い、通常のスパッタ装置より低い圧力でバリヤ層を形成したのは、より緻密な膜を得るためである。キャパシタを構成する強誘電体膜は、ＳＢＴからなる。強誘電体膜は、ＭＯＤ原料（高純度化学（株）製）をスピンコート法によりに塗布し、結晶化温度６５０〜７００℃の条件下でＭＯＤ原料を結晶化させて得られた。強誘電体膜の厚さは、１５０ｎｍであった。バリヤ層の上に、ＴＥＯＳ−ＣＶＤ法により、酸化シリコン層からなる層間絶縁層を形成した。層間絶縁層を形成した後、酸素雰囲気中で７００℃で３０分間のリカバリーアニールを１度行った。
【００６２】
表１は、添加比によってＱｓｗがどう変化するかを示した表である。
【００６３】
【表１】

【００６４】
なお、添加比とは、Ｔａの原子数に対する各添加物質の金属の原子数の比（添加物質の金属の原子数／Ｔａの原子数）をいう。Ｑｓｗの単位は、μＣ／ｃｍ²である。Ｑｓｗの評価は、ＲＴ６０００（ラジアント社（株）製）により行った。この時の測定に用いたサンプルは、トランジスタが形成されていない、キャパシタのみのダミーサンプルであった。キャパシタサイズは、□５μｍ（１辺が５μｍの正方形）で、１０，０００個並列に配した。
【００６５】
表１より、上記の金属酸化物を添加していない場合には、リーク電流が大きいためヒステリシスを得られず、Ｑｓｗを導出することができなかった。一方、上記の金属酸化物が添加されている場合には、リーク電流が小さいためヒステリシスを得ることができ、強誘電体メモリとして動作し得るのに必要な信号電荷量を導出できている。なお、リーク電流とは、上部電極と下部電極との間において流れる電流をいう。
【００６６】
Ｑｓｗは、センスアンプの感度、インプリント、ファティーグ、ウエハー面内、ロット間のバラツキなどを考慮すると、１０μＣ／ｃｍ²以上であることが好ましいとされている。表１から添加比が０．２２以上であると、Ｑｓｗは、いずれの添加物質においても、１０μＣ／ｃｍ²を下回っている。このため、添加比は、０．０５〜０．２０の範囲内にあることが好ましいといえる。
【００６７】
なお、実施例のいずれの態様においても、リーク電流は、１０^-7〜１０^-8Ａ／ｃｍ²の範囲内に収まっていた。一方、比較例においては、リーク電流は、１０^-3Ａ／ｃｍ²のレベルであった。比較例においてリーク電流が大きくなった理由は、ＴａＯ_Xが還元されて、バリヤ層が導電性を示すようになり、バリヤ層を介して上部電極と下部電極とが短絡したためと考えられる。
【００６８】
（Ｐｂ拡散）
バリヤ層が、Ｐｂの拡散をどの程度抑えることができるか調べた。
【００６９】
なお、実験に使用した試験体の構成は、次のとおりである。キャパシタにおける強誘電体は、ＰＺＴからなる。強誘電体膜は、ゾルゲル原料（三菱マテリアル（株）製）を、結晶化温度５５０〜６００℃の条件下で結晶化させて得られた。強誘電体膜の厚さは、１２０ｎｍであった。
【００７０】
バリヤ層は、キャパシタの上面および側面に形成した。バリヤ層の形成は、ヘリコン型スパッタ法によりＡｒとＯ₂との混合ガスを用い、真空度２×１０^-3Ｔｏｒｒ（０．２６Ｐａ）で行った。バリヤ層を形成した後、７００℃で３０分加熱した。バリヤ層に添加した金属酸化物は、ＡｌＯ_Xであり、その添加比（金属酸化物の金属の原子数／Ｔａの原子数）は、０．１０であった。バリヤ層の上に酸化シリコンからなる層間絶縁層を形成した。層間絶縁層を形成した後、酸素雰囲気中で７００℃で３０分間のリカバリーアニールを１度行った。
【００７１】
この試験体におけるＰｂの拡散状態をＳＩＭＳで評価した。そうしたところ、バリヤ層において、Ｐｂの拡散を抑制していた。すなわち、Ｐｂの層間絶縁層への拡散を抑制していた。
【００７２】
なお、強誘電体膜がＰＺＴからなる場合には、リカバリーアニールは、一般的に、６００℃前後で行われる。しかし、本実験では、量産のマージンを考慮して、７００℃でリカバリーアニールを行っている。つまり、本願のバリヤ層は、通常より高い温度でリカバリーアニールを行っても、Ｐｂの拡散を抑制できることがわかった。
【００７３】
［変形例］
本発明は、上記の実施の形態に限定されず、本発明の要旨を超えない範囲で種々の変更が可能である。
【００７４】
上記の実施の形態においては、バリヤ層を強誘電体メモリ装置におけるキャパシタに適用した。しかし、バリヤ層は、ＤＲＡＭにおけるキャパシタに適用してもよい。この場合、誘電体膜は、キャパシタの大容量化を図る観点から、ＢＳＴのような高誘電率の常誘電体からなることができる。
【００７５】
また、メモリ装置におけるキャパシタに限らず、この他のキャパシタにおいても、バリヤ層を適用することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリ装置を模式的に示す断面図である。
【図２】第１の実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図３】第１の実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図４】第２の実施の形態に係る強誘電体メモリ装置を模式的に示す断面図である。
【図５】第２の実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【符号の説明】
１０ 半導体基板
１２ 素子分離領域
２０ 電界効果型トランジスタ
２２ ゲート絶縁層
２４ ゲート電極
２６ ソース／ドレイン領域
３０ キャパシタ
３２ 下部電極
３４ 誘電体膜
３６ 上部電極
４０ 第１の層間絶縁層
５０，１５０ バリヤ層
６０ 第２の層間絶縁層
７０ 第１のスルーホール
７２ 第２のスルーホール
７４ 第３のスルーホール
８０ 第１のコンタクト層
８２ 第２のコンタクト層
８４ 第３のコンタクト層
９０ 局所配線層
９２ ビット配線層
１００，２００ 強誘電体メモリ装置

Claims (12)

1. キャパシタを有する半導体装置であって、
   前記キャパシタは、第１の電極と、第２の電極と、該第１の電極と該第２の電極との間に設けられた誘電体膜とを有し、
   前記誘電体膜の側面に接するように前記キャパシタの上方および側方に設けられ、ＴａＯ_Xを主成分とするバリヤ層が設けられ、
   前記バリヤ層は、ＡｌＯ_X、ＴｉＯ_X、ＺｒＯ_XおよびＨｆＯ_Xの中から選択される少なくとも１種を含み、
   前記バリヤ層において、前記Ｔａの原子数に対するＡｌ、Ｔｉ、ＺｒおよびＨｆの原子数の総和の比は、０．０５〜０．２０である、半導体装置。
2. 請求項１において、
   前記誘電体膜は、強誘電体膜または常誘電体膜である、半導体装置。
3. 請求項１または２において、
   前記半導体装置は、さらに、トランジスタを有し、
   前記トランジスタと、前記キャパシタとで、メモリ装置を構成している、半導体装置。
4. 請求項３において、
   前記メモリ装置は、強誘電体メモリ装置である、半導体装置。
5. 請求項３において、
   前記メモリ装置は、ＤＲＡＭである、半導体装置。
6. キャパシタを有する半導体装置の製造方法であって、
   前記キャパシタは、第１の電極と、第２の電極と、該第１の電極と該第２の電極との間に設けられた誘電体膜とを有し、
   （ａ）前記キャパシタを形成する工程、および
   （ｂ）前記工程（ａ）の後において、前記キャパシタを覆うバリヤ層を形成する工程を含む、半導体装置の製造方法であって、
   前記バリヤ層は、ＴａＯ_Xを主成分とし、かつ
   前記バリヤ層は、ＡｌＯ_X、ＴｉＯ_X、ＺｒＯ_XおよびＨｆＯ_Xの中から選択される少なくとも１種を含み、前記誘電体膜の側面に接するように前記キャパシタの上方および側方に設けられており、
   前記バリヤ層において、前記Ｔａの原子数に対するＡｌ、Ｔｉ、ＺｒおよびＨｆの原子数の総和の比は、０．０５〜０．２０である、半導体装置の製造方法。
7. キャパシタを有する半導体装置の製造方法であって、
   前記キャパシタは、第１の電極と、第２の電極と、該第１の電極と該第２の電極との間に設けられた誘電体膜とを有し、
   （ｈ）前記第１の電極を形成する工程、
   （ｉ）前記第１の電極の上に、前記誘電体膜を形成する工程、
   （ｊ）前記誘電体膜の上に、前記第２の電極を形成する工程、
   （ｋ）前記第２の電極の上に、バリヤ層を形成する工程および
   （ｌ）前記バリヤ層、前記第２の電極、前記誘電体膜および前記第１の電極を選択的に除去して、前記キャパシタを形成する工程を含む、半導体装置の製造方法であって、
   前記バリヤ層は、ＴａＯ_Xを主成分とし、かつ
   前記バリヤ層は、ＡｌＯ_X、ＴｉＯ_X、ＺｒＯ_XおよびＨｆＯ_Xの中から選択される少なくとも１種を含み、前記誘電体膜の側面に接するように前記キャパシタの上方および側方に設けられており、
   前記バリヤ層において、前記Ｔａの原子数に対するＡｌ、Ｔｉ、ＺｒおよびＨｆの原子数の総和の比は、０．０５〜０．２０である、半導体装置の製造方法。
8. 請求項６または７において、
   前記バリヤ層の形成は、スパッタ法、ＣＶＤ法またはレーザアブレーション法により行われる、半導体装置の製造方法。
9. 請求項６〜８のいずれかにおいて、
   前記誘電体膜は、強誘電体膜または常誘電体膜である、半導体装置の製造方法。
10. 請求項６〜９のいずれかにおいて、
    前記半導体装置は、さらに、トランジスタを有し、
    前記トランジスタと、前記キャパシタとで、メモリ装置を構成している、半導体装置の製造方法。
11. 請求項１０において、
    前記メモリ装置は、強誘電体メモリ装置である、半導体装置の製造方法。
12. 請求項１０において、
    前記メモリ装置は、ＤＲＡＭである、半導体装置の製造方法。

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