JP2000349249A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

Info

Publication number
JP2000349249A
JP2000349249A JP11160638A JP16063899A JP2000349249A JP 2000349249 A JP2000349249 A JP 2000349249A JP 11160638 A JP11160638 A JP 11160638A JP 16063899 A JP16063899 A JP 16063899A JP 2000349249 A JP2000349249 A JP 2000349249A
Authority
JP
Japan
Prior art keywords
ferroelectric
insulating film
interlayer insulating
film
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP11160638A
Other languages
English (en)
Inventor
Tomomi Yamanobe
智美 山野辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP11160638A priority Critical patent/JP2000349249A/ja
Priority to US09/460,988 priority patent/US6342337B1/en
Priority to KR1020000011466A priority patent/KR100699206B1/ko
Priority to TW089104570A priority patent/TW448501B/zh
Publication of JP2000349249A publication Critical patent/JP2000349249A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47B—TABLES; DESKS; OFFICE FURNITURE; CABINETS; DRAWERS; GENERAL DETAILS OF FURNITURE
    • A47B88/00—Drawers for tables, cabinets or like furniture; Guides for drawers
    • A47B88/40—Sliding drawers; Slides or guides therefor
    • A47B88/453—Actuated drawers
    • A47B88/46—Actuated drawers operated by mechanically-stored energy, e.g. by springs
    • A47B88/47—Actuated drawers operated by mechanically-stored energy, e.g. by springs having both self-opening and self-closing mechanisms which interact with each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]

Abstract

(57)【要約】 （修正有） 【課題】 エッチング時の電極材料による堆積物の形成
をなくし、微細加工できる高信頼性のキャパシタを有す
る半導体記憶装置の製造方法を提供する。 【解決手段】 Ｓｉ基板１上にＭＯＳＴｒ２を形成後、
第１の層間絶縁膜３を形成して平坦化し、下部電極領域
となる部分の第１層間絶縁膜を除去する。キャパシタ形
成予定領域を含む全面に下部電極５を堆積し、ＣＭＰ法
を用いて下部電極５をパターニングし、第２の層間絶縁
膜６を形成して強誘電体膜７の形成予定領域の第２絶縁
膜６を除去する。強誘電体膜７を段差ができるように埋
込み形成し、ＣＭＰ法で強誘電体膜をパターニングす
る。次に第３の層間絶縁膜８を形成後、上部電極９の形
成予定領域の第３絶縁膜８を除去し、上部電極の形成予
定領域を含む全面に上部電極材料を堆積し、ＣＭＰ法を
用いて上部電極９のパターニングを行って、トランジス
タ２との接続孔１０を形成し配線１１を施行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体を用いた
半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】「自発分極を有し、それが電界によって
反転が可能な」材料である強誘電体を半導体記憶装置に
用いることが検討されている。現在、デバイス応用とし
ては、ＤＲＡＭのキャパシタの常誘電体を強誘電体材料
に置き換える方式が実用化されつつある。
【０００３】上述の構造で実用化されているのは、２つ
のトランジスタと２つの強誘電体キャパシタを組み合わ
せる２Ｔ２Ｃ（２Ｔｒａｎｓｉｓｔｏｒ＆２Ｃａｐａｃ
ｉｔｏｒ）型である。これは、相反するデータを２つの
強誘電体キャパシタに書き込んで１つのメモリセルを構
成するものであり、書き換え回数によって分極量が減少
するファティーグ（Ｆａｔｉｇｕｅ）耐性に強く、デバ
イスの安定な動作が確保されるものである。しかし、当
然、１セル占有面積は大きく、高集積化には不向きであ
る。
【０００４】それに対し、高集積化を狙った１Ｔ１Ｃ型
の強誘電体メモリが、精力的に研究されている。しか
し、１Ｔ１Ｃ型は、情報の「１」，「０」を判定するた
めの参照電位発生法等、安定な動作を得るために解決す
べき課題点も多い。
【０００５】このように、メモリセルの構成を工夫して
セル面積を縮小させる方法がある一方で、将来的に集積
度が上がり、メモリセル内の１つの素子の微細化が進む
ことを考えると、強誘電体によるキャパシタ構造（上下
の電極を含む）の微細化は必須と考えられる。この微細
化を進める上で重要な技術としては、ドライエッチング
による微細加工技術が挙げられる。しかし、強誘電体や
強誘電体用の電極材料には、エッチングガスとの反応生
成物の蒸気圧が低い構成元素が多く、微細加工時の妨げ
となっていた。
【０００６】その問題点として、例えば、これまで強誘
電体薄膜評価には、主に白金（Ｐｔ）が電極材料として
使用されているが、Ｐｔはエッチングガスとの反応生成
物を形成し難いため、エッチング時にパターン側部にエ
ッチング残渣（堆積物）が付着することが報告されてい
る（Ｓ．Ｏｎｉｓｈｉ，ｅｔ ａｌ．：Ｔｅｃｈ．Ｄｉ
ｇ．Ｉｎｔ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅ
ｅｔ．，１９９４，ｐｐ８４３−８３６）。
【０００７】また、強誘電体材料であるＳｒＢｉ2 Ｔａ
2 Ｏ9 （ＳＢＴ）では、Ｃｌ2 よりも還元性の強いＢＣ
ｌ3 でのエッチングが報告されている。Ｃｌ2 の場合よ
りもエッチングレートは向上しているが、パターンに角
度（テーパー）が形成されており、エッチング時の強誘
電体特性に与えるダメージが大きいことが報告されてい
る（Ｙ．Ｍａｅｊｉｍａ，ｅｔ ａｌ．：Ｓｙｍｐｏｓ
ｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｐａ
ｐｅｒｓ，１９９７，ｐｐ１３７−１３８）。
【０００８】
【発明が解決しようとする課題】このように、エッチン
グ反応生成物が揮発性に乏しい材料（強誘電体材料及び
電極材料）は、微細加工が難しいと共に、エッチング時
の側部への堆積物が問題となる。特に、電極材料による
堆積物の形成は、キャパシタ周辺部に流れる電流のリー
クパスが形成されることになり、大きな問題である。
【０００９】また、被エッチング物の側部は、エッチン
グ時のプラズマに曝されており、強誘電体の結晶構造や
原子配置に大きな影響を及ぼすと考えられる。これは、
原子の結晶内配置によって電荷量（分極量）が決まる強
誘電体においては、特に微細化した場合、問題になると
考えられる。
【００１０】本発明は、上記問題点を除去し、エッチン
グ時の電極材料による堆積物の形成をなくして、微細加
工が可能な信頼性の高いキャパシタを有する半導体記憶
装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体記憶装置の製造方法において、Ｓｉ基板上
にＭＯＳトランジスタを形成した後、第１の層間絶縁膜
を形成して平坦化を行い、その後下部電極領域となる部
分の第１の層間絶縁膜を除去する工程と、キャパシタ形
成予定領域を含む全面に下部電極を堆積する工程と、化
学的機械研磨法を用いて前記下部電極のパターニングを
行う工程と、第２の層間絶縁膜を形成して強誘電体膜の
形成予定領域の第２の層間絶縁膜を除去する工程と、強
誘電体膜を前記強誘電体膜の形成予定領域に段差ができ
るように埋め込み形成する工程と、化学的機械研磨法を
用いて前記強誘電体膜のパターニングを行う工程と、第
３の層間絶縁膜を形成した後、上部電極の形成予定領域
の第３の層間絶縁膜を除去する工程と、前記上部電極の
形成予定領域を含む全面に上部電極材料を堆積する工程
と、化学的機械研磨法を用いて前記上部電極のパターニ
ングを行う工程と、前記トランジスタとのコンタクト孔
を形成し配線を施す工程とを有するようにしたものであ
る。
【００１２】〔２〕上記〔１〕記載の半導体記憶装置の
製造方法において、前記強誘電体膜のパターン形成前に
バリア層を形成し、パターニングして、強誘電体膜と層
間絶縁膜との相互拡散を防ぎながら、強誘電体材料をパ
ターニングするようにしたものである。
【００１３】〔３〕上記〔１〕記載の半導体記憶装置の
製造方法において、前記強誘電体膜及び電極材料を化学
的機械的研磨法によって加工する際に、上部電極のパタ
ーン形成時に合わせ余裕をもたせ、上部電極材料を加工
するようにしたものである。
【００１４】〔４〕上記〔１〕記載の半導体記憶装置の
製造方法において、前記下部電極材料を化学的機械的研
磨法によって加工する際に、前記下部電極及び直下のバ
リアメタルを同時に化学的機械的研磨法によって加工す
るようにしたものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
【００１６】図１に本発明の第１実施例を示す１つのト
ランジスタと１つの強誘電体キャパシタで構成される１
Ｔ１Ｃ型のセル部分の製造工程断面図を示す。もちろ
ん、同様なセルを１組追加した２Ｔ２Ｃ型やその他の組
み合わせでも適用可能である。
【００１７】また、以下に述べる使用材料、及びその
量、条件等については、一例を示したものに過ぎない。
従って、本発明が、これらの条件にのみに限定されるも
のではない。また、ここでは、強誘電体キャパシタの下
側の電極（下部電極）とトランジスタの拡散層の一方を
金属（Ａｌ）で配線している型を示しているが、層間絶
縁膜に拡散層とのコンタクト孔を開けて、多結晶シリコ
ン（Ｐｏｌｙ−Ｓｉ）やタングステンをコンタクト孔に
埋め込んで下部電極に直接配線してセル面積の縮小を図
っているプラグ型にも適用可能である。
【００１８】（１）まず、図１（ａ）に示すように、既
知の技術でＳｉ基板１上にＭＯＳトランジスタ２を形成
した後、第１の層間絶縁膜３を形成して平坦化を行う。
その後、下部電極領域となる部分の第１の層間絶縁膜３
を除去する。ここでは、レジストをマスクにして、フッ
素系ガスを用いたエッチングによって加工を行う。な
お、４はそのキャパシタ形成予定部分を示している。
【００１９】（２）次いで、図１（ｂ）に示すように、
この条件で第１の層間絶縁膜３のＳｉＯ2 は、異方的に
加工が可能であり、矩形性形状のエッチングが可能であ
る。その後、下部電極５であるＰｔをスパッタによって
形成する。ここでは、下部電極５としてＰｔを用いてい
るが、６００℃程度の強誘電体結晶化アニール温度以上
の酸素雰囲気中において、安定な材料であれば良く、強
誘電体や高誘電体薄膜形成に使用しているイリジウム
（Ｉｒ）やルテニウム（Ｒｕ）及びその酸化物やＳｒＲ
ｕＯやＬａＳｒＣｏＯ等の酸化物導電体でも良い。
【００２０】（３）その後、図１（ｃ）に示すように、
下部電極５のパターニングとしてＣＭＰ（Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化
学的機械研磨）法を用いて加工を行う。ＣＭＰとは、パ
ッドと呼ばれる研磨布をもつテーブルとホルダーに固定
したウエハを対面させて配置させた後、スラリーと呼ば
れる研磨液を供給しながら、回転させてウエハ表面を平
坦にする方法である。ここでは、機械的な研磨とウエハ
表面材料とスラリー液との反応による化学的な研磨によ
って、平坦化がなされる。
【００２１】（４）その後、図１（ｄ）に示すように、
第２の層間絶縁膜６を形成して、強誘電体膜の形成予定
領域をエッチングによって除去しておく。
【００２２】（５）その後、図１（ｅ）に示すように、
強誘電体膜７を形成する。ここでの強誘電体膜７の形成
は、ゾルゲル溶液やＭＯＤ（有機金属）溶液を用いて回
転塗布し、希望膜厚の強誘電体薄膜７を形成している。
ここでは、上記溶液を回転塗布して強誘電体膜７を形成
しているが、第２の層間絶縁膜６のパターン側部に強誘
電体膜７が形成し難いスパッタ法でも可能である。例え
ば、強誘電体の希望膜厚よりも厚く層間絶縁膜６を設定
しておくことで、層間絶縁膜６面と強誘電体膜７面間に
段差ができ、強誘電体材料は強誘電体領域にほぼ埋め込
まれる。そして、有機成分を揮発させる仮焼成を行った
後、本焼成を酸素中で行い、強誘電体膜７を結晶化させ
て強誘電性を得る方法もある。
【００２３】（６）その後、図１（ｆ）に示すように、
下部電極と同様に平坦化のＣＭＰを図１（ｅ）に示した
点線部まで行う。このとき、強誘電体領域の露出面は、
機械的に研磨するパッドへ直接触れることが最小限に抑
えられるために、加工時のメカニカルダメージも最小限
に抑えられる。
【００２４】（７）同様に、図１（ｇ）に示すように、
第３の層間絶縁膜８を形成した後、上部電極形成予定領
域をエッチングによってパターニングする。
【００２５】（８）次に、図１（ｈ）に示すように、キ
ャパシタ上部用の上部電極９となるＰｔをスパッタによ
って形成する。ここでの上部電極９もＰｔに限らず、下
部電極と同様に選定できる。
【００２６】（９）その後、図１（ｉ）に示すように、
ＣＭＰを図１（ｈ）に示した点線部まで行い、上部電極
９を形成する。
【００２７】（１０）次に、図１（ｊ）に示すように、
ＭＯＳトランジスタ２とのコンタクト孔１０を既知の手
法でエッチングを行い形成する。
【００２８】（１１）次に、図１（ｋ）に示すように、
Ａｌをスパッタ、パターンニングして配線１１を形成す
る。
【００２９】このように、第１実施例によれば、キャパ
シタ構造加工時に層間絶縁膜に電極や強誘電体膜形成予
定領域用のパターンをそれぞれ形成した後、ＣＭＰ法を
用いて電極及び強誘電体パターンを形成している。更
に、強誘電体膜加工時、強誘電体膜上面は、ＣＭＰパッ
ドに直接触れることが最小限になるように、層間絶縁膜
と強誘電体膜の表面間に段差を設けている。
【００３０】層間絶縁膜（例えば、ＳｉＯ2 膜）は、既
知の技術によって、容易に微細なパターンが垂直に形成
できるため、上記手法を用いれば、ドライエッチングで
発生する堆積物やエッチングマスクをテーパー形状に加
工することなく、微細な電極及び強誘電体パターンが形
成できる。
【００３１】また、ドライエッチングのようにプラズマ
に曝されることがなく、イオンエネルギー等による強誘
電体特性へのダメージを防いでいる。そのため、ダメー
ジ回復に用いられている酸素雰囲気中でのアニール工程
が不必要になる可能性があり、工程数を減少させること
ができる。加えて強誘電体膜加工時に強誘電体膜と層間
絶縁膜のＣＭＰ加工面をずらすことにより、強誘電体膜
への機械的なダメージも最小限に抑えることができる。
【００３２】次に、本発明の第２実施例について説明す
る。
【００３３】図２は本発明の第２実施例を示すセルの強
誘電体キャパシタ部分の製造工程断面図を示す。
【００３４】この実施例は、強誘電体を結晶化させる際
に、高温処理（７００℃程度以上）が必要な場合に適用
するものである。ここでは、強誘電体キャパシタ部分
〔図１（ａ）参照〕のみについて示しているが、第１実
施例のようなトランジスタと組み合わせて構成される強
誘電体メモリにおいても適用することができる。既知の
技術でＳｉ基板上にＭＯＳトランジスタを形成するの
は、第１実施例と同じであるので省略する。
【００３５】（１）まず、図２（ａ）に示すように、下
部電極２１を加工した後、層間絶縁膜２２を形成し、そ
の層間絶縁膜２２の強誘電体膜形成予定領域をエッチン
グして、除去する。
【００３６】（２）次に、図２（ｂ）に示すように、バ
リア層２３を、例えば、スパッタで形成する。ここでの
バリア層２３は、酸素の拡散防止や高温での強誘電体と
他の材料（層間絶縁膜）との反応を防ぐ目的で形成して
いる。
【００３７】（３）その後、図２（ｃ）に示すように、
レジストパターン２４を形成する。ここでのレジストパ
ターン２４は、パターン側部を覆うように形成すること
が必要である。
【００３８】（４）次に、図２（ｄ）に示すように、レ
ジストパターン２４をマスクにバリア層２３を加工す
る。
【００３９】（５）次に、図２（ｅ）に示すように、レ
ジストパターン２４を除去した後、強誘電体ゾルゲル溶
液を回転塗布する。当然、ＭＯＤ溶液でも構わないし、
スパッタやＣＶＤ法によって成膜しても問題ない。その
後、有機成分を揮発させる仮焼成を行い、結晶化のため
の本焼成を行う。ここで、強誘電体膜２５が形成され
る。
【００４０】（６）次に、図２（ｆ）に示すように、Ｃ
ＭＰによってパターン凸部に残ったバリア層２３及び強
誘電体膜２５を除去する。
【００４１】（７）次に、図２（ｇ）〜図２（ｉ）に示
すように、第１実施例の図１（ｈ）〜図１（ｋ）と同様
に層間絶縁膜２６を形成した後に、上部電極２７及び配
線部２８を成膜、加工して、メモリセルを形成する。
【００４２】このように、第２実施例によれば、下部電
極以外の強誘電体膜と接触している部分に、相互拡散を
防ぐ目的でバリア層２３を形成するようにしている。
【００４３】そのため、第１実施例の効果に加えて、高
温での結晶化を必要とする強誘電体材料の使用も可能に
なり、ＣＭＰによる平坦化適用材料が増える。
【００４４】次に、本発明の第３実施例について説明す
る。
【００４５】図３は本発明の第３実施例を示すセルの強
誘電体キャパシタ部分の製造工程断面図を示す。この実
施例は、上部電極パターン形成のためのホトリソを省
き、工程数を減少させたものであり、特に、強誘電体パ
ターンが１μｍ□程度以下の場合に有効である。
【００４６】（１）まず、図３（ａ）に示すように、下
部電極３１上に層間絶縁膜３２のパターニングされた箇
所にバリア層３３で覆われた強誘電体パターン３４をＣ
ＭＰで形成するまでは、第２実施例の図２（ｆ）と同様
である。
【００４７】（２）その後、図３（ｂ）に示すように、
上部電極材料３５Ａを、例えば、スパッタ法により形成
する。
【００４８】（３）次に、図３（ｃ）に示すように、上
部電極材料３５Ａをパターニングするためのレジスト３
６を形成する。
【００４９】（４）次に、図３（ｄ）に示すように、上
部電極３５を加工して、強誘電体キャパシタ構造を形成
する。その後は、第１実施例と同様に配線部を成膜、加
工する。
【００５０】このように、第３実施例によれば、上部電
極３５を強誘電体膜の面積にとらわれることなく形成す
ることができる。そのため、エッチング加工し難く、オ
ーバーエッチング量制御、寸法制御の難しい上部電極材
料の適用が可能となる。また、上部電極と電気的接続を
とる、コンタクトパターンでの合わせ余裕ができ、１μ
ｍ□を切るような小さな強誘電体パターンでも、メタル
層とのコンタクトがとれる。
【００５１】次に、本発明の第４実施例について説明す
る。
【００５２】図４は本発明の第４実施例を示すセル部分
の製造工程断面図を示す。この実施例は、トランジスタ
と強誘電体キャパシタの下部電極の間のプラグ孔内に導
電性材料を埋め込むことによって電気的に接続されてい
るプラグ型強誘電体メモリに有効である。
【００５３】（１）まず、図４（ａ）に示すように、Ｓ
ｉ基板４０上にＭＯＳトランジスタ４１を形成した後、
既知の方法で、層間絶縁膜４２を形成後、拡散層との接
続をとるコンタクト孔４３を形成する。
【００５４】（２）次に、図４（ｂ）に示すように、コ
ンタクト孔４３に例えば、Ｗのような導電性材料からな
るプラグ４４を埋め込む。
【００５５】（３）その後、図４（ｃ）に示すように、
層間絶縁膜４５を形成し、プラグ部を形成し、プラグ部
を開口させるように強誘電体キャパシタ部分としてコン
タクト孔４６を既知のエッチング技術で形成する。
【００５６】（４）次に、図４（ｄ）に示すように、導
電性の材料からなるバリアメタル４６と下部電極４７
を、例えば、スパッタ法で形成する。ここでのバリア材
料は、後の強誘電性を得るために行う酸素雰囲気中での
高温処理時に酸素の拡散を抑えて、直下のプラグ４４で
あるＷの酸化を防ぐことを目的に挿入されており、例え
ば、ＴｉＮ，ＴｉＷ，Ｔａ，ＴａＮ，ＴａＳｉＮ等が挙
げられる。
【００５７】また、下部電極４７として選択し得るＩｒ
は、酸素透過を防ぐことが報告されており、これは、こ
こでのバリア材料の目的として用いても良い。更に、上
記材料の単層及び複数を組み合わせた構造でも構わな
い。その後、ＣＭＰによって、層間絶縁膜４５によって
形成されたコンタクト孔に下部電極４７及びバリア材料
の積層構造を形成する。ただし、ここでは、バリア材料
は挿入しなくても構わないし、下部電極加工と同時にＣ
ＭＰによってパターン形成する必要はなく、単層ごとに
形成しても構わない。
【００５８】（５）更に、図４（ｅ）に示すように、層
間絶縁膜４８を形成した後、強誘電体孔パターン５０を
下部電極材料領域にのるように形成する。次に、第２実
施例のようにバリア層４９と強誘電体パターン５０をＣ
ＭＰによって形成する。
【００５９】（６）次に、図４（ｆ）に示すように、層
間絶縁膜を形成後、上部電極５１、Ａｌからなる配線５
２を形成して、強誘電体キャパシタ構造を形成する。
【００６０】このように、第４実施例によれば、下部電
極４７直下にバリアメタル４６を下部電極４７と同様に
ＣＭＰにより形成している。そのため、形成のための工
程数が少なくなるとともに、酸素中での高温処理後でも
バリアメタル直下のプラグ材料とのコンタクトが良好で
あり、さらにセル面積を減少させることができる。
【００６１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００６２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、エッチング時の電極材料による堆積物の形成を
なくして、微細加工が可能な信頼性の高いキャパシタを
有する半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す１つのトランジスタ
と１つの強誘電体キャパシタで構成される１Ｔ１Ｃ型の
セル部分の製造工程断面図である。
【図２】本発明の第２実施例を示すセルの強誘電体キャ
パシタ部分の製造工程断面図である。
【図３】本発明の第３実施例を示すセルの強誘電体キャ
パシタ部分の製造工程断面図である。
【図４】本発明の第４実施例を示すセル部分の製造工程
断面図である。
【符号の説明】
１，４０ Ｓｉ基板 ２，４１ ＭＯＳトランジスタ ３，６，８，２２，２６，３２，４２，４５，４８
層間絶縁膜 ４ キャパシタ形成予定部分 ５，２１，３１，４７ 下部電極 ７，２５ 強誘電体膜 ９，２７，３５，５１ 上部電極 １０，４３，４６ コンタクト孔 １１，５２ 配線 ２３，３３，４９ バリア層 ２４ レジストパターン ２８ 配線部 ３４，５０ 強誘電体パターン ３５Ａ 上部電極材料 ３６ レジスト ４４ プラグ ４６ バリアメタル

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】（ａ）Ｓｉ基板上にＭＯＳトランジスタを
    形成した後、第１の層間絶縁膜を形成して平坦化を行
    い、その後下部電極領域となる部分の第１の層間絶縁膜
    を除去する工程と、（ｂ）キャパシタ形成予定領域を含
    む全面に下部電極を堆積する工程と、（ｃ）化学的機械
    研磨法を用いて前記下部電極のパターニングを行う工程
    と、（ｄ）第２の層間絶縁膜を形成して強誘電体膜の形
    成予定領域の第２の層間絶縁膜を除去する工程と、
    （ｅ）強誘電体膜を前記強誘電体膜の形成予定領域に段
    差ができるように埋め込み形成する工程と、（ｆ）化学
    的機械研磨法を用いて前記強誘電体膜のパターニングを
    行う工程と、（ｇ）第３の層間絶縁膜を形成した後、上
    部電極の形成予定領域の第３の層間絶縁膜を除去する工
    程と、（ｈ）前記上部電極の形成予定領域を含む全面に
    上部電極材料を堆積する工程と、（ｉ）化学的機械研磨
    法を用いて前記上部電極のパターニングを行う工程と、
    （ｊ）前記トランジスタとのコンタクト孔を形成し配線
    を施す工程とを有することを特徴とする半導体記憶装置
    の製造方法。
  2. 【請求項２】 請求項１記載の半導体記憶装置の製造方
    法において、前記強誘電体膜のパターン形成前にバリア
    層を形成し、パターニングして、強誘電体膜と層間絶縁
    膜との相互拡散を防ぎながら、強誘電体材料をパターニ
    ングすることを特徴とする半導体記憶装置の製造方法。
  3. 【請求項３】 請求項１記載の半導体記憶装置の製造方
    法において、前記強誘電体膜及び電極材料を化学的機械
    的研磨法によって加工する際に、上部電極のパターン形
    成時に合わせ余裕をもたせ、上部電極材料を加工するこ
    とを特徴とする半導体記憶装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体記憶装置の製造方
    法において、前記下部電極材料を化学的機械的研磨法に
    よって加工する際に、前記下部電極及び直下のバリアメ
    タルを同時に化学的機械的研磨法によって加工すること
    を特徴とする半導体記憶装置の製造方法。
JP11160638A 1999-06-08 1999-06-08 半導体記憶装置の製造方法 Withdrawn JP2000349249A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP11160638A JP2000349249A (ja) 1999-06-08 1999-06-08 半導体記憶装置の製造方法
US09/460,988 US6342337B1 (en) 1999-06-08 1999-12-15 Ferroelectric memory cell fabrication method
KR1020000011466A KR100699206B1 (ko) 1999-06-08 2000-03-08 강유전성 메모리 셀 제조방법
TW089104570A TW448501B (en) 1999-06-08 2000-03-14 Manufacturing of ferroelectric memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11160638A JP2000349249A (ja) 1999-06-08 1999-06-08 半導体記憶装置の製造方法

Publications (1)

Publication Number Publication Date
JP2000349249A true JP2000349249A (ja) 2000-12-15

Family

ID=15719269

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11160638A Withdrawn JP2000349249A (ja) 1999-06-08 1999-06-08 半導体記憶装置の製造方法

Country Status (4)

Country Link
US (1) US6342337B1 (ja)
JP (1) JP2000349249A (ja)
KR (1) KR100699206B1 (ja)
TW (1) TW448501B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414873B1 (ko) * 2001-05-11 2004-01-13 주식회사 하이닉스반도체 강유전체 메모리소자의 제조 방법
JP2006202785A (ja) * 2005-01-17 2006-08-03 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2013120860A (ja) * 2011-12-07 2013-06-17 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976928A (en) * 1997-11-20 1999-11-02 Advanced Technology Materials, Inc. Chemical mechanical polishing of FeRAM capacitors
JP3989414B2 (ja) * 2003-06-30 2007-10-10 沖電気工業株式会社 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法
US10038092B1 (en) * 2017-05-24 2018-07-31 Sandisk Technologies Llc Three-level ferroelectric memory cell using band alignment engineering
CN108417574B (zh) * 2018-03-12 2020-05-12 复旦大学 基于soi的铁电存储器的制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4944836A (en) 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
KR950002951B1 (ko) 1992-06-18 1995-03-28 현대전자산업 주식회사 트렌치 소자분리막 제조방법
US5739563A (en) * 1995-03-15 1998-04-14 Kabushiki Kaisha Toshiba Ferroelectric type semiconductor device having a barium titanate type dielectric film and method for manufacturing the same
KR100360468B1 (ko) 1995-03-20 2003-01-24 삼성전자 주식회사 강유전성박막제조방법및이를적용한캐패시터및그제조방법
US5633781A (en) * 1995-12-22 1997-05-27 International Business Machines Corporation Isolated sidewall capacitor having a compound plate electrode
US6093575A (en) * 1996-09-04 2000-07-25 Nippon Steel Corporation Semiconductor device and production method of a semiconductor device having a capacitor
KR19980026793A (ko) * 1996-10-11 1998-07-15 김광호 강유전체 메모리 장치
JP3201468B2 (ja) * 1997-05-26 2001-08-20 日本電気株式会社 容量素子及びその製造方法
JP3281839B2 (ja) * 1997-06-16 2002-05-13 三洋電機株式会社 誘電体メモリおよびその製造方法
US5907762A (en) * 1997-12-04 1999-05-25 Sharp Microelectronics Technology, Inc. Method of manufacture of single transistor ferroelectric memory cell using chemical-mechanical polishing
JP3655113B2 (ja) * 1998-12-28 2005-06-02 シャープ株式会社 半導体記憶装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414873B1 (ko) * 2001-05-11 2004-01-13 주식회사 하이닉스반도체 강유전체 메모리소자의 제조 방법
JP2006202785A (ja) * 2005-01-17 2006-08-03 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2013120860A (ja) * 2011-12-07 2013-06-17 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20010006752A (ko) 2001-01-26
TW448501B (en) 2001-08-01
KR100699206B1 (ko) 2007-03-27
US6342337B1 (en) 2002-01-29

Similar Documents

Publication Publication Date Title
KR100450669B1 (ko) 산소 침투 경로 및 캡슐화 장벽막을 구비하는 강유전체메모리 소자 및 그 제조 방법
US6388281B1 (en) Triple metal line 1T/1C ferroelectric memory device and method for fabrication thereof
JP4884104B2 (ja) キャパシタを含む半導体装置及びその製造方法
US20090321877A1 (en) Semiconductor device and method of manufacturing the same
KR100399072B1 (ko) 강유전체 메모리 소자의 제조 방법
JP2000138349A (ja) 半導体記憶装置の製造方法
US7939347B2 (en) Semiconductor device manufacturing method
JPH1056145A (ja) 半導体集積回路装置の製造方法
KR100405146B1 (ko) 구조화된 금속 산화물 함유 층의 제조 방법
JP4105656B2 (ja) 半導体装置及びその製造方法
JP2006310637A (ja) 半導体装置
JP2000349249A (ja) 半導体記憶装置の製造方法
KR100489845B1 (ko) 커패시터 구조물의 제조 방법
KR20040075554A (ko) 강유전체 기억 소자 및 그 제조 방법
JP2005108876A (ja) 半導体装置及びその製造方法
JP4284228B2 (ja) 半導体装置の製造方法
JP2007214353A (ja) 強誘電体キャパシタの製造方法及び半導体記憶装置の製造方法
JP2005093605A (ja) 半導体装置およびその製造方法
JP3797413B2 (ja) 半導体装置およびその製造方法
JP2018046261A (ja) 強誘電体メモリ装置の製造方法
JP2011155268A (ja) 半導体装置の製造方法
JP5007723B2 (ja) キャパシタを含む半導体装置及びその製造方法
JP4167792B2 (ja) 半導体装置及びその製造方法
KR100427031B1 (ko) 강유전체 소자의 커패시터 제조 방법
JP2003234345A (ja) 有機金属気相成長法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060905