JP2018046261A - 強誘電体メモリ装置の製造方法 - Google Patents
強誘電体メモリ装置の製造方法 Download PDFInfo
- Publication number
- JP2018046261A JP2018046261A JP2016182159A JP2016182159A JP2018046261A JP 2018046261 A JP2018046261 A JP 2018046261A JP 2016182159 A JP2016182159 A JP 2016182159A JP 2016182159 A JP2016182159 A JP 2016182159A JP 2018046261 A JP2018046261 A JP 2018046261A
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- film
- lower electrode
- forming
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 239000003990 capacitor Substances 0.000 claims abstract description 132
- 239000010410 layer Substances 0.000 claims abstract description 81
- 239000011229 interlayer Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 238000010030 laminating Methods 0.000 claims abstract description 5
- 238000010438 heat treatment Methods 0.000 claims description 27
- 239000012212 insulator Substances 0.000 abstract 2
- 239000010408 film Substances 0.000 description 172
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 53
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 27
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 238000005530 etching Methods 0.000 description 14
- 238000000137 annealing Methods 0.000 description 13
- 238000004544 sputter deposition Methods 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 12
- 239000007790 solid phase Substances 0.000 description 12
- 239000013078 crystal Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 239000003292 glue Substances 0.000 description 8
- 239000000203 mixture Substances 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000009616 inductively coupled plasma Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 238000003980 solgel method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- -1 2 O 9 (SBTN Chemical class 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910004121 SrRuO Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000007567 mass-production technique Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
【課題】強誘電体メモリ装置の製造方法に関し、従来の製造工程からの変更点をできるだけ少なくして、１チップ内に複数種類の特性の強誘電体キャパシタを作り込む。【解決手段】半導体基板にバルクトランジスタを形成する工程と、前記バルクトランジスタ上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に上部電極、強誘電体層及び下部電極を順次積層して複数の強誘電体キャパシタ構造を形成する工程とを有し、工程の途中で前記複数の強誘電体キャパシタの内の特定の一部の強誘電体特性を他の強誘電体キャパシタの強誘電体特性に対して変化させる処理工程を設ける。【選択図】図１
Description
本発明は、強誘電体メモリ装置の製造方法に関するものであり、例えば、異なる強誘電体特性を持つ複数の強誘電体キャパシタを１チップ内に設けた強誘電体メモリ装置の製造方法に関するものである。
近年、電源を切っても情報を保持でき、省電力で書き込み、読み出しのできるメモリとして、強誘電体不揮発性メモリ（ＦｅＲＡＭ）が注目されている。ＦｅＲＡＭの強誘電体膜としては、チタン酸ジルコン酸鉛（ＰＺＴ）やＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）、ＳｒＢｉ２（Ｔａ、Ｎｂ）２Ｏ９（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等がある。これらの強誘電体膜は、ゾルゲル法、スパッタ法或いはＭＯＣＶＤ（有機金属気相成長法）法等によって成膜される。
通常、これらの成膜法により、下部電極上にアモルファス相の強誘電体膜を形成したのち、熱処理によってペロブスカイト構造へと結晶化させる。さらに、この上に上部電極を成膜してキャパシタ構造を得る。上部電極としてはＰｔが一般的である。
Ｐｔを用いた上部電極はリーク電流が小さい、ヒステリシスカーブが大きいなどの利点があるが、疲労特性が悪いこと、半導体デバイスを作る過程での劣化が大きいこと、信頼性が悪いことが知られている。また、このようなＰｔ上部電極の問題点を解決する方法として、ＩｒＯ２やＳＲＯ（ＳｒＲｕＯ３）等の酸化物導電物質を用いた上部電極の開発が行われている。
Ｐｔ上部電極の問題点とＩｒＯ２上部電極の優位性に関しては、例えば、特許文献１に示されている。Ｐｔ上部電極の問題点とＳＲＯ上部電極の優位性に関しては、例えば、特許文献２に示されている。これらのＩｒＯ２やＳＲＯ等の酸化物電極を用いることにより、疲労特性や劣化や信頼性を改善することができる。また、従来の強誘電体不揮発メモリでは、ウェーハ全面で一通りの強誘電体キャパシタの作成方法を取るため、１チップ内に１種類の強誘電体キャパシタを持つ製品が一般的である。
ここで、図１６を参照して、従来の強誘電体メモリ装置の一例を説明する。図１６は、従来の強誘電体メモリ装置の概略的断面図である。シリコン基板６１にトランジスタの活性領域を画定するＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域６２を形成する。次いで、シリコン基板６１の活性領域にＢを導入してｐ型ウェル領域６３を形成したのち、熱酸化することによりｐ型ウェル領域の表面にゲート絶縁膜６４となる熱酸化膜を形成する。続いて、シリコン基板６１の表面全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィーによりパターニングして二つのゲート電極６５を形成する。この２つのゲート電極６５は間隔をおいて平行に配置されてワード線の一部を形成する。
次いで、ゲート電極６５をマスクとしてＢをイオン注入してポケット領域（図示は省略）を形成したのち、Ｐをイオン注入してｎ型エクステンション領域６６を形成する。次いで、全面にＳｉＯ２膜を堆積したのち、エッチバックを行うことによりゲート電極６５の側壁にサイドウォール６７を形成する。次いで、サイドウォール６７及びゲート電極６５をマスクとしてＰをイオン注入することによってｎ＋型ソース領域６８及びｎ＋型ドレイン領域６９を形成する。ここまでの工程によって２つのＭＯＳ型構造のバルクトランジスタの基本構造が形成される。
次いで、全面にスパッタ法によりＣｏ膜を成膜したのち、熱処理を行うことによって、ｎ＋型ソース領域６８、ｎ＋型ドレイン領域６９及びゲート電極６５の露出表面のシリコンと反応させてＣｏシリサイド電極７０を形成する。次いで、未反応のＣｏ膜をウエットエッチングにより除去したのち、再び熱処理を行うことによってＣｏシリサイド電極７０を低抵抗化する。
次いで、プラズマＣＶＤ法により全面にカバー絶縁膜となる厚さが２００ｎｍのＳｉＯＮ膜７１を成膜したのち、ＴＥＯＳ（テトラエトキシシラン）ガス、酸素ガス及びＨｅガスを用いたプラズマＣＶＤ法により厚さが１０００ｎｍのＳｉＯ２膜を堆積する。次いで、ＣＭＰ（化学機械研磨）法によりＳｉＯ２膜をシリコン基板６１の平坦面上で７００ｎｍの厚さになるように研磨して平坦化して第１層間絶縁膜７２とする。
次いで、フォトリソグラフィーによりＳｉＯＮ膜７１及び第１層間絶縁膜７２をパターニングしてｎ＋型ソース領域６８及びｎ＋型ドレイン領域６９に達する直径が０．２５μｍのコンタクトホールを形成する。次いで、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を順次積層してＴｉ／ＴｉＮ膜７３からなる密着膜（グルー膜）を形成したのち、第１層間絶縁膜７２の平坦面上での厚さが３００ｎｍになるようにＷ膜で埋め込む。次いで、ＣＭＰ法で平坦化してＷプラグ７４を形成する。
次いで、第１層間絶縁膜７２上にＳｉＯＮ膜７５及びＳｉＯ２膜７６を順次堆積する。次いで、Ａｌ２Ｏ３膜７７、Ｐｔ下部電極７８、ＰＺＴ層７９、ＰＺＴ層８０、ＩｒＯ第１上部電極８１及びＩｒＯ第２上部電極８２を順次成膜する。次いで、ＩｒＯ第２上部電極８２、ＩｒＯ第１上部電極８１、ＰＺＴ層８０及びＰＺＴ膜７９を順次エッチングする。次いで、Ｐｔ下部電極７８及びＡｌ２Ｏ３膜をより大きなパターンにエッチングする。
次いで、ＰＺＴ膜７９及びＰＺＴ膜８０のダメージ回復のための熱処理を行う。次いで、Ａｌ２Ｏ３による強誘電体キャパシタを保護する保護膜８３を形成する。次いで、第２層間絶縁膜８４を形成する。続いて、Ａｌ２Ｏ３による保護膜８５を形成する。次に、第３層間絶縁膜８６を形成する。次いで、各電極に対してＴｉ／ＴｉＮ膜８７を介してＷプラグ８８を形成する。次いで、Ａｌ配線形成層を堆積したのちエッチングすることによってＷプラグ８８に接続するＡｌ配線８９を形成する。次いで、必要とする配線層数に応じて、層間絶縁膜の形成工程、導電性プラグの形成工程及び金属配線層の形成工程を繰り返す。最後にＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成することによって、強誘電体メモリ装置の基本構造が完成する。
前述のように、製造過程の関係で、１チップ内に１種類の強誘電体キャパシタを持つ製品が一般的であるが、１チップ内に異なる強誘電体特性を持つ強誘電体キャパシタを持った製品を望む声もある。例えば、ロジック回路部分の平滑容量として強誘電体キャパシタを利用することが考えられる。このようなキャパシタについては、従来はＳｉＯ２を絶縁材料として使用していた。
しかし、ＳｉＯ２を絶縁材料としてキャパシタを作成する場合に比べて、ＳｉＯ２より誘電率が大きい強誘電体を用いたキャパシタとすることで、キャパシタの面積を小さくすることができる。これは高集積化によるチップの面積縮小とコストダウンに大きく貢献する。そのため、強誘電体を不揮発メモリ部分だけではなく、他の部分のキャパシタにも利用することが行なわれるようになってきている。
或いは、異なるデータ保持能力を持つ強誘電体キャパシタを１チップ内に持たせる、という利用方法も考えられる。例えば、一般的なデータと異なり、個人情報などは必要な場合にのみ利用するとともに、必要な期間が過ぎれば、セキュリティー保護の観点から速やかに消去できることが望ましい。即ち、データの種類によって、そのデータに最適な記憶保持特性や疲労劣化特性があり、それを１チップ内に作りこむことが出来れば、使用チップ数の削減などコストダウンに貢献する。
上述の目的を達成するためには、異なる強誘電体特性をもつ複数のチップを用いれば簡単であるが、これでは使用チップ数が増え、面積が大きくなりコストも増加してしまう。そこで、第１の強誘電体キャパシタ上に層間絶縁膜を介して第２の強誘電体キャパシタを設けることによって、１チップ内に、異なる特性を持つ強誘電体キャパシタを作成することが提案されている（例えば、特許文献３参照）。しかし、この場合には、作業工数が増加しコストアップにつながり、量産技術としては適当ではない。
また、製造工程を短縮して、１チップ内に異なる特性を持つ強誘電体キャパシタを作成する方法もある。例えば、アモルファスの強誘電体の一部分にレーザーを照射加熱することで、他の部分と異なる結晶構造として、異なる強誘電体特性を持つキャパシタを作成することが提案されている（例えば、特許文献４参照）。
また、アルミナの保護膜の一部を除去することで、その下にある強誘電体膜を劣化させ、他の部分と異なる強誘電体特性を持つキャパシタを作成することも提案されている（例えば、特許文献５参照）。
また、下部電極の密着層に酸化チタンまたは酸化タンタルを使用することで、インプリントの異なる強誘電体キャパシタを作成することが提案されている（例えば、特許文献６参照）。しかし、上述の各提案では、従来の製造工程を大幅に変更しているので、製造工程が増加してスループットが低下するという問題がある。
したがって、強誘電体メモリ装置の製造方法において、従来の製造工程からの変更点をできるだけ少なくして、１チップ内に複数種類の特性の強誘電体キャパシタを作り込むことを目的とする。
一つの態様では、強誘電体メモリ装置の製造方法は、半導体基板にバルクトランジスタを形成する工程と、前記バルクトランジスタ上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に下部電極、強誘電体層及び上部電極を順次積層して複数の強誘電体キャパシタ構造を形成する工程とを有し、前記複数の強誘電体キャパシタ構造を形成したのち、或いは、前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程の前のいずれかにおいて、前記複数の強誘電体キャパシタの内の特定の一部の強誘電体特性を他の強誘電体キャパシタの強誘電体特性に対して変化させる処理工程を有する。
一つの側面として、従来の製造工程からの変更点をできるだけ少なくして、１チップ内に複数種類の特性の強誘電体キャパシタを作り込むことが可能になる。
ここで、図１を参照して、本発明の実施の形態の強誘電体メモリ装置の製造工程を説明図する。図１は本発明の実施の形態の強誘電体メモリ装置の製造工程における変化させる処理工程の説明図である。本発明の実施の形態においては、半導体基板に形成したバルクトランジスタ上に層間絶縁膜１１を形成し、この層間絶縁膜１１にプラグ１２を形成する。次いで、層間絶縁膜１１上に下地絶縁膜１３を介して下部電極１４、強誘電体層１５１，１５２及び下部電極１６を順次積層して複数の強誘電体キャパシタ構造を形成する。次いで、複数の強誘電体キャパシタ構造を形成したのち、或いは、強誘電体キャパシタ構造の強誘電体層１５１，１５２を形成する工程の前のいずれかにおいて、複数の強誘電体キャパシタの内の特定の一部の強誘電体特性を他の強誘電体キャパシタの強誘電体特性に対して変化させる処理工程を行う。強誘電体層１５１，１５２としては、ＰＺＴやＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）、ＳｒＢｉ２（Ｔａ、Ｎｂ）２Ｏ９（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等を用いることができる。また、これらの強誘電体膜は、ゾルゲル法、スパッタ法或いはＭＯＣＶＤ法等によって成膜することができる。また、下部電極１４はＰｔに限られるものではなく、ＩｒＯ２を用いても良い。
図１は、変化させる処理工程を、複数の強誘電体キャパシタに対して層間絶縁膜１７を形成した後に行う例を示している。図１(ａ)に示すように、強誘電体キャパシタ構造を覆う層間絶縁膜１７に複数の強誘電体キャパシタの内の特定の一部の強誘電体キャパシタに上部電極１６に達するコンタクトホール１８２のみを形成する。一方、複数の強誘電体キャパシタの内の他の強誘電体キャパシタに上部電極１６及び下部電極１４に達するコンタクトホール１８１，１９を形成する。次いで、図１(ｂ)に示すように、この状態で変化させる処理としての熱処理を行う。なお、層間絶縁膜１７を形成する前に、強誘電体キャパシタを覆うようにＡｌ２Ｏ３膜等の保護膜を設けても良いし、また、層間絶縁膜１７にＡｌ２Ｏ３膜等の保護膜を挿入しても良い。
この変化させる処理工程において、図において左側の強誘電体キャパシタ構造は、下部電極１４に達するコンタクトホール１９を形成した状態で熱処理を行っている。したがって、下地絶縁膜１３と下部電極１４の界面で発生した還元性を持つＨ２やＨ２Ｏは下部電極１４に対するコンタクトホール１９を通って排気される。このため、左側の強誘電体キャパシタ構造には影響はない。
一方、図における右側の強誘電体キャパシタ構造においては、下部電極１４に達するコンタクトホールを形成しない状態で熱処理を行っている。したがって、下地絶縁膜１３と下部電極１４の界面で発生した還元性を持つＨ２やＨ２Ｏは排気される通路をもたず強誘電体層１５２と接触し、強誘電体が還元される。このため強誘電体キャパシタの特性（例えばＱｓwや上部電極／下部電極間のリーク電流）が変化する。
この場合には、熱処理工程の後に、層間絶縁膜１７に複数の強誘電体キャパシタの内の特定の一部の強誘電体キャパシタに下部電極１４及びバルクトランジスタに接続するプラグ１２に達するコンタクトホールを形成する。一方、複数の強誘電体キャパシタの内の他の強誘電体キャパシタにおいてはバルクトランジスタに接続するプラグ１２に達するコンタクトホールを形成することになる。
または、変化させる処理工程を、強誘電体キャパシタ構造の強誘電体層を形成する工程の前に、下部電極１４を形成した後、複数の強誘電体キャパシタの内の特定の一部の下部電極１４を露出させるとともに、他の強誘電体キャパシタの下部電極１４をレジストで覆った状態で、Ｏ２を含んだガスにより形成されたプラズマに晒すプラズマ処理工程として行っても良い。
このプラズマ処理によって、プラズマに晒された下部電極１４の表面には改質層が形成される。例えば、改質層においては、下部電極１４の表面のダングリングボンドが終端した状態になっていると推測される。したがって、レジストを剥離したのち、下部電極１４上に強誘電体層１５１，１５２を形成した場合、強誘電体層１５１と強誘電体層１５２とでは、強誘電体の結晶成長が異なるので、強誘電体特性も異なることになる。例えば、改質層上に形成した強誘電体層１５２は配向がばらばらになるので、例えばＱｓｗや上部電極／下部電極間のリーク電流等の強誘電体特性が現れにくくなる。
或いは、変化させる処理工程として、強誘電体キャパシタ構造の強誘電体層１５１，１５２を形成する工程の前に、下部電極１４を形成した後、複数の強誘電体キャパシタの内の特定の一部の下部電極１４上に強誘電体層を設けるとともに、他の強誘電体キャパシタの下部電極１４を露出した状態で熱処理を行う工程を行っても良い。
この熱処理により、強誘電体層を設けた領域では、強誘電体層の構成元素が下部電極１４の表面に固相拡散して、固相拡領域が形成される。したがって、強誘電体層を除去したのち、強誘電体キャパシタを形成するための強誘電体層１５１，１５２を形成して、熱処理を行った場合には、結晶性が異なることになる。即ち、強誘電体層１５１，１５２は、熱処理による固相拡散を見込んで組成を調整しているので、固相拡散領域上に設けた強誘電体層１５２の場合には、固相拡散が起きにくくなり、結晶配向性が変化し（ＰＺＴ（１１１）やＰＺＴ（１００）のピーク強度が変化する。
この様に、本発明の実施の形態においては、従来の製造工程からの変更点をできるだけ少なくして、例えば、工数をゼロ或いは数工程増加するだけ、異なる強誘電体特性を持つ強誘電体キャパシタを、１チップの中に作り込むことができる。
次に、図２乃至図４を参照して、本発明の実施例１の強誘電体メモリ装置の製造工程を形成する。なお、ここでは、バルクトランジスタの形成工程及び構造は図１６に示した従来例と同じであるので、図示及び説明は省略する。まず、図２（ａ）に示すように、層間絶縁膜２１にグルー膜２２を介してＷプラグ２３を形成した後、下地絶縁膜として、ＳｉＯＮ膜２４及びＳｉＯ２膜２５を順次成膜する。
次いで、スパッタ法を用いてＡｌ２Ｏ３膜２６及びＰｔ下部電極２７を形成する。Ａｌ２Ｏ３膜２６及びＰｔ下部電極２７の膜厚は任意であるが、ここでは、Ａｌ２Ｏ３膜２６の膜厚は、１５ｎｍ〜２５ｎｍ、例えば、２０ｎｍとし、Ｐｔ下部電極２７の膜厚は１００ｎｍ〜２００ｎｍ、例えば、１５０ｎｍとする。
次いで、スパッタ法を用いて、ＰＺＴ層２８，２９を成膜する。ＰＺＴ層２８，２９の膜厚は任意であるが、全体の膜厚としては１００ｎｍ〜２００ｎｍとし、例えば、ＰＺＴ層２８の膜厚を１３０ｎｍとし、ＰＺＴ層２９の膜厚を１０ｎｍとする。
次いで、スパッタ法を用いて、ＩｒＯ第１上部電極３０及びＩｒＯ第２上部電極３１を成膜する。ＩｒＯ第１上部電極３０及びＩｒＯ第２上部電極３１の膜厚は任意であるが、ＩｒＯ第１上部電極３０の膜厚は２５ｎｍ〜７５ｎｍ、ＩｒＯ第２上部電極３１の膜厚は１００ｎｍ〜２００ｎｍとし、例えば、全体の膜厚を２５０ｎｍとする。なお、この場合のＩｒＯ第１上部電極３０及びＩｒＯ第２上部電極３１の組成はＩｒＯ２に非常に近い組成となり、熱処理の前の段階では、ＩｒＯ第２上部電極３１はアモルファス状態である。
次いで、ＩｒＯ第１上部電極３０、ＩｒＯ第２上部電極３１及びＰＺＴ層２８，２９を選択的にエッチングして強誘電体キャパシタ形成を形成する。エッチング方法としては、例えば、フォトレジストでエッチング用のマスクを形成して、ＩＣＰ（誘導結合プラズマ）エッチャーでＡｒ／Ｃｌガスでエッチングを行う。次いで、異なったレジストパターンを用いてＰｔ下部電極２７及びＡｌ２Ｏ３膜２６をエッチングする。次いで、Ａｌ２Ｏ３保護膜３２を形成する。次いで、層間絶縁膜３３、Ａｌ２Ｏ３保護膜３４及び層間絶縁膜３５を順次形成する。成膜方法は、例えばＴＥＯＳを用いたプラズマＣＶＤ法で層間絶縁膜の全体の厚さ７２０ｎｍとする。
次いで、図２(ｂ)に示すように、図において、左側の強誘電体キャパシタ構造に対してＩｒＯ第２上部電極３１へのコンタクトホール３６とＰｔ下部電極２７へのコンタクトホール３８を形成する。この時、同時に右側の強誘電体キャパシタ構造に対しては、ＩｒＯ第２上部電極３１へのコンタクトホール３７のみ形成する。
次いで、図３(ｃ)に示すように、例えば、縦型炉を使いＯ２雰囲気でアニール処理を行う。アニール条件としては、５００℃〜６５０℃、例えば、５５０℃で、１０分〜１２０分、例えば、６０分のアニールとする。この時、図において左側の強誘電体キャパシタ構造は、Ｐｔ下部電極２７に達するコンタクトホール３５を形成した状態で熱処理を行っている。したがって、ＳｉＯ２膜２５とＰｔ下部電極２７の界面で発生した還元性を持つＨ２やＨ２ＯはＰｔ下部電極２７に対するコンタクトホール３８を通って排気される。このため、左側の強誘電体キャパシタ構造には影響はない。
一方、図における右側の強誘電体キャパシタ構造においては、Ｐｔ下部電極２７に達するコンタクトホールを形成しない状態で熱処理を行っている。したがって、ＳｉＯ２膜２５とＰｔ下部電極２７の界面で発生した還元性を持つＨ２やＨ２Ｏは排気される通路をもたず強誘電体層２８，２９と接触し、強誘電体が還元されて、例えばＱｓｗや上部電極／下部電極間のリーク電流等の強誘電体特性が変化する。
次いで、図３(ｄ)に示すように、図における左側の強誘電体キャパシタ構造に対してはＷプラグ２３に達するコンタクトホール３９を形成する。この時、同時に、右側の強誘電体キャパシタ構造に対しては、Ｐｔ下部電極２７に達するコンタクトホール４０とＷプラグ２３に達するコンタクトホール４１を形成する。
次いで、図４(ｅ)に示すように、各コンタクトホールをグルー膜４２を介してＷで埋め込んでＷプラグ４３を形成する。次いで、図４(ｆ)に示すように、Ａｌ膜を中心とした積層構造を成膜したのち、エッチングすることによってＡｌ配線４４〜４９を形成することによって、本発明の実施例１の強誘電体メモリ装置の基本構造が完成する。
本発明の実施例１においては、コンタクトホールを形成する際の形成個所を工夫するだけ、工数を増加させることなく、ダメージ回復の熱処理を利用して特定の強誘電体キャパシタ構造の強誘電体膜の強誘電体特性を変化させている。したがって、従来の製造工程を変更することなく、１チップ内の特性の異なる強誘電体キャパシタを作り込むことができ、一方の強誘電体キャパシタを通常の回路要素としてのキャパシタとして用いることができる。
次に、図５乃至図１０を参照して、本発明の実施例２の強誘電体メモリ装置の製造工程を形成する。なお、ここでも、バルクトランジスタの形成工程及び構造は図１６に示した従来例と同じであるので、図示及び説明は省略する。まず、図５（ａ）に示すように、層間絶縁膜２１にグルー膜２２を介してＷプラグ２３を形成した後、下地絶縁膜として、ＳｉＯＮ膜２４及びＳｉＯ２膜２５を順次成膜する。
次いで、スパッタ法を用いてＡｌ２Ｏ３膜２６及びＰｔ下部電極２７を形成する。Ａｌ２Ｏ３膜２６及びＰｔ下部電極２７の膜厚は任意であるが、ここでは、Ａｌ２Ｏ３膜２６の膜厚は、１５ｎｍ〜２５ｎｍ、例えば、２０ｎｍとし、Ｐｔ下部電極２７の膜厚は１００ｎｍ〜２００ｎｍ、例えば、１５０ｎｍとする。次いで、レジパターン５０を局所的に設ける。ここでは、強誘電体特性を変化させない強誘電体キャパシタを形成する図において左側に設ける。
次いで、図５(ｂ)に示すように、Ｎ２とＯ２を混合したＮ２＋Ｏ２プラズマ５１に晒すことによって、露出したＰｔ下部電極２７の表面に改質層５２を形成する。改質層５２においては、Ｐｔ下部電極２７の表面のダングリングボンドが終端した状態になっていると推測される。なお、プラズマ処理条件としては、Ｎ２／Ｏ２比を１：５〜１：２０とし、処理時間を１秒〜５分とする。
次いで、図６（ｃ）に示すように、レジストパターン５０を剥離したのち、スパッタ法を用いて、ＰＺＴ層２８，２９を成膜する。ＰＺＴ層２８，２９の膜厚は任意であるが、全体の膜厚としては１００ｎｍ〜２００ｎｍとし、例えば、ＰＺＴ層２８の膜厚を１３０ｎｍとし、ＰＺＴ層２９の膜厚を１０ｎｍとする。この時、左側のＰＺＴ層２８は通常通りに（１１１）配向した結晶として得られるが、右側の改質層５２上に設けたＰＺＴ層２９の配向はバラツキの大きいものとなり、強誘電体キャパシタにした場合に、ヒステリシス特性が得られない。
図７は、ＰＺＴの結晶配向性の変化の説明図である。図７（ａ）は、ＰＺＴ成膜時の結晶配向性をθ−２θ法により測定した図であり、（１００）、（１１１）及び（２２２）の配向性が見られる。図７（ｂ）は、Ｐｔ下部電極に９０秒間のアッシング処理を３回行った場合の結晶配向性をθ−２θ法により測定した図であり、（１１１）及び（２２２）の配向性が消滅し、（１００）の配向性が現れる。即ち、異なる配向性を有する２種類のＰＺＴ結晶ができ上がっていることが分かる。
次いで、スパッタ法を用いて、ＩｒＯ第１上部電極３０及びＩｒＯ第２上部電極３１を成膜する。ＩｒＯ第１上部電極３０及びＩｒＯ第２上部電極３１の膜厚は任意であるが、ＩｒＯ第１上部電極３０の膜厚は２５ｎｍ〜７５ｎｍ、ＩｒＯ第２上部電極３１の膜厚は１００ｎｍ〜２００ｎｍとし、例えば、全体の膜厚を２５０ｎｍとする。
次いで、ＩｒＯ第１上部電極３０、ＩｒＯ第２上部電極３１及びＰＺＴ層２８，２９を選択的にエッチングして強誘電体キャパシタ形成を形成する。エッチング方法としては、例えば、フォトレジストでエッチング用のマスクを形成して、ＩＣＰエッチャーでＡｒ／Ｃｌガスでエッチングを行う。次いで、異なったレジストパターンを用いてＰｔ下部電極２７及びＡｌ２Ｏ３膜２６をエッチングする。次いで、Ａｌ２Ｏ３保護膜３２を形成する。次いで、層間絶縁膜３３、Ａｌ２Ｏ３保護膜３４及び層間絶縁膜３５を順次形成する。成膜方法は、例えばＴＥＯＳを用いたプラズマＣＶＤ法で層間絶縁膜の全体の厚さ７２０ｎｍとする。
次いで、図６(ｄ)に示すように、図において、左側の強誘電体キャパシタ構造に対してＩｒＯ第２上部電極３１へのコンタクトホール３６とＰｔ下部電極２７へのコンタクトホール３８を形成する。この時、同時に右側の強誘電体キャパシタ構造に対しても、ＩｒＯ第２上部電極３１へのコンタクトホール３７とＰｔ下部電極２７へのコンタクトホール４０を形成する。
次いで、図８(ｅ)に示すように、例えば、縦型炉を使いＯ２雰囲気でアニール処理を行う。アニール条件としては、５００℃〜６５０℃、例えば、５５０℃で、１０分〜１２０分、例えば、６０分のアニールとする。この時、ＳｉＯ２膜２５とＰｔ下部電極２７の界面で発生した還元性を持つＨ２やＨ２ＯはＰｔ下部電極２７に対するコンタクトホール３８，４０を通って排気される。このため、この熱処理によって強誘電体キャパシタ構造に新規な劣化は生じない。
次いで、図８(ｆ)に示すように、Ｗプラグ２３に達するコンタクトホール３９，４１を形成する。次いで、図９(ｇ)に示すように、各コンタクトホールをグルー膜４２を介してＷで埋め込んでＷプラグ４３を形成する。次いで、図９(ｈ)に示すように、Ａｌ膜を中心とした積層構造を成膜したのち、エッチングすることによってＡｌ配線４６〜４９を形成することによって、本発明の実施例２の強誘電体メモリ装置の基本構造が完成する。
図１０は実施例２の強誘電体キャパシタの電気特性の測定結果の説明図である。図１０（ａ）は、ＰＺＴ成膜時の強誘電体キャパシタのＱｓｗの測定結果の説明図であり、ここでは、上部電極のサイズを５０μｍ×５０μｍとしている。図１０（ｂ）は、Ｐｔ下部電極に対して９０秒間のアッシング処理を３回行った場合の強誘電体キャパシタのＱｓｗの測定結果の説明図である。図から判るように、ＰＺＴをアッシングすることによって、Ｑｓｗが小さくなることが判る。即ち、２種類の電気的特性を有する強誘電体キャパシタが出来上がっていることが判る。
本発明の実施例２においては、強誘電体層を形成する前に、レジストパターンの形成工程、プラズマ処理工程及びレジストパターンの除去工程を加えただけで、特定の強誘電体キャパシタ構造の強誘電体膜の強誘電体特性を変化させている。したがって、従来の製造工程をほとんど変更することなく、１チップ内の特性の異なる強誘電体キャパシタを作り込むことができ、一方の強誘電体キャパシタを通常の回路要素としてのキャパシタとして用いることができる。
次に、図１１乃至図１５を参照して、本発明の実施例３の強誘電体メモリ装置の製造工程を形成する。なお、ここでも、バルクトランジスタの形成工程及び構造は図１６に示した従来例と同じであるので、図示及び説明は省略する。まず、図１１（ａ）に示すように、層間絶縁膜２１にグルー膜２２を介してＷプラグ２３を形成した後、下地絶縁膜として、ＳｉＯＮ膜２４及びＳｉＯ２膜２５を順次成膜する。
次いで、スパッタ法を用いてＡｌ２Ｏ３膜２６及びＰｔ下部電極２７を形成する。Ａｌ２Ｏ３膜２６及びＰｔ下部電極２７の膜厚は任意であるが、ここでは、Ａｌ２Ｏ３膜２６の膜厚は、１５ｎｍ〜２５ｎｍ、例えば、２０ｎｍとし、Ｐｔ下部電極２７の膜厚は１００ｎｍ〜２００ｎｍ、例えば、１５０ｎｍとする。次いで、スパッタ法を用いてＰＺＴ層５３を形成する。この場合の、ＰＺＴ層５３の膜厚は５０ｎｍ〜２００ｎｍとし、組成は任意であるが、ここでは、以降に形成するＰＺＴ層２８の組成と同じにする。次いで、レジパターン５４を局所的に設ける。ここでは、強誘電体特性を変化させる強誘電体キャパシタを形成する図において右側に設ける。
次いで、図１１(ｂ)に示すように、レジストパターン５４をマスクとしてＰＺＴ層５３を、例えば、０．５％のＨＦ溶液によりウエットエッチングしてＰＺＴパターン５５を形成する。
次いで、図１２（ｃ）に示すように、レジストパターン５４を剥離したのち、アニール処理を行う。このアニール処理によりＰＺＴパターン５５の構成元素がＰｔ下部電極２７の表面に固相拡散して固相拡散領域５６が形成される。なお、この場合の熱処理は、例えば、ランプアニール装置を用いて、Ａｒ＋Ｏ２雰囲気中で、５５０℃〜６５０℃で６０秒〜１２０秒行う。次いで、図１２（ｄ）に示すように、ＰＺＴパターン５５を例えば、０．５％のＨＦ溶液によりウエットエッチングして除去する。
次いで、図１３（ｅ）に示すように、スパッタ法を用いて、ＰＺＴ層２８，２９を成膜する。ＰＺＴ層２８，２９の膜厚は任意であるが、全体の膜厚としては１００ｎｍ〜２００ｎｍとし、例えば、ＰＺＴ層２８の膜厚を１３０ｎｍとし、ＰＺＴ層２９の膜厚を１０ｎｍとする。
次いで、スパッタ法を用いて、ＩｒＯ第１上部電極３０及びＩｒＯ第２上部電極３１を成膜する。ＩｒＯ第１上部電極３０及びＩｒＯ第２上部電極３１の膜厚は任意であるが、ＩｒＯ第１上部電極３０の膜厚は２５ｎｍ〜７５ｎｍ、ＩｒＯ第２上部電極３１の膜厚は１００ｎｍ〜２００ｎｍとし、例えば、全体の膜厚を２５０ｎｍとする。
次いで、ＩｒＯ第１上部電極３０、ＩｒＯ第２上部電極３１及びＰＺＴ層２８，２９を選択的にエッチングして強誘電体キャパシタ形成を形成する。エッチング方法としては、例えば、フォトレジストでエッチング用のマスクを形成して、ＩＣＰエッチャーでＡｒ／Ｃｌガスでエッチングを行う。次いで、異なったレジストパターンを用いてＰｔ下部電極２７及びＡｌ２Ｏ３膜２６をエッチングする。次いで、Ａｌ２Ｏ３保護膜３２を形成する。次いで、層間絶縁膜３３、Ａｌ２Ｏ３保護膜３４及び層間絶縁膜３５を順次形成する。成膜方法は、例えばＴＥＯＳを用いたプラズマＣＶＤ法で層間絶縁膜の全体の厚さ７２０ｎｍとする
次いで、図１３（ｆ）に示すように、ＩｒＯ第２上部電極３１へのコンタクトホール３６，３７とＰｔ下部電極２７へのコンタクトホール３８，４０を形成する。次いで、図１４（ｇ）に示すように、例えば、縦型炉を使いＯ２雰囲気でアニール処理を行う。アニール条件としては、５００℃〜６５０℃、例えば、５５０℃で、１０分〜１２０分、例えば、６０分のアニールとする。この時、ＳｉＯ２膜２５とＰｔ下部電極２７の界面で発生した還元性を持つＨ２やＨ２ＯはＰｔ下部電極２７に対するコンタクトホール３８，４０を通って排気される。
しかし、ＰＺＴ層２８，２９は、熱処理による構成元素の固相拡散を見込んで組成を調整している。したがって、固相拡散領域５６上に設けたＰＺＴ層２８，２９の場合には、固相拡散領域５６に既に構成元素が拡散しているので固相拡散が起きにくくなり、目的とする組成が得られないため、例えばＱｓｗや上部電極／下部電極間のリーク電流等の強誘電体特性が変化する。
次いで、図１４（ｈ）に示すように、Ｗプラグ２３に達するコンタクトホール３９，４１を形成する。次いで、図１５（ｉ）に示すように、各コンタクトホールをグルー膜４２を介してＷで埋め込んでＷプラグ４３を形成する。次いで、図１５（ｊ）に示すように、Ａｌ膜を中心とした積層構造を成膜したのち、エッチングすることによってＡｌ配線４６〜４９を形成することによって、本発明の実施例３の強誘電体メモリ装置の基本構造が完成する。
本発明の実施例３においては、強誘電体層を形成する前に、ＰＺＴ層の形成工程、レジストパターンの形成工程、ＰＺＴパターンの形成工程、レジストパターンの除去工程、アニール工程及びＰＺＴパターンの除去工程という簡単な工程を数工程加えただけで、特定の強誘電体キャパシタ構造の強誘電体膜の強誘電体特性を変化させている。したがって、従来の製造工程をほとんど変更することなく、１チップ内の特性の異なる強誘電体キャパシタを作り込むことができ、一方の強誘電体キャパシタを通常の回路要素としてのキャパシタとして用いることができる。
ここで、実施例１乃至実施例３を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）半導体基板にバルクトランジスタを形成する工程と、前記バルクトランジスタ上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に下部電極、強誘電体層及び上部電極を順次積層して複数の強誘電体キャパシタ構造を形成する工程とを有し、前記複数の強誘電体キャパシタ構造を形成したのち、或いは、前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程の前のいずれかにおいて、前記複数の強誘電体キャパシタの内の特定の一部の強誘電体特性を他の強誘電体キャパシタの強誘電体特性に対して変化させる処理工程を有する強誘電体メモリ装置の製造方法。
（付記２）前記変化させる処理工程が、前記複数の強誘電体キャパシタに対して層間絶縁膜を形成した後、前記層間絶縁膜に前記複数の強誘電体キャパシタの内の特定の一部の強誘電体キャパシタに前記上部電極に達するコンタクトホールのみを形成し、前記複数の強誘電体キャパシタの内の他の強誘電体キャパシタに前記上部電極及び下部電極に達するコンタクトホールを形成した状態で、熱処理を行う熱処理工程である付記１に記載の強誘電体メモリ装置の製造方法。
（付記３）前記熱処理工程の後に、前記層間絶縁膜に前記複数の強誘電体キャパシタの内の特定の一部の強誘電体キャパシタに前記下部電極及び前記バルクトランジスタに接続するプラグに達するコンタクトホールを形成するとともに、前記複数の強誘電体キャパシタの内の他の強誘電体キャパシタにおいては前記バルクトランジスタに接続するプラグに達するコンタクトホールを形成する工程をさらに有する付記２に記載の強誘電体メモリ装置の製造方法。
（付記４）前記変化させる処理工程が、前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程の前に、前記下部電極を形成した後、前記複数の強誘電体キャパシタの内の特定の一部の前記下部電極を露出させるとともに、他の強誘電体キャパシタの前記下部電極をレジストで覆った状態で、Ｏ２を含んだガスにより形成されたプラズマに晒すプラズマ処理工程である付記１に記載の強誘電体メモリ装置の製造方法。
（付記５）前記プラズマ処理工程の後に、前記レジストを剥離したのち、前記下部電極上に前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程を有する付記４に記載の強誘電体メモリ装置の製造方法。
（付記６）前記変化させる処理工程が、前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程の前に、前記下部電極を形成した後、前記複数の強誘電体キャパシタの内の特定の一部の前記下部電極上に強誘電体層を設けるとともに、他の強誘電体キャパシタの前記下部電極を露出した状態で熱処理を行う工程である付記１に記載の強誘電体メモリ装置の製造方法。
（付記７）前記複数の強誘電体キャパシタの内の特定の一部の前記下部電極上に設ける前記強誘電体層の組成元素が、前記強誘電体キャパシタの前記強誘電体層と同じ組成元素である付記６に記載の強誘電体メモリ装置の製造方法。
（付記８）前記複数の強誘電体キャパシタの内の特定の一部の前記下部電極上に設ける前記強誘電体層を除去したのち、前記下部電極上に前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程を有する付記６または付記７に記載の強誘電体メモリ装置の製造方法。
（付記１）半導体基板にバルクトランジスタを形成する工程と、前記バルクトランジスタ上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に下部電極、強誘電体層及び上部電極を順次積層して複数の強誘電体キャパシタ構造を形成する工程とを有し、前記複数の強誘電体キャパシタ構造を形成したのち、或いは、前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程の前のいずれかにおいて、前記複数の強誘電体キャパシタの内の特定の一部の強誘電体特性を他の強誘電体キャパシタの強誘電体特性に対して変化させる処理工程を有する強誘電体メモリ装置の製造方法。
（付記２）前記変化させる処理工程が、前記複数の強誘電体キャパシタに対して層間絶縁膜を形成した後、前記層間絶縁膜に前記複数の強誘電体キャパシタの内の特定の一部の強誘電体キャパシタに前記上部電極に達するコンタクトホールのみを形成し、前記複数の強誘電体キャパシタの内の他の強誘電体キャパシタに前記上部電極及び下部電極に達するコンタクトホールを形成した状態で、熱処理を行う熱処理工程である付記１に記載の強誘電体メモリ装置の製造方法。
（付記３）前記熱処理工程の後に、前記層間絶縁膜に前記複数の強誘電体キャパシタの内の特定の一部の強誘電体キャパシタに前記下部電極及び前記バルクトランジスタに接続するプラグに達するコンタクトホールを形成するとともに、前記複数の強誘電体キャパシタの内の他の強誘電体キャパシタにおいては前記バルクトランジスタに接続するプラグに達するコンタクトホールを形成する工程をさらに有する付記２に記載の強誘電体メモリ装置の製造方法。
（付記４）前記変化させる処理工程が、前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程の前に、前記下部電極を形成した後、前記複数の強誘電体キャパシタの内の特定の一部の前記下部電極を露出させるとともに、他の強誘電体キャパシタの前記下部電極をレジストで覆った状態で、Ｏ２を含んだガスにより形成されたプラズマに晒すプラズマ処理工程である付記１に記載の強誘電体メモリ装置の製造方法。
（付記５）前記プラズマ処理工程の後に、前記レジストを剥離したのち、前記下部電極上に前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程を有する付記４に記載の強誘電体メモリ装置の製造方法。
（付記６）前記変化させる処理工程が、前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程の前に、前記下部電極を形成した後、前記複数の強誘電体キャパシタの内の特定の一部の前記下部電極上に強誘電体層を設けるとともに、他の強誘電体キャパシタの前記下部電極を露出した状態で熱処理を行う工程である付記１に記載の強誘電体メモリ装置の製造方法。
（付記７）前記複数の強誘電体キャパシタの内の特定の一部の前記下部電極上に設ける前記強誘電体層の組成元素が、前記強誘電体キャパシタの前記強誘電体層と同じ組成元素である付記６に記載の強誘電体メモリ装置の製造方法。
（付記８）前記複数の強誘電体キャパシタの内の特定の一部の前記下部電極上に設ける前記強誘電体層を除去したのち、前記下部電極上に前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程を有する付記６または付記７に記載の強誘電体メモリ装置の製造方法。
１１ 層間絶縁膜
１２ プラグ
１３ 下地絶縁膜
１４ 下部電極
１５１，１５２ 強誘電体層
１６ 上部電極
１７ 層間絶縁膜
１８１，１８２，１９ コンタクトホール
２１，３３，３５ 層間絶縁膜
２２，４２ グルー膜
２３，４３ Ｗプラグ
２４ ＳｉＯＮ膜
２５ ＳｉＯ２膜
２６ Ａｌ２Ｏ３膜
２７ Ｐｔ下部電極
２８，２９，５３ ＰＺＴ層
３０ ＩｒＯ第１上部電極
３１ ＩｒＯ第２上部電極
３２，３４ Ａｌ２Ｏ３保護膜
３６〜４１ コンタクトホール
４４〜４９ Ａｌ配線
５０，５４ レジストパターン
５１ Ｎ２＋Ｏ２プラズマ
５２ 改質層
５６ 固相拡散領域
６１ シリコン基板
６２ 素子分離領域
６３ ｐ型ウェル領域
６４ ゲート酸化膜
６５ ゲート電極
６６ ｎ型エクステンション領域
６７ サイドウォール
６８ ｎ＋型ソース領域
６９ ｎ＋型ドレイン領域
７０ Ｃｏシリサイド電極
７１ ＳｉＯＮ膜
７２ 第１層間絶縁膜
７３，８７ Ｔｉ／ＴｉＮ膜
７４，８８ Ｗプラグ
７５ ＳｉＯＮ膜
７６ ＳｉＯ２膜
７７ Ａｌ２Ｏ３膜
７８ Ｐｔ下部電極
７９ ＰＺＴ膜
８０ ＰＺＴ膜
８１ ＩｒＯ第１上部電極
８２ ＩｒＯ第２上部電極
８３，８５ 保護膜
８４ 第２層間絶縁膜
８６ 第３層間絶縁膜
８９ Ａｌ配線
１２ プラグ
１３ 下地絶縁膜
１４ 下部電極
１５１，１５２ 強誘電体層
１６ 上部電極
１７ 層間絶縁膜
１８１，１８２，１９ コンタクトホール
２１，３３，３５ 層間絶縁膜
２２，４２ グルー膜
２３，４３ Ｗプラグ
２４ ＳｉＯＮ膜
２５ ＳｉＯ２膜
２６ Ａｌ２Ｏ３膜
２７ Ｐｔ下部電極
２８，２９，５３ ＰＺＴ層
３０ ＩｒＯ第１上部電極
３１ ＩｒＯ第２上部電極
３２，３４ Ａｌ２Ｏ３保護膜
３６〜４１ コンタクトホール
４４〜４９ Ａｌ配線
５０，５４ レジストパターン
５１ Ｎ２＋Ｏ２プラズマ
５２ 改質層
５６ 固相拡散領域
６１ シリコン基板
６２ 素子分離領域
６３ ｐ型ウェル領域
６４ ゲート酸化膜
６５ ゲート電極
６６ ｎ型エクステンション領域
６７ サイドウォール
６８ ｎ＋型ソース領域
６９ ｎ＋型ドレイン領域
７０ Ｃｏシリサイド電極
７１ ＳｉＯＮ膜
７２ 第１層間絶縁膜
７３，８７ Ｔｉ／ＴｉＮ膜
７４，８８ Ｗプラグ
７５ ＳｉＯＮ膜
７６ ＳｉＯ２膜
７７ Ａｌ２Ｏ３膜
７８ Ｐｔ下部電極
７９ ＰＺＴ膜
８０ ＰＺＴ膜
８１ ＩｒＯ第１上部電極
８２ ＩｒＯ第２上部電極
８３，８５ 保護膜
８４ 第２層間絶縁膜
８６ 第３層間絶縁膜
８９ Ａｌ配線
Claims (5)
- 半導体基板にバルクトランジスタを形成する工程と、
前記バルクトランジスタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部電極、強誘電体層及び上部電極を順次積層して複数の強誘電体キャパシタ構造を形成する工程と
を有し、
前記複数の強誘電体キャパシタ構造を形成したのち、或いは、前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程の前のいずれかにおいて、前記複数の強誘電体キャパシタの内の特定の一部の強誘電体特性を他の強誘電体キャパシタの強誘電体特性に対して変化させる処理工程を有する強誘電体メモリ装置の製造方法。 - 前記変化させる処理工程が、前記複数の強誘電体キャパシタに対して層間絶縁膜を形成した後、前記層間絶縁膜に前記複数の強誘電体キャパシタの内の特定の一部の強誘電体キャパシタに前記上部電極に達するコンタクトホールのみを形成し、前記複数の強誘電体キャパシタの内の他の強誘電体キャパシタに前記上部電極及び下部電極に達するコンタクトホールを形成した状態で、熱処理を行う熱処理工程である請求項１に記載の強誘電体メモリ装置の製造方法。
- 前記熱処理工程の後に、前記層間絶縁膜に前記複数の強誘電体キャパシタの内の特定の一部の強誘電体キャパシタに前記下部電極及び前記バルクトランジスタに接続するプラグに達するコンタクトホールを形成するとともに、前記複数の強誘電体キャパシタの内の他の強誘電体キャパシタにおいては前記バルクトランジスタに接続するプラグに達するコンタクトホールを形成する工程をさらに有する請求項２に記載の強誘電体メモリ装置の製造方法。
- 前記変化させる処理工程が、前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程の前に、前記下部電極を形成した後、前記複数の強誘電体キャパシタの内の特定の一部の前記下部電極を露出させるとともに、他の強誘電体キャパシタの前記下部電極をレジストで覆った状態で、Ｏ２を含んだガスにより形成されたプラズマに晒すプラズマ処理工程である請求項１に記載の強誘電体メモリ装置の製造方法。
- 前記変化させる処理工程が、前記強誘電体キャパシタ構造の前記強誘電体層を形成する工程の前に、前記下部電極を形成した後、前記複数の強誘電体キャパシタの内の特定の一部の前記下部電極上に強誘電体層を設けるとともに、他の強誘電体キャパシタの前記下部電極を露出した状態で熱処理を行う工程である請求項１に記載の強誘電体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016182159A JP2018046261A (ja) | 2016-09-16 | 2016-09-16 | 強誘電体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016182159A JP2018046261A (ja) | 2016-09-16 | 2016-09-16 | 強誘電体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2018046261A true JP2018046261A (ja) | 2018-03-22 |
Family
ID=61693276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016182159A Pending JP2018046261A (ja) | 2016-09-16 | 2016-09-16 | 強誘電体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2018046261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113497045A (zh) * | 2020-07-02 | 2021-10-12 | 无锡拍字节科技有限公司 | 具有减少的边缘泄露的铁电存储器及其制造方法 |
-
2016
- 2016-09-16 JP JP2016182159A patent/JP2018046261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113497045A (zh) * | 2020-07-02 | 2021-10-12 | 无锡拍字节科技有限公司 | 具有减少的边缘泄露的铁电存储器及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8956881B2 (en) | Method of manufacturing a FeRAM device | |
| JP5205741B2 (ja) | 半導体装置の製造方法 | |
| JP2004095861A (ja) | 半導体装置及びその製造方法 | |
| JP2005183842A (ja) | 半導体装置の製造方法 | |
| US7803640B2 (en) | Semiconductor device and semiconductor product | |
| KR100973703B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2007273899A (ja) | 半導体装置及びその製造方法 | |
| US8368132B2 (en) | Ferroelectric memory and manufacturing method thereof | |
| JP2002373974A (ja) | 強誘電体メモリ素子およびその製造方法 | |
| JP4580284B2 (ja) | 強誘電体素子の製造方法 | |
| JP2005183841A (ja) | 半導体装置の製造方法 | |
| JP3166746B2 (ja) | キャパシタ及びその製造方法 | |
| JP4105656B2 (ja) | 半導体装置及びその製造方法 | |
| JP2006310637A (ja) | 半導体装置 | |
| JP2018046261A (ja) | 強誘電体メモリ装置の製造方法 | |
| JP2004193430A (ja) | 半導体装置及びその製造方法 | |
| JP2000349249A (ja) | 半導体記憶装置の製造方法 | |
| JP5487140B2 (ja) | 半導体装置の製造方法 | |
| JP5277717B2 (ja) | 半導体装置及びその製造方法 | |
| JP2010192631A (ja) | 半導体装置およびその製造方法 | |
| JP2004095915A (ja) | 半導体装置及びその製造方法 | |
| JP4716938B2 (ja) | 半導体装置の製造方法 | |
| JP2008091482A (ja) | 半導体装置及びその製造方法 | |
| JP5007723B2 (ja) | キャパシタを含む半導体装置及びその製造方法 | |
| JP4777127B2 (ja) | 半導体装置及びその製造方法 |