JP2011155268A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】後工程のダメージがなく、優れた特性を有する強誘電体キャパシタを提供する。
【解決手段】実施形態に係わる半導体装置の製造方法は、半導体基板の上方に、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタ（２００，３００，４００）を形成する第１の工程と、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法により、キャパシタ（２００，３００，４００）を覆う酸化膜（１２２，１２５，１２８）を形成する第２の工程と、ＡＬＤ法により、酸化膜（１２２，１２５，１２８）上に保護膜としてのＡｌ_２Ｏ_３（１２３，１２６，１２９）膜を形成する第３の工程とを備える。
【選択図】図１

Description

実施形態は、半導体装置の製造方法に関する。

強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ＤＲＡＭのキャパシタ部分を強誘電体で置き換えたものであり、次世代メモリとして期待されている。

ＦｅＲＡＭでは、キャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）などの強誘電体薄膜を使用する。いずれも酸素八面体を基本構造とするペロブスカイト構造を基本とした結晶構造をもつ。これらの材料は従来のＳｉ酸化膜と異なり、アモルファス状態ではその特徴である強誘電性は発現しないため、使用することができない。よって結晶化するための工程、例えば高温での結晶化熱処理、高温でのＩｎ−ｓｉｔｕ結晶化プロセスなどが必要となる。材料にもよるが、一般的に少なくとも４００−７００℃の温度が結晶化のために必要となる。成膜方法としては、ＭＯＣＶＤ法、スパッタ法、溶液法（ＣＳＤ：Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）がある。

特開２００１−３６０２６号公報 特開２００２−４３５４１号公報 ＵＳＰ６１４４０６０号

上述したような強誘電体材料を利用したＦｅＲＡＭキャパシタは、キャパシタ膜成膜後の特性は良好であっても、その後の工程であるＲＩＥ工程や層間膜形成、配線工程、シンタ処理、モールド時などのプロセス時に、Ｈの拡散などによる工程ダメージを受け、キャパシタ特性が劣化する問題があった。

そこで、キャパシタへの後工程でのダメージ自体を低減するために、保護膜が使用されている。特許文献１には、保護膜としてＡｌ酸化膜をキャパシタ上層部に利用することにより、ダメージを回避するキャパシタセルが開示されている。

一方、キャパシタの構造としては、高集積化に伴い、キャパシタの上部電極とトランジスタの活性領域とを接続するオフセット型のものから、最近ではより密度の高いＦｅＲＡＭを作製すべく、プラグ上にキャパシタを配置するＣＯＰ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｐｌｕｇ）型の開発が進められている。このＣＯＰ型は、トランジスタの活性領域から接続されたＷやＳｉからなるプラグ構造がキャパシタ直下にあり、ＤＲＡＭのスタックトキャパシタの場合と同様にセルサイズを小さくすることができる。

しかしながらこの構造では、ダメージの回復を図るための酸素含有雰囲気下での熱処理の際に、直下のプラグ材料が酸化されてコンタクト抵抗が高くなり、ひどい場合には剥離が生じるなどの問題がある。これを回避するために、ＴｉＡｌＮ、ＴｉＮ、ＴａＳｉＮなどのバリア層の形成、ＩｒＯ_２、Ｉｒ、ＲｕＯ_２、Ｒｕなどの電極材料が試みられている。

しかしこの場合、構造が複雑になりキャパシタの高さが高くなるため、前述の保護膜がキャパシタの側壁につきにくくなるという問題が発生する。この問題を解決するために、特許文献２では、キャパシタの保護膜としてのＡｌ酸化膜の製造方法として、より段差被膜性の高いＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法が使用されている。また、特許文献３にはＡＬＤ法の使用例が記載されている。

しかしながら、ＣＶＤ法の一種であるＡＬＤ法は、原料ガスに還元性の高いＴＭＡ（ｔｒｙｍｅｔｈｙｌ−Ａｌｍｉｎｉｕｍ）を使用するため、成膜時にキャパシタ特性の劣化を引き起こすという問題がある。

実施形態では、後工程によるダメージを回避し優れた特性を有する強誘電体キャパシタを有する半導体装置を提供する。

課題を解決し目的を達成するために、実施形態の半導体装置の製造方法は以下の如く構成されている。

実施形態によれば、半導体装置の製造方法は、半導体基板の上方に、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタを形成する第１の工程と、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法により、前記キャパシタを覆う酸化膜を形成する第２の工程と、ＡＬＤ法により、前記酸化膜上に保護膜としてのＡｌ_２Ｏ_３膜を形成する第３の工程とを備える。

第１の実施形態に係わるＦｅＲＡＭの製造プロセスを示す断面図。 第２の実施形態に係わるＦｅＲＡＭの製造プロセスを示す断面図。 実施形態により製造したＦｅＲＡＭキャパシタにおけるヒステリシス特性を示す図。 実施形態に係わるＦｅＲＡＭキャパシタにおけるヒステリシス特性を示す図。

以下、図面を参照しながら実施形態を説明する。

（第１の実施形態）
図１の（ａ）〜（ｃ）は、本第１の実施形態に係わるＦｅＲＡＭの製造プロセスを示す断面図である。本第１の実施形態では、キャパシタ下に位置するプラグ材にタングステンを用いたＣＯＰ型ＦｅＲＡＭセルについて述べる。

まず、図１の（ａ）に示すように、Ｐ型Ｓｉ基板（半導体基板）Ｓ表面のトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にＳｉＯ_２を埋め込んで素子分離領域１０１を形成する（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）。続いて、スイッチ動作を行うためのトランジスタを形成する。

まず、Ｓｉ基板全面に熱酸化により厚さ６ｎｍ程度の酸化膜１０２を形成し、続いて酸化膜１０２全面にヒ素をドープしたｎ＋型多結晶シリコン膜１０３を形成し、さらに多結晶シリコン膜１０３上にＷＳｉ_ｘ膜１０４を、ＷＳｉ_ｘ膜１０４上に窒化膜１０５を形成する。その後、多結晶シリコン膜１０３、ＷＳｉ_ｘ膜１０４、及び窒化膜１０５を通常の光リソグラフィ法及びＲＩＥ法により加工し、ゲート電極１００を形成する。

さらに、窒化膜１０６を堆積し、ＲＩＥによる側壁残しの手法によってゲート電極１００側壁にスペーサ部を設ける。同時に、プロセスの詳細は省くが、イオン注入法及び熱処理によってソース・ドレイン領域１０７を形成する。

次に、図１の（ｂ）に示すように、全面にＣＶＤ酸化膜１０８を堆積後、一旦ＣＭＰ法により平坦化を行い、トランジスタの一方のソース・ドレイン領域１０７に連通するコンタクトホール１０９を形成する。この後、スパッタ法あるいはＣＶＤ法により薄いチタン膜を堆積し、フォーミングガス中で熱処理を行うことによってＴｉＮ膜１１０を形成する。続いて、ＣＶＤタングステン１１１を全面に堆積し、ＣＭＰ法によりコンタクトホール１０９外の領域からタングステン１１１を除去し、コンタクトホール１０９内にタングステンを埋め込む。

その後、全面にＣＶＤ窒化膜１１２を堆積し、さらにトランジスタの他方のソース・ドレイン領域１０７に連通するコンタクトホール１１３を形成し、同様にしてＴｉＮ膜１１４を形成し、タングステン１１５をコンタクトホール１１３内に埋め込み、キャパシタに連通するプラグを形成する。

この後、図１の（ｃ）に示すように、スパッタ法により厚さ１０ｎｍの炭化ケイ素膜１１６をＣＶＤ窒化膜１１２全面に堆積し、続いてスパッタ法により厚さ３ｎｍ程度のチタン膜１１７を炭化ケイ素膜１１６上全面に堆積する。この後、チタン膜１１７上全面にキャパシタ下部電極２００となる厚さ３０ｎｍのイリジウム膜１１８と厚さ２０ｎｍの第１の白金膜１１９とをスパッタ法にて形成する。

さらに、第１の白金膜１１９上にキャパシタ誘電体膜３００となるＰＺＴ膜１２０をスパッタ法により形成し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＰＺＴ膜１２０の結晶化を行う。この後、ＰＺＴ膜１２０上にキャパシタ上部電極４００となる第２の白金膜１２１をスパッタ法により形成する。

その後、Ｏ_３とＴＥＯＳ（ｔｅｔｒａ ｅｔｈｏｘｙ ｓｉｌａｎｅ）を原料としたＣＶＤ法により第２の白金膜１２１上に厚さ１０ｎｍの酸化膜（ＳｉＯ_２膜）１２２を堆積し、続いてＡＬＤ法により酸化膜１２２上に第１の保護膜１２３としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は５ｎｍとした。続いて、第１の保護膜１２３上に加工マスク材としてＣＶＤ酸化膜１２４を堆積し、光リソグラフィ法とＲＩＥ法によって該ＣＶＤ酸化膜１２４をパターンニングしフォトレジストを除去した後、第１の保護膜１２３、酸化膜１２２、第２の白金膜１２１、及びＰＺＴ膜１２０をＲＩＥ法によってエッチング加工する。

次に、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法により全面に厚さ１０ｎｍの酸化膜（ＳｉＯ_２膜）１２５を堆積し、続いてＡＬＤ法により酸化膜１２５上に第２の保護膜１２６としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。続いて、第２の保護膜１２６上に加工マスク材としてＣＶＤ酸化膜１２７を堆積し、光リソグラフィ法とＲＩＥ法の組合せによってＣＶＤ酸化膜１２７、第２の保護膜１２６、酸化膜１２５、第１の白金膜１１９、イリジウム膜１１８、チタン膜１１７、炭化ケイ素膜１１６の順にパターンニング加工を行い、キャパシタの形成を完了する。

この後、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法により全面に厚さ１０ｎｍの酸化膜（ＳｉＯ_２膜）１２８を堆積し、続いてＡＬＤ法により酸化膜１２８上に第３の保護膜１２９としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。次に、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法により第３の保護膜１２９上に厚さ５０ｎｍの酸化膜（ＳｉＯ_２膜）１３０を堆積し、続いてＡＬＤ法により酸化膜１３０上に第４の保護膜１３１としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。

次に、全面にＣＶＤ酸化膜１３２を堆積し該キャパシタを覆い、ＣＭＰによる平坦化を行い、光リソグラフィ法とＲＩＥ法によってＣＶＤ酸化膜１３２をパターンニングし、第２の白金膜１２１へのコンタクトホール１３３を形成する。続いて、加工時にＰＺＴ膜１２０に生じたダメージを除去するために、酸素雰囲気下で６００℃程度の熱処理を行う。

この後、図示しないが、ドライブ線、ビット線の形成、さらに上層メタル配線の工程を経て、ＦｅＲＡＭが完成することになる。

以上のように本第１の実施形態によれば、ＡＬＤ法により第１，第２，第３，第４の保護膜１２３，１２６，１２９，１３１を堆積する前に、それぞれＯ_３とＴＥＯＳを原料とした酸化膜１２２，１２５，１２８，１３０をＣＶＤ法により堆積する。これにより、加工時、ＣＶＤ酸化膜の堆積時、さらにはＡＬＤ法による第１，第２，第３，第４の保護膜１２３，１２６，１２９，１３１（Ａｌ_２Ｏ_３膜）の堆積時等に生じるＰＺＴ膜１２０へのダメージを低減することが可能になる。なお、酸化膜１２２，１２５，１２８，１３０の厚さは５ｎｍ以上であれば前述の効果が得られ、５ｎｍ以上５０ｎｍ以下であることが好ましい。

（第２の実施形態）
図２は、本第２の実施形態に係わるＦｅＲＡＭの製造プロセスを示す断面図である。図２において図１の（ａ）〜（ｃ）と同一な部分には同符号を付してある。

本第２の実施形態では、キャパシタ下に位置するプラグ材にタングステンを用いたＣＯＰ型ＦｅＲＡＭセルについて述べる。本第２の実施形態の基本プロセスは第１の実施形態と同様であるが、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法による酸化膜の下に、密着層としてスパッタ法によるＡｌ_２Ｏ_３膜を形成する。

第１の実施形態において図１の（ａ），（ｂ）で示したプロセスの後、図２に示すように、スパッタ法により厚さ１０ｎｍの炭化ケイ素膜１１６をＣＶＤ窒化膜１１２全面に堆積し、続いてスパッタ法により厚さ３ｎｍ程度のチタン膜１１７を炭化ケイ素膜１１６上全面に堆積する。この後、チタン膜１１７上全面にキャパシタ下部電極２００となる厚さ３０ｎｍのイリジウム膜１１８と厚さ２０ｎｍの第１の白金膜１１９とをスパッタ法にて形成する。

さらに、第１の白金膜１１９上にキャパシタ誘電体膜３００となるＰＺＴ膜１２０をスパッタ法により形成し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＰＺＴ膜１２０の結晶化を行う。この後、ＰＺＴ膜１２０上にキャパシタ上部電極４００となる第２の白金膜１２１をスパッタ法により形成する。

その後、第２の白金膜１２１上に密着層である厚さ５ｎｍのＡｌ_２Ｏ_３膜１３４をスパッタ法により堆積する。次に、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法によりＡｌ_２Ｏ_３膜１３４上に厚さ１０ｎｍの酸化膜（ＳｉＯ_２膜）１２２を堆積し、続いてＡＬＤ法により酸化膜１２２上に第１の保護膜１２３としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は５ｎｍとした。続いて、第１の保護膜１２３上に加工マスク材としてＣＶＤ酸化膜１２４を堆積し、光リソグラフィ法とＲＩＥ法によって該ＣＶＤ酸化膜１２４をパターンニングしフォトレジストを除去した後、第１の保護膜１２３、酸化膜１２２、Ａｌ_２Ｏ_３膜１３４、第２の白金膜１２１、及びＰＺＴ膜１２０をＲＩＥ法によってエッチング加工する。

その後、全面に密着層である厚さ５ｎｍのＡｌ_２Ｏ_３膜１３５をスパッタ法により堆積する。次に、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法により、Ａｌ_２Ｏ_３膜１３５上に厚さ１０ｎｍの酸化膜（ＳｉＯ_２膜）１２５を堆積し、続いてＡＬＤ法により酸化膜１２５上に第２の保護膜１２６としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。続いて、第２の保護膜１２６上に加工マスク材としてＣＶＤ酸化膜１２７を堆積し、光リソグラフィ法とＲＩＥ法の組合せによってＣＶＤ酸化膜１２７、第２の保護膜１２６、酸化膜１２５、Ａｌ_２Ｏ_３膜１３５、第１の白金膜１１９、イリジウム膜１１８、チタン膜１１７、炭化ケイ素膜１１６の順にパターンニング加工を行い、キャパシタの形成を完了する。

この後、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法により全面に厚さ１０ｎｍの酸化膜（ＳｉＯ_２膜）１２８を堆積し、続いてＡＬＤ法により酸化膜１２８上に第３の保護膜１２９としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。次に、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法により第３の保護膜１２９上に厚さ５０ｎｍの酸化膜（ＳｉＯ_２膜）１３０を堆積し、続いてＡＬＤ法により酸化膜１３０上に第４の保護膜１３１としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。

次に、全面にＣＶＤ酸化膜１３２を堆積し該キャパシタを覆い、ＣＭＰによる平坦化を行い、光リソグラフィ法とＲＩＥ法によってＣＶＤ酸化膜１３２をパターンニングし、第２の白金膜１２１へのコンタクトホール１３３を形成する。続いて、加工時にＰＺＴ膜１２０に生じたダメージを除去するために、酸素雰囲気下で６００℃程度の熱処理を行う。

この後、図示しないが、ドライブ線、ビット線の形成、さらに上層メタル配線の工程を経て、ＦｅＲＡＭが完成することになる。

以上のように本第２の実施形態によれば、第１，第２の保護膜１２３，１２６を堆積する前のＯ_３とＴＥＯＳを原料とした酸化膜１２２，１２５の下に、それぞれＡｌ_２Ｏ_３膜１３４，１３５をスパッタ法により堆積する。これにより、下部電極と上部電極からそれぞれ酸化膜１２５，１２２がはがれることを防止した上で、加工時、ＣＶＤ酸化膜の堆積時、さらにはＡＬＤ法による第１，第２の保護膜１２３，１２６（Ａｌ_２Ｏ_３膜）の堆積時等に生じるＰＺＴ膜１２０へのダメージを低減することが可能になる。

なお、本第１，第２の実施形態においては３層の第１，第２，第３，第４の保護膜１２３，１２６，１２９，１３１の下にそれぞれ酸化膜を設ける例を示したが、第２の保護膜１２６の下に酸化膜を設けるだけでもＰＺＴ膜１２０へのダメージを低減する効果があることが確認されている。

また、キャパシタ材料として強誘電体膜にＰＺＴ、上部電極と下部電極には白金を用いているが、このような材料に限定されることはない。たとえば、強誘電体膜としてＳＢＴを用いることも可能である。また、電極としてイリジウム、ルテニウム、あるいはストロンチウムルテニウム酸化物のような化合物導電体も使用することが可能である。

本発明の実施形態は、ＦｅＲＡＭや高誘電体キャパシタを有するＤＲＡＭにおけるキャパシタ製造プロセスのように、キャパシタ形成工程におけるＲＩＥやプラズマＣＶＤによりキャパシタに生じるダメージを回避または軽減する目的で保護膜を使用する半導体装置において、キャパシタ特性の劣化の極めて少ない新規な装置構造ならびにその製造方法を提供している。

通常、良好なキャパシタ誘電体膜の特性を得るためには、キャパシタ形成工程におけるＲＩＥ加工やプラズマＣＶＤによる絶縁膜堆積などによって生じたキャパシタへのダメージからキャパシタ誘電体膜の特性を維持するために、酸素欠損を防止しつつダメージを回復させるために酸素含有雰囲気下での熱処理が必要となる。この温度は、ＰＺＴ膜では６００℃程度以上、ＳＢＴ膜では７００℃程度以上が必要とされる。

この際に、キャパシタ下のプラグ材料が酸化されて剥離やコンタクト抵抗の増加が生じるなどの問題が生じる。これを回避するために、バリアメタルなどのバリア層の形成や、酸化物自体が導電性を有し酸素を通しにくいＩｒ等およびその酸化物であるＩｒＯ_２の電極材料への適用が試みられている。しかしながら、このような材料の酸素熱処理に対する酸素の拡散耐性は必ずしも十分に高いとはいえず、この効果を高めるためには半導体装置の構造が複雑になる等の欠点があった。また、この熱処理工程はトランジスタ特性の劣化を引き起こすという問題もあった。

本発明の実施形態では、これらの問題点を解決し特性の優れたキャパシタ誘電体膜の形成を可能にすることにより、信頼性の高い微細かつ高集積なＦｅＲＡＭやＤＲＡＭなどの半導体装置を提供することが可能になった。以下に、具体的にその効果について説明する。

Ａｌ酸化膜は耐水素バリア性を有し、ＲＩＥ工程やプラズマＣＶＤ工程さらにはシンタ工程からキャパシタ特性の劣化を防ぐ保護膜として有効である。通常、Ａｌ酸化物はスパッタ法により成膜される。ＦｅＲＡＭのキャパシタは、１Ｍ程度の集積度の場合はキャパシタ側面のテーパ角度は６０°程度であるが、高集積化にともなう微細化によりキャパシタ側面のテーパ角度は８５°以上になる。この場合、スパッタ法ではキャパシタ側面へのＡｌ酸化膜の堆積は困難になってくる。

一方、ＣＶＤ法によるＡｌ酸化膜の成膜は段差被膜性が良く、特にＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法は段差被膜性、膜厚制御性に優れている。しかし、ＡＬＤ法によりＡｌ酸化膜の成膜を行う際には、原料ガスとしてＴＭＡ（ｔｒｙｍｅｔｎｙｌ−Ａｌｕｍｉｎｕｎ）を使用するため、Ａｌ_２Ｏ_３成膜時にＴＭＡから発生した水素によりキャパシタ特性を劣化させてしまう。

しかし本発明の実施形態のように、ＡＬＤ法により保護膜を形成する前にＯ_３とＴＥＯＳを原料とするＣＶＤ法による酸化膜を成膜することにより、キャパシタ特性を劣化させること無く、Ａｌ酸化膜を保護膜として形成することが可能になり、後工程によるダメージを回避し、優れた電気特性を有する強誘電体キャパシタセルを得ることが可能になる。

図３は、本実施形態により製造したＦｅＲＡＭキャパシタにおけるヒステリシス特性を示す図である。図３から分かるように良好なヒステリシス特性が得られている。

図４は、ＦｅＲＡＭキャパシタにおけるヒステリシス特性を示す図であり、ＡＬＤ法により保護膜を形成する前に酸化膜を成膜していない場合を示す図である。図４に比べて、図３の本実施形態によるヒステリシス特性が良好であることが分かる。

以上のように本実施形態によれば、ＦｅＲＡＭや高誘電体膜キャパシタを有するＤＲＡＭにおいて、後工程によるダメージを回避し優れた特性を有するキャパシタを配置した半導体装置を提供できる。

なお、本発明は上記各実施形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。

本発明の実施形態によれば、以下の半導体装置及びその製造方法を構成できる。

（１） 半導体基板と、
この半導体基板の上方に設けられた、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタと、
このキャパシタを覆うよう形成された厚さ５ｎｍ以上５０ｎｍ以下の酸化膜と、
この酸化膜の上側にＡＬＤ法により形成された保護膜と、
を備えた半導体装置。

（２） 前記保護膜はＡｌ酸化物からなる上記（１）に記載の半導体装置。

（３） 前記酸化膜は、Ｏ_３とＴＥＯＳを含む上記（１）に記載の半導体装置。

（４） 前記キャパシタと前記酸化膜との間に形成された密着層を備える上記（１）に記載の半導体装置。

（５） 前記誘電体膜は強誘電体膜である上記（１）に記載の半導体装置。

（６） 前記強誘電体膜はＰＺＴまたはＳＢＴである上記（５）に記載の半導体装置。

（７） 前記密着層はＡｌ_２Ｏ_３膜である上記（４）に記載の半導体装置。

（８） 半導体基板と、
この半導体基板の上方に設けられた、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタと、
前記上部電極の上方に形成された第１の酸化膜と、
前記第１の酸化膜の上側にＡＬＤ法により形成された第１の保護膜と、
この第１の保護膜、前記第１の酸化膜、及び前記キャパシタを覆うよう形成された第２の酸化膜と、
この第２の酸化膜の上側にＡＬＤ法により形成された第２の保護膜と、
を備えた半導体装置。

（９） 前記第１及び第２の保護膜はＡｌ酸化物からなる上記（８）に記載の半導体装置。

（１０） 前記第１及び第２の酸化膜は、Ｏ_３とＴＥＯＳを含む上記（８）に記載の半導体装置。

（１１） 前記キャパシタと前記第１の酸化膜との間に形成された第１の密着層を備える上記（８）に記載の半導体装置。

（１２） 前記第１の保護膜と前記第２の酸化膜との間に形成された第２の密着層を備える上記（８）に記載の半導体装置。

（１３） 前記誘電体膜は強誘電体膜である上記（８）に記載の半導体装置。

（１４） 前記強誘電体膜はＰＺＴまたはＳＢＴである上記（１３）に記載の半導体装置。

（１５） 前記第１の密着層はＡｌ_２Ｏ_３膜である上記（１１）に記載の半導体装置。

（１６） 前記第２の密着層はＡｌ_２Ｏ_３膜である上記（１２）に記載の半導体装置。

（１７） 半導体基板の上方に下部電極を設け、この下部電極の上方に誘電体膜を設け、この誘電体膜の上方に上部電極を設けることでキャパシタを形成し、
このキャパシタを覆うよう厚さ５ｎｍ以上５０ｎｍ以下の酸化膜を形成し、
この酸化膜の上側にＡＬＤ法により保護膜を形成する半導体装置の製造方法。

（１８） 前記キャパシタと前記酸化膜との間に密着層を形成する上記（１７）に記載の半導体装置の製造方法。

（１９） 前記密着層はスパッタ法により形成される上記（１８）に記載の半導体装置の製造方法。

Ｓ…Ｓｉ基板、 １００…ゲート電極、 １０１…素子分離領域、 １０２…酸化膜、 １０３…多結晶シリコン膜、 １０４…ＷＳｉ_ｘ膜、 １０５…窒化膜、 １０６…窒化膜、 １０７…ソース・ドレイン領域、 １０８…ＣＶＤ酸化膜、 １０９…コンタクトホール、 １１０…ＴｉＮ膜、 １１１…ＣＶＤタングステン、 １１２…ＣＶＤ窒化膜、 １１３…コンタクトホール、 １１４…ＴｉＮ膜、 １１５…タングステン、 １１６…炭化ケイ素膜、 １１７…チタン膜、 １１８…イリジウム膜、 １１９…第１の白金膜、 １２０…ＰＺＴ膜、 １２１…第２の白金膜、 １２２…酸化膜、 １２３…第１の保護膜、 １２４…ＣＶＤ酸化膜、 １２５…酸化膜、 １２６…第２の保護膜、 １２７…ＣＶＤ酸化膜、 １２８…酸化膜、 １２９…第３の保護膜、 １３０…ＣＶＤ酸化膜、 １３１…第４の保護膜、 １３２…ＣＶＤ酸化膜、 １３３…コンタクトホール、 １３４…Ａｌ_２Ｏ_３膜、 １３５…Ａｌ_２Ｏ_３膜、 ２００…キャパシタ下部電極、 ３００…キャパシタ誘電体膜、 ４００…キャパシタ上部電極。

Claims (5)

1. 半導体基板の上方に、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタを形成する第１の工程と、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法により、前記キャパシタを覆う酸化膜を形成する第２の工程と、ＡＬＤ法により、前記酸化膜上に保護膜としてのＡｌ_２Ｏ_３膜を形成する第３の工程とを具備する半導体装置の製造方法。
2. 前記第１の工程後、前記第２の工程前に、スパッタ法により、前記酸化膜の下地となる密着層としてのＡｌ_２Ｏ_３膜を形成する第４の工程をさらに具備する請求項１に記載の半導体装置の製造方法。
3. 前記酸化膜は、厚さ５ｎｍ以上５０ｎｍ以下で形成される請求項１に記載の半導体装置の製造方法。
4. 前記第２及び第３の工程は、複数回繰り返して実行されることを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記第２、第３及び第４の工程は、複数回繰り返して実行されることを特徴とする請求項２に記載の半導体装置の製造方法。

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