JP2021511681A - キャパシタ、キャパシタの製造方法、及び半導体装置 - Google Patents

キャパシタ、キャパシタの製造方法、及び半導体装置 Download PDF

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Abstract

キャパシタ、及びその製造方法、及び半導体装置。本キャパシタは、上部電極（２１）と、下部電極（２２）と、上部電極（２１）と下部電極（２２）との間に設けられた誘電体層（２３）とを備える。上部電極（２１）及び下部電極（２２）の各々は金属層を備える。上部電極（２１）及び下部電極（２２）の金属層は、同じ材料で作られている。本キャパシタは単純な構造を有し、その結果、製造プロセスを簡易化することができる。さらに、基板が搬送プロセスにおいて空気にさらされる回数を低減し、それによって膜表面の汚染をある程度まで低減する。【選択図】図２ａ

Description

本開示は、半導体製造の分野に属し、特に、キャパシタ、その製造方法、及び半導体装置に関する。
回路における最も基本的な構成要素の１つとして、キャパシタは、電子デバイス全体において重要な役割を果たす。半導体技術の発展に伴い、薄膜堆積技術は、電子部品のナノスケールの製造プロセスを可能にし、キャパシタの小型化及び集積化のための主要な手段となっており、作製された小型化キャパシタは、一般にマイクロキャパシタと呼ばれる。
現在、既存のマイクロキャパシタは、一般に、上部金属電極と、下部金属電極と、それらの間に位置する誘電体層とを含む。上部金属電極は、下部金属電極に近づく方向に順次積層されたＷ膜層及びＴｉＮ膜層を含み、下部金属電極は、上部金属電極に近づく方向に順次積層されたＴｉＮ膜層、Ｗ膜層、及びＴｉＮ膜層を含み、誘電体層は、Ａｌ2Ｏ3膜層である。
しかしながら、上記キャパシタは、実用上、以下の課題を有する。
キャパシタの製造プロセスフローは、キャパシタの複数の層及び複雑な構造に起因して複雑であり、６つの堆積プロセスを必要とする。更に、６つの堆積プロセスでは、ＴｉＮ膜層とＷ膜層の両方が化学気相成長（ＣＶＤ）装置によって作製され、誘電体層が原子層堆積（ＡＬＤ）装置によって作製され、ＣＶＤ装置とＡＬＤ装置は互いに独立しており、真空搬送システムに統合されることができないので、独立した装置ごとにプロセスが完了した後、次のプロセスに対応する独立した装置に基板が搬送される必要がある。２つの独立した装置間で基板を搬送すると、基板を空気にさらすので、キャパシタの全製造プロセスにおいて基板が空気に５回さらされることになり、これは必然的に堆積膜の表面に汚染を引き起こす。
先行技術における上記の技術的課題を解決するために、本開示は、キャパシタ、その製造方法、及び半導体装置を提供し、これらは、単純な構造を有し、したがって簡易化された製造プロセスを有するとともに、基板が搬送される間に空気にさらされる回数を低減し、それによって膜表面上の汚染をある程度まで低減することができる。
上記技術的課題を解決するために、本開示は、上部電極と、下部電極と、上部電極と下部電極との間に配置された誘電体層とを含むキャパシタを提供し、上部電極及び下部電極の各々は金属層を含み、上部電極の金属層及び下部電極の金属層は同じ材料で作られている。
好ましくは、金属層の材料は、Ａｌ、Ａｕ、Ｔｉ、又はＣｕを含む。
好ましくは、上部電極及び下部電極の両方は、物理気相成長（ＰＶＤ）プロセスによって作製される。
好ましくは、上部電極の厚さ及び下部電極の厚さの両方は、５０ｎｍ〜５００ｎｍの範囲である。
好ましくは、上部電極の厚さ及び下部電極の厚さの両方は、１００ｎｍ〜３００ｎｍの範囲である。
好ましくは、誘電体層は、Ａｌ2Ｏ3層、ＴｉＯ2層、又はＨｆＯ4層を含む。
好ましくは、誘電体層の厚さは、５ｎｍ〜１５ｎｍの範囲である。
好ましくは、キャパシタは高密度キャパシタである。
別の技術的解決法として、本開示は、本開示によって提供されるキャパシタを製造するように構成された半導体装置を更に提供し、本半導体装置は、ＰＶＤチャンバと、原子層堆積（ＡＬＤ）チャンバと、搬送プラットフォームとを含み、
ＰＶＤチャンバは、キャパシタの上部電極及び下部電極を作製するように構成され、
ＡＬＤチャンバは、キャパシタの誘電体層を作製するように構成され、
搬送プラットフォームは、ＰＶＤチャンバ及びＡＬＤチャンバとそれぞれ接続され、基板を搬送するように構成される。
好ましくは、本半導体装置は、基板を脱ガス及びアニールするように構成され、搬送プラットフォームと接続された脱ガスチャンバを更に含む。
好ましくは、本半導体装置は、基板の表面から不純物を除去するように構成され、搬送プラットフォームと接続されたプレ洗浄チャンバを更に含む。
好ましくは、本半導体装置は、複数の材料の膜をそれぞれ堆積させるように構成された複数のＰＶＤチャンバを含む。
好ましくは、ターゲット・ベース間距離が、ＰＶＤチャンバ内で９０ｍｍより大きい。
好ましくは、ターゲット・ベース間距離は、２００ｍｍ〜４１０ｍｍの範囲である。
別の技術的解決法として、本開示は、キャパシタの製造方法を更に提供し、本方法は、
ＰＶＤプロセスによって、基板の被堆積表面上に下部電極を形成することと、
ＡＬＤプロセスによって、基板から離れて下部電極の表面上に誘電体層を形成することと、
ＰＶＤプロセスによって、下部電極から離れて誘電体層の表面上に上部電極を形成することと、
を行うステップを含み、
上部電極及び下部電極の各々は金属層を含み、上部電極の金属層及び下部電極の金属層は同じ材料で作られている。
好ましくは、金属層の材料は、Ａｌ、Ａｕ、Ｔｉ、又はＣｕを含む。
好ましくは、ＰＶＤプロセスによって下部電極から離れて誘電体層の表面上に上部電極を形成するステップにおいて、プロセス圧力は、０ｍＴｏｒｒ〜２ｍＴｏｒｒの範囲であり、スパッタ電力は、３０ｋＷ〜３８ｋＷの範囲であり、バイアス電力は、４００Ｗ〜１０００Ｗの範囲である。
好ましくは、誘電体層は、Ａｌ2Ｏ3層、ＴｉＯ2層、又はＨｆＯ4層を含む。
好ましくは、ＡＬＤプロセスによって基板から離れて下部電極の表面上に誘電体層を形成するステップにおいて、プロセス温度は、３００℃〜４００℃の範囲である。
好ましくは、ＰＶＤプロセスによって基板の被堆積表面上に下部電極を形成するステップの前に、キャパシタの製造方法は、基板の被堆積表面を脱ガスするための脱ガスプロセスを更に含む。
好ましくは、ＰＶＤプロセスによって下部電極から離れて誘電体層の表面上に上部電極を形成するステップの後に、キャパシタの製造方法は、アニールプロセスを更に含む。
本開示は、以下の有益な効果を有する。
本開示によって提供されるキャパシタ、キャパシタの製造方法、及び半導体装置の技術的解決法では、キャパシタは、上部電極と、下部電極と、それらの間に配置された誘電体層とを含み、上部電極及び下部電極の各々は、金属層を含み、上部電極の金属層及び下部電極の金属層は、同じ材料で作られている。キャパシタは単純な構造を有し、その結果、製造プロセスを簡易化することができるとともに、基板が搬送される間に空気にさらされる回数を低減し、それによって膜表面上の汚染をある程度まで低減することができる。
本開示の第１の実施形態によるキャパシタの概略的な構造図である。 本開示の第２の実施形態による半導体装置の概略的な構造図である。 本開示の第２の実施形態の修正された実施形態による半導体装置の概略的な構造図である。 本開示の第２の実施形態によるＰＶＤチャンバの概略的な構造図である。 本開示の第３の実施形態によるキャパシタの製造方法のフローチャートである。
２０…基板、２０１…トレンチ、２１…上部電極、２２…下部電極、２３…誘電体層、３１、３２…ＰＶＤチャンバ、３３…ＡＬＤチャンバ、３４…搬送チャンバ、４１…スパッタリングターゲット、４２…ベース
詳細な説明
当業者が本開示の技術的解決法をより良く理解することを可能にするために、本開示によって提供されるキャパシタ、その製造方法、及び半導体装置が、付随図面を参照して以下で詳細に説明される。
図１を参照すると、本開示の第１の実施形態は、基板２０と、上部電極２１と、下部電極２２と、上部電極２１と下部電極２２との間に配置された誘電体層２３とを含むキャパシタを提供し、上部電極２１及び下部電極２２の各々は金属層を含み、上部電極２１の金属層及び下部電極２２の金属層は、同じ材料で作られている。
キャパシタは、金属層／誘電体層／金属層からなる３層構造を有し、これはサンドイッチ構造に類似している。この構造は単純であり、よって製造プロセスを簡易化することができるとともに、基板が搬送される間に空気にさらされる回数を低減し、それによって膜表面上の汚染をある程度まで低減することができる。
本実施形態では、キャパシタは、基板２０を含むトレンチキャパシタであり、基板２０は、ＳｉＯ2又は他の材料で作られ得る。更に、基板２０はトレンチ２０１を有する。上部電極２１、誘電体層２３、及び下部電極２２は、基板２０の、トレンチ２０１が位置する表面上に形成されて表面を覆い、表面は、本明細書では、トレンチ２０１が位置する基板２０の表面と、空気にさらされ得るトレンチ２０１の内面との両方を含む。上部電極２１、誘電体層２３、及び下部電極２２が形成された後、トレンチ２０１が完全に充填される。
任意選択的に、キャパシタは高密度キャパシタである。高密度キャパシタは、高密度トレンチに金属層及び誘電体層を堆積させることによって形成されるキャパシタを指す。
任意選択的に、金属層の材料は、Ａｌ、Ａｕ、Ｔｉ、Ｃｕなどを含む。
本実施形態では、上部電極２１及び下部電極２２の両方は、物理気相成長（ＰＶＤ）プロセスによって作製される。先行技術では、金属層は、通常、化学気相成長（ＣＶＤ）プロセスによって作製される。ＰＶＤプロセスによって金属層を作製することによって、本願は、金属層の抵抗率を大幅に低減し、金属層のコンパクト化及び表面平坦性を改善し得る。例えば、ＰＶＤプロセスによって作製されたＡｌ層の抵抗率は、ＣＶＤプロセスによって作製されたＷ層の抵抗率よりも１００倍近く低く、トレンチ２０１の内側壁上のＡｌ層の厚さは、Ｗ層の厚さよりもはるかに薄い。誘電体層２３の厚さが一定である場合、金属層の厚さが薄いほど、金属層の面積が大きくなり、かつキャパシタの容量が大きくなり、それによってキャパシタの電極特性を改善する。
任意選択的に、上部電極２１の厚さ及び下部電極２２の厚さの両方は、５０ｎｍ〜５００ｎｍの範囲、好ましくは１００ｎｍ〜３００ｎｍの範囲である。このような範囲内の厚さにより、キャパシタの品質を保証することができ、またキャパシタの容量を増加させることができる。
任意選択的に、誘電体層２３は、Ａｌ2Ｏ3層、ＴｉＯ2層、又はＨｆＯ4層などの、比較的大きい誘電率を有する膜層を含む。
任意選択的に、誘電体層２３の厚さは５ｎｍ〜１５ｎｍの範囲である。実際の用途では、誘電体層２３の厚さは、キャパシタの絶縁破壊電圧にしたがって調整され得る。例えば、キャパシタの絶縁破壊電圧が２．５Ｖである場合、誘電体層２３の厚さは、９ｎｍ〜１０ｎｍの範囲となるように制御され得る。
本開示の第２の実施形態は、キャパシタを製造するために使用されることができる半導体装置を提供する。本半導体装置は、ＰＶＤチャンバと、ＡＬＤチャンバと、搬送プラットフォームとを含む。ＰＶＤチャンバは、キャパシタの上部電極及び下部電極を作製するように構成され、ＡＬＤチャンバは、キャパシタの誘電体層を作製するように構成され、搬送プラットフォームは、ＰＶＤチャンバ及びＡＬＤチャンバとそれぞれ接続され、基板を搬送するように構成される。具体的には、搬送プラットフォームは、主に搬送チャンバとローディング／アンローディングプラットフォームとを含み、搬送チャンバは真空チャンバであり、その中にマニピュレータが設けられている。ＰＶＤチャンバ及びＡＬＤチャンバは、搬送チャンバを取り囲み、搬送チャンバと通じ、それによりクラスタデバイスシステムを形成する。
搬送プラットフォームのローディングプラットフォーム上に装填された後、基板は、マニピュレータによってローディングプラットフォームから取り出され、プロセス順序でＰＶＤチャンバ及びＡＬＤチャンバに搬送される。キャパシタの作製が終了した後、処理された基板はアンローディングプラットフォームに搬出される。
本開示の実施形態によって提供される半導体装置を用いると、キャパシタの上部電極及び下部電極は、ＰＶＤチャンバを採用することによって作製され、これは、ＣＶＤプロセスを採用する場合と比較して、上部電極の抵抗率及び下部電極の抵抗率を大幅に低減し、上部電極及び下部電極のコンパクト化及び表面平坦性を改善し、その結果、上部電極及び下部電極の金属電極性能を改善することができ、それによりキャパシタの性能を更に改善するとともに、ＰＶＤチャンバ及びＡＬＤチャンバは、同じ搬送プラットフォームと統合されて単一のクラスタデバイスシステムを形成し、これは装置コストを下げるだけでなく、基板が搬送される間に空気にさらされることも防止し、それにより膜表面上の汚染を更に回避する。更に、ＰＶＤチャンバ及びＡＬＤチャンバの低いプロセスコストにより、工業化コストの制御が容易となる。
本開示の実施形態によって提供される半導体装置の具体的な実装形態が、以下で詳細に説明される。具体的には、図２ａを参照すると、半導体装置は、ＰＶＤチャンバ３１と、ＡＬＤチャンバ３３と、脱ガスチャンバ３５と、プレ洗浄チャンバ３６と、搬送プラットフォームとを含む。搬送プラットフォームは、真空チャンバである搬送チャンバ３４を有し、マニピュレータが搬送チャンバ３４に設けられている。ＰＶＤチャンバ３１、ＡＬＤチャンバ３３、脱ガスチャンバ３５、及びプレ洗浄チャンバ３６は、搬送チャンバ３４を取り囲み、搬送チャンバ３４と通じ、それによりクラスタデバイスシステムを形成する。
ＰＶＤチャンバ３１は、キャパシタの上部電極及び下部電極を作製するためのＰＶＤプロセスを実行するために使用される。任意選択的に、上部電極及び下部電極の各々は金属層を含み、上部電極の金属層及び下部電極の金属層は同じ材料で作られている。任意選択的に、金属層の材料は、Ａｌ、Ａｕ、Ｔｉ、Ｃｕなどを含む。
図３を参照すると、ターゲット４１がＰＶＤチャンバ３１の上部に配置され、被処理ワークピースを支持するためのベース４２がターゲット４１より下に配置されている。スパッタリングターゲット４１のスパッタ面が、ベース４２の支持面に対向して配置され、スパッタリングターゲット４１のスパッタ面とベース４２の支持面との間の距離Ｈは、ターゲット・ベース間距離と呼ばれる。任意選択的に、ターゲット・ベース間距離は９０ｍｍより大きく、その結果、チャンバは、長距離スパッタを実施するための要件を満たすことができ、それによって膜均一性の改善を容易にする。好ましくは、ターゲット・ベース間距離は、２００ｍｍ〜４１０ｍｍの範囲内であり、この範囲内で、チャンバは、長距離スパッタを実施するための要件を満たすことができ、生産効率も確保することができる。
ＡＬＤチャンバ３３は、キャパシタの誘電体層を作製するためのＡＬＤプロセスを実行するために使用される。任意選択的に、誘電体層は、例えば、Ａｌ2Ｏ3層、ＴｉＯ2層、ＨｆＯ4層などの、比較的大きい誘電率を有する膜層を含む。
脱ガスチャンバ３５は、被処理ワークピースを脱ガス及びアニールするために使用される。
プレ洗浄チャンバ３６は、ワークピースの表面から不純物を除去するように被処理ワークピースの表面を洗浄するために使用される。
本実施形態では、１つのＰＶＤチャンバ３１が設けられているが、本開示がこれに限定されるものではないことに留意されたい。実際の用途では、複数のＰＶＤチャンバ３１が搬送チャンバ３４の周りに配置されて、他のチャンバと共にクラスタデバイスシステムを形成し得る。
図２ａに示されるように、半導体装置に１つのみのＰＶＤチャンバ３１が設けられている場合、基板は、下部電極を作製するためにＰＶＤチャンバ３１内に搬送され、次いで、誘電体層を作製するためにＡＬＤチャンバ３３内に搬送され、最後に、上部電極を作製するために再びＰＶＤチャンバ３１内に搬送される。
図２ｂに示されるように、半導体装置に２つのＰＶＤチャンバ（３１、３２）が設けられている場合、基板は、下部電極を作製するために第１のＰＶＤチャンバ３１内に搬送され、次いで、誘電体層を作製するためにＡＬＤチャンバ３３内に搬送され、最後に、上部電極を作製するために第２のＰＶＤチャンバ３２内に搬送される。１つのみのＰＶＤチャンバ３１が設けられた上記半導体装置と比較して、２つのＰＶＤチャンバが設けられた半導体装置は、基板をＰＶＤチャンバに戻すことを不要とし、これは、ライン生産に有益であり、それによって半導体装置の処理効率を改善する。
本開示の第３の実施形態は、キャパシタの製造方法を提供し、
ＰＶＤプロセスによって、基板の被堆積表面上に下部電極を形成することと、
ＡＬＤプロセスによって、基板から離れて下部電極の表面上に誘電体層を形成することと、
ＰＶＤプロセスによって、下部電極から離れて誘電体層の表面上に上部電極を形成することと、
を行うステップを含む。
ＰＶＤプロセスによって、上部電極及び下部電極を作製することによって、上部電極の抵抗率及び下部電極の抵抗率を大幅に低減し、上部電極及び下部電極のコンパクト化及び表面平坦性を改善し、その結果、上部電極及び下部電極の金属電極性能を改善し、それによってキャパシタの性能を更に改善することができる。
図１〜図４を参照すると、本開示の第３の実施形態によって提供されたキャパシタの製造方法は、図１に示されるキャパシタを製造するために、本開示の第２の実施形態によって提供された半導体装置を採用する。具体的には、キャパシタの製造方法は、以下のステップＳ１〜Ｓ５を含む。
ステップＳ１は、脱ガスプロセスを実行すること、すなわち、堆積が行われる基板２０の表面を脱ガスすることを含む。
ステップＳ１において、基板２０は、基板２０の表面から不純物を除去するように脱ガスするために、最初に脱ガスチャンバ３５内に搬送される。脱ガスプロセス中、脱ガスチャンバ３５の圧力は、０Ｔｏｒｒ〜１０Ｔｏｒｒとなるように制御され、脱ガスチャンバ３５の温度は、０℃〜４００℃となるように制御される。好ましくは、脱ガスチャンバ３５の圧力は、１Ｔｏｒｒ〜７Ｔｏｒｒとなるように制御され、脱ガスチャンバ３５の温度は、３００℃〜４００℃となるように制御される。
基板２０は、ＳｉＯ2又は他の材料で作られ得、トレンチ２０１を有する。堆積が行われる基板２０の表面は、トレンチ２０１が位置する基板２０の表面と、空気にさらされ得るトレンチ２０１の内面との両方を含む。
ステップＳ２は、ＰＶＤプロセスによって、堆積が行われる基板２０の表面上に下部電極２２を形成することを含む。
ステップＳ３は、ＡＬＤプロセスによって、基板２０から離れて下部電極２２の表面上に誘電体層２３を形成することを含む。
ステップＳ４は、ＰＶＤプロセスによって、下部電極２２から離れて誘電体層２３の表面上に上部電極２１を形成することを含む。
ステップＳ２〜Ｓ４において、上部電極２１、誘電体層２３、及び下部電極２２は、堆積が行われる基板２０の表面を覆い、トレンチ２０１を完全に充填する。
ステップＳ２及びＳ４において、上部電極２１及び下部電極２２の各々は金属層を含み、上部電極２１の金属層及び下部電極２２の金属層は、同じ材料で作られている。このように、キャパシタは、金属層／誘電体層／金属層からなる３層構造を有し、これはサンドイッチ構造に類似している。この構造は単純であり、よって製造プロセスを簡易化することができるとともに、基板が搬送される間に空気にさらされる回数を低減し、それによって膜表面上の汚染をある程度まで低減することができる。
任意選択的に、金属層の材料は、Ａｌ、Ａｕ、Ｔｉ、Ｃｕなどを含む。
任意選択的に、誘電体層２３は、例えば、Ａｌ2Ｏ3層、ＴｉＯ2層、ＨｆＯ4層などの、比較的大きい誘電率を有する膜層を含む。
本実施形態では、ターゲット４１は、上部電極２１及び下部電極２２を作製するために使用されるＰＶＤチャンバ３１の上部に配置され、被処理ワークピースを支持するためのベース４２は、ターゲット４１より下に配置される。ターゲット・ベース間距離は、９０ｍｍより大きく、好ましくは２００ｍｍ〜４１０ｍｍの範囲である。ＰＶＤプロセス中、プロセスガスがＰＶＤチャンバ３１に導入され、チャンバの圧力は、０ｍＴｏｒｒ〜５ｍＴｏｒｒ、好ましくは０ｍＴｏｒｒ〜２ｍＴｏｒｒの範囲に及ぶ。ターゲット４１に印加されるスパッタ電力は、０ｋＷ〜４０ｋＷ、好ましくは３０ｋＷ〜３８ｋＷの範囲に及ぶ。ベースに印加されるバイアス電力は、０Ｗ〜２０００Ｗ、好ましくは４００Ｗ〜１０００Ｗの範囲に及ぶ。
任意選択的に、上部電極２１の厚さ及び下部電極２２の厚さの両方は、５０ｎｍ〜５００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍの範囲である。このような範囲の厚さにより、キャパシタの品質を保証することができ、またキャパシタの容量を増加させることができる。
任意選択的に、誘電体層２３の厚さは、５ｎｍ〜１５ｎｍの範囲である。実際の用途では、誘電体層２３の厚さは、キャパシタの絶縁破壊電圧にしたがって調整され得る。例えば、キャパシタの絶縁破壊電圧が２．５Ｖである場合、誘電体層２３の厚さは、９ｎｍ〜１０ｎｍの範囲となるように制御され得る。
ステップＳ３において、ＡＬＤプロセスを実行するとき、温度が１５０℃〜４００℃、好ましくは３００℃〜４００℃となるように制御され、その結果、誘電体層２３を作製している間に下部電極２２に対してアニールプロセスを実行し、それにより、下部電極２２の結晶化を最適化し、下部電極２２の性能を改善することができる。
ステップＳ５は、上部電極２１、誘電体層２３、及び下部電極２２に対してアニールプロセスを実行することを含む。
上部電極２１、下部電極２２、及び誘電体層２３を作製するプロセスにおいて応力が容易に発生されるので、作製プロセスが完了した後に、上部電極２１、下部電極２２、及び誘電体層２３に対してアニールプロセスを実行する必要がある。アニールプロセスは、脱ガスチャンバ３５又はアニール機能を有する別のチャンバで実行され得る。アニールプロセスを実行するとき、チャンバの圧力は、０〜１０Ｔｏｒｒ、好ましくは１Ｔｏｒｒ〜７Ｔｏｒｒとなるように制御され、温度は、０℃〜４００℃、好ましくは３００℃〜４００℃となるように制御される。
本実施形態において、トレンチ２０１の深さと幅の比が４：１である場合に、上部電極２１及び下部電極２２を作製するとき、ターゲット・ベース間距離は、好ましくは２９０ｍｍであり、チャンバ内の圧力は、好ましくは０．１ｍＴｏｒｒ〜１ｍＴｏｒｒであり、ターゲット４１に印加されるスパッタ電力は、好ましくは３０ｋＷ〜３５ｋＷであり、ベース４２に印加されるバイアス電力は、好ましくは５００Ｗ〜８００Ｗであり、得られる上部電極２１の厚さ及び得られる下部電極２２の厚さは、両方とも１００ｎｍ〜２００ｎｍである。
上記実施形態が、本開示の原理を例示するために用いられた例示的な実施形態にすぎず、本開示がそれに限定されるものではないことを理解されたい。本開示の趣旨及び本質から逸脱することなく、当業者は様々な修正及び改良を行うことができ、それらは本開示の範囲内に入るものとみなされる。

Claims (21)

  1. 上部電極と、下部電極と、前記上部電極と前記下部電極との間に配置された誘電体層とを備えることによって特徴付けられ、前記上部電極及び前記下部電極の各々が金属層を備え、前記上部電極の前記金属層及び前記下部電極の前記金属層が、同じ材料で作られていることを特徴とする、キャパシタ。
  2. 前記金属層の材料が、Ａｌ、Ａｕ、Ｔｉ、又はＣｕを含むことを特徴とする、請求項１に記載のキャパシタ。
  3. 前記上部電極及び前記下部電極の両方が、物理気相成長プロセスによって作製されることを特徴とする、請求項１又は２に記載のキャパシタ。
  4. 前記上部電極の厚さ及び前記下部電極の厚さの両方が、５０ｎｍ〜５００ｎｍの範囲であることを特徴とする、請求項２に記載のキャパシタ。
  5. 前記上部電極の前記厚さ及び前記下部電極の前記厚さの両方が、１００ｎｍ〜３００ｎｍの範囲であることを特徴とする、請求項４に記載のキャパシタ。
  6. 前記誘電体層が、Ａｌ2Ｏ3層、ＴｉＯ2層、又はＨｆＯ4層を含むことを特徴とする、請求項１に記載のキャパシタ。
  7. 前記誘電体層の厚さが、５ｎｍ〜１５ｎｍの範囲であることを特徴とする、請求項６に記載のキャパシタ。
  8. 高密度キャパシタであることを特徴とする、請求項１に記載のキャパシタ。
  9. 半導体装置であって、請求項１〜８のいずれか一項に記載のキャパシタを製造するように構成され、物理気相成長チャンバと、原子層堆積チャンバと、搬送プラットフォームとを備え、
    前記物理気相成長チャンバが、前記キャパシタの前記上部電極及び前記下部電極を作製するように構成され、
    前記原子層堆積チャンバが、前記キャパシタの前記誘電体層を作製するように構成され、
    前記搬送プラットフォームが、前記物理気相成長チャンバ及び前記原子層堆積チャンバとそれぞれ接続され、基板を搬送するように構成されていることを特徴とする、半導体装置。
  10. 前記基板を脱ガス及びアニールするように構成され、前記搬送プラットフォームと接続された脱ガスチャンバを更に備えることによって特徴付けられる、請求項９に記載の半導体装置。
  11. 前記基板の表面から不純物を除去するように構成され、前記搬送プラットフォームと接続されたプレ洗浄チャンバを更に備えることによって特徴付けられる、請求項９に記載の半導体装置。
  12. 複数の材料の薄膜をそれぞれ堆積させるように構成された複数の物理気相成長チャンバを備えることを特徴とする、請求項９に記載の半導体装置。
  13. ターゲット・ベース間距離が、前記物理気相成長チャンバにおいて９０ｍｍより大きいことを特徴とする、請求項９に記載の半導体装置。
  14. 前記ターゲット・ベース間距離が、２００ｍｍ〜４１０ｍｍの範囲であることを特徴とする、請求項１３に記載の半導体装置。
  15. キャパシタの製造方法であって、
    物理気相成長プロセスによって、基板の被堆積表面上に下部電極を形成することと、
    原子層堆積プロセスによって、前記基板から離れて前記下部電極の表面上に誘電体層を形成することと、
    物理気相成長プロセスによって、前記下部電極から離れて前記誘電体層の表面上に上部電極を形成することと
    を備えることによって特徴付けられ、
    前記上部電極及び前記下部電極の各々は金属層を備え、前記上部電極の前記金属層及び前記下部電極の前記金属層は同じ材料で作られている、キャパシタの製造方法。
  16. 前記金属層の材料が、Ａｌ、Ａｕ、Ｔｉ、又はＣｕを含むことを特徴とする、請求項１５に記載のキャパシタの製造方法。
  17. 前記物理気相成長プロセスによって前記下部電極から離れて前記誘電体層の表面上に前記上部電極を形成するステップにおいて、プロセス圧力が、０ｍＴｏｒｒ〜２ｍＴｏｒｒの範囲であり、スパッタ電力が、３０ｋＷ〜３８ｋＷの範囲であり、バイアス電力が、４００Ｗ〜１０００Ｗの範囲であることを特徴とする、請求項１５に記載のキャパシタの製造方法。
  18. 前記誘電体層が、Ａｌ2Ｏ3層、ＴｉＯ2層、又はＨｆＯ4層を含むことを特徴とする、請求項１５に記載のキャパシタの製造方法。
  19. 前記原子層堆積プロセスによって前記基板から離れて前記下部電極の表面上に前記誘電体層を形成するステップにおいて、プロセス温度が、３００℃〜４００℃の範囲であることを特徴とする、請求項１５に記載のキャパシタの製造方法。
  20. 前記物理気相成長プロセスによって前記基板の被堆積表面上に前記下部電極を形成するステップの前に、前記基板の被堆積表面を脱ガスするための脱ガスプロセスを更に備えることによって特徴付けられる、請求項１５に記載のキャパシタの製造方法。
  21. 前記物理気相成長プロセスによって前記下部電極から離れて前記誘電体層の表面上に前記上部電極を形成するステップの後に、アニールプロセスを更に備えることによって特徴付けられる、請求項１５に記載のキャパシタの製造方法。
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