TWI671771B - 電容、電容製作方法及半導體設備 - Google Patents

電容、電容製作方法及半導體設備 Download PDF

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Abstract

本發明提供一種電容及其製作方法、半導體設備。該電容包括上電極、下電極和介電質層，該介電質層設置於該上電極和該下電極之間，該上電極和該下電極均包括一層金屬層，且上電極的金屬層與下電極的金屬層的材質相同。該電容結構簡單，從而可以簡化製程，而且可以減少晶片在傳輸過程中暴露在空氣中的次數，從而可以在一定程度上減少薄膜表面的污染。

Description

電容、電容製作方法及半導體設備
本發明屬於半導體製造領域，具體涉及一種電容、該電容的製作方法及半導體設備。
電容器作為電路中最基本的元件之一，對整個電子設備起著至關重要的作用。隨著半導體技術的發展，薄膜沉積技術使電子元器件進入奈米級製程，成為了電容器走向微型化、整合化的主要手段，一般將製備成的微型化的電容器稱為微型電容。
目前，現有的微型電容一般包括上金屬電極、下金屬電極以及位於二者之間的介電質層，其中，上金屬電極包括朝靠近下金屬電極的方向依次層疊的W膜層和TiN膜層；下金屬電極包括朝靠近上金屬電極的方向依次層疊的TiN膜層、W膜層和TiN膜層；介電質層為Al 2O 3膜層。
上述電容在實際應用中存在以下問題，即： 由於上述電容的層數較多，結構複雜，導致製程複雜，需要六步沉積製程才能完成。而且，在這六步沉積製程中，TiN膜層和W膜層均採用CVD（Chemical Vapor Deposition，以下簡稱CVD）設備製備，而介電質層採用ALD（Atomic Layer Deposition，以下簡稱ALD）設備製備，這些設備相互獨立，不能整合在一個真空傳輸系統內，在每個獨立設備完成一製程之後，需要將晶片傳遞至下一製程對應的獨立設備。由於兩個獨立設備之間的晶片傳遞會使晶片暴露在空氣中，上述電容的整個製備流程中晶片會暴露在空氣中五次，這不可避免地對沉積薄膜的表面造成污染。
本發明旨在解決先前技術中存在的上述技術問題，提供了一種電容、電容製作方法及半導體設備，其結構簡單，從而可以簡化製程，而且可以減少晶片在傳輸過程中暴露在空氣中的次數，從而可以在一定程度上減少薄膜表面的污染。
解決上述技術問題，本發明提供了一種電容，包括上電極、下電極和介電質層，該介電質層設置於該上電極和該下電極之間，該上電極和該下電極均包括一層金屬層，且該上電極的金屬層與該下電極的金屬層的材質相同。
較佳地，該金屬層的材質包括Al、Au、Ti或者Cu。
較佳地，該上電極和該下電極均採用物理氣相沉積製程製備。
較佳地，該上電極和該下電極的厚度的取值範圍均為50-500nm。
較佳地，該上電極和該下電極的厚度的取值範圍均為100-300nm。
較佳地，該介電質層包括Al 2O 3層、TiO 2層或者HfO 4層。
較佳地，該介電質層的厚度的取值範圍為5-15nm。
其中，該電容為高密電容。
作為另一個技術方案，本發明還提供一種半導體設備，用於製備本發明提供的上述電容，該半導體設備包括：物理氣相沉積腔室、原子層沉積腔室和傳輸平臺； 該物理氣相沉積腔室用於製備電容的上電極和下電極； 該原子層沉積腔室用於製備該電容的介電質層； 該傳輸平臺分別與該物理氣相沉積腔室和該原子層沉積腔室連接，用於傳輸晶片。
其中，還包括去氣腔室，該去氣腔室用於對晶片進行除氣和退火；該去氣腔室與該傳輸平臺連接。
其中，還包括預清洗腔室，該預清洗腔室用於去除晶片表面上的雜質；該預清洗腔室與該傳輸平臺連接。
較佳地，該物理氣相沉積腔室的數量為複數，複數該物理氣相沉積腔室分別用於沉積多種材料的薄膜。
較佳地，在該物理氣相沉積腔室中，靶基距大於90mm。
較佳地，該靶基距的取值範圍為200-410mm。
作為另一個技術方案，本發明還提供一種電容製作方法，包括以下步驟： 藉由物理氣相沉積製程在基底的待沉積表面形成下電極； 藉由原子層沉積製程在該下電極的背離該基底的表面形成介電質層； 藉由物理氣相沉積製程在該介電質層的背離該下電極的表面形成上電極； 其中，該上電極和該下電極均包括一層金屬層，且該上電極的金屬層與該下電極的金屬層的材質相同。
較佳地，該金屬層包括Al、Au、Ti或者Cu。
較佳地，在該藉由物理氣相沉積製程在該介電質層的背離該下電極的表面形成上電極的步驟中，製程壓力的取值範圍為0-2mTorr，濺鍍功率的取值範圍為30-38kW，偏壓功率的取值範圍為400-1000W。
較佳地，該介電質層包括Al 2O 3層、TiO 2層或者HfO 4層。
較佳地，在該藉由原子層沉積製程在該下電極的背離該基底的表面形成介電質層的步驟中，製程溫度的取值範圍為300-400℃。
較佳地，在該藉由物理氣相沉積製程在基底的待沉積表面形成下電極的步驟之前，還包括，去氣製程，用於對該基底的待沉積表面進行去氣處理。
較佳地，在該藉由物理氣相沉積製程在該介電質層的背離該下電極的表面形成上電極的步驟之後，還包括退火製程。
本發明具有以下有益效果： 本發明提供的電容、電容製作方法及半導體設備的技術方案中，電容包括上電極、下電極以及設置於二者之間的介電質層，其中，上電極和下電極均包括一層金屬層，且上電極的金屬層與下電極的金屬層的材質相同。該電容的結構簡單，從而可以簡化製程，而且可以減少晶片在傳輸過程中暴露在空氣中的次數，從而可以在一定程度上減少薄膜表面的污染。
為使本領域的技術人員更好地理解本發明的技術方案，下面結合附圖對本發明提供的電容、電容製作方法及半導體設備進行詳細描述。
請參閱第1圖，本發明第一實施例提供一種電容，其包括基底20、上電極21、下電極22和介電質層23，該介電質層23設置於上電極21和下電極22之間，而且上電極21和下電極22均包括一層金屬層，且上電極21的金屬層和下電極22的金屬層的材質相同。
上述電容是由金屬層/介電質層/金屬層組成的三層結構，類似於“三明治”結構，該結構簡單，從而可以簡化製程，而且可以減少晶片在傳輸過程中暴露在空氣中的次數，從而可以在一定程度上減少薄膜表面的污染。
在本實施例中，上述電容為溝槽電容，該電容還包括基底20，其可以採用SiO 2或其他材質製作。並且，該基底20具有溝槽201。上電極21、下電極22和介電質層23形成於基底20的上述溝槽201所在的表面，且覆蓋該表面。這裏所指的表面既包括基底20的上述溝槽201所在的表面，又包括可暴露於空氣的槽201的內表面。並且，在上電極21、下電極22和介電質層23形成之後，溝槽201被完全填充。
可選的，上述電容為高密電容。所謂高密電容，是指在高密度的溝槽中沉積金屬層及介電質層形成的電容。
可選的，上述金屬層的材質包括Al、Au、Ti或者Cu等等。
在本實施例中，上電極21和下電極22均採用物理氣相沉積（Physical Vapor Deposition，以下簡稱PVD）製程製備。在先前技術中，通常採用化學氣相沉積（Chemical Vapor Deposition，以下簡稱CVD）製程製備金屬層，而本申請藉由採用PVD製程製備金屬層，可以大大降低金屬層的電阻率，提高金屬層的緻密性和表面平整度，例如，採用PVD製程製備的Al層的電阻率比採用CVD製程製備的W層的電阻率低近百倍，而且Al層在上述溝槽201的內側壁的厚度相比於W層減薄很多，當介電質層23的厚度恒定時，金屬層的厚度越薄，則金屬層的面積越大，從而使電容的電容值更大，進而提高了電容的電極特性。
可選的，上電極21和下電極22的厚度的取值範圍均為50-500nm，較佳為100-300nm。在該厚度範圍內，既可保證電容的品質，又可增加電容的電容值。
可選的，介電質層23包括Al 2O 3層、TiO 2層或者HfO 4層等的介電常數較大的膜層。
可選的，介電質層23的厚度的取值範圍為5-15nm。在實際應用中，介電質層23的厚度可以參考其擊穿電壓進行調整。例如：若電容的擊穿電壓為2.5V，則可以將介電質層23的厚度控制在9-10nm之間。
本發明第二實施例提供一種半導體設備，其可以用於製備電容。該半導體設備包括：物理氣相沉積（Physical Vapor Deposition，以下簡稱PVD）腔室、原子層沉積（Atomic Layer Deposition，以下簡稱ALD）腔室和傳輸平臺。其中，PVD腔室用於製備電容的上電極和下電極；ALD腔室用於製備電容的介電質層；傳輸平臺分別與PVD腔室和ALD腔室連接，用於傳輸晶片。具體地，傳輸平臺主要包括傳輸腔室和裝/卸載臺，其中，傳輸腔室為真空腔室，且在該傳輸腔室中設置有機械手。PVD腔室和ALD腔室圍繞在傳輸腔室的周圍，且與該傳輸腔室連通，從而構成一集簇設備系統。
在將晶片裝載至傳輸平臺的裝載臺之後，由機械手自裝載臺取出晶片，並將晶片按製程順序傳輸至PVD腔室和ALD腔室，在完成電容的製備之後，再將加工完成的晶片傳出至卸載臺。
本發明實施例提供的半導體設備，其採用PVD腔室製備電容的上電極和下電極，這與採用化學氣相沉積製程相比，大大降低上電極和下電極的電阻率，提高上電極和下電極的緻密性和表面平整度，從而可以提高上電板和下電極的金屬電極性能，進而提高電容的性能；同時，本發明實施例提供的半導體設備將PVD腔室和ALD腔室與同一傳輸平臺整合在一起，構成單一集簇設備系統，這不僅降低了設備成本，而且可以避免晶片在傳輸過程中暴露在空氣中，從而可以避免薄膜表面被污染。另外，PVD腔室和ALD腔室的製程成本較低，有利於工業化成本的控制。
下面對本發明實施例提供的半導體設備的具體實施方式進行詳細描述。具體地，請參閱第2a圖，半導體設備包括PVD腔室31、ALD腔室33、去氣腔室35、預清洗腔室36和傳輸平臺，其中，傳輸平臺包括傳輸腔室34，其為真空腔室，且在該傳輸腔室34中設置有機械手。PVD腔室31、ALD腔室33、去氣腔室35和預清洗腔室36圍繞在傳輸腔室34的周圍，且與該傳輸腔室34連通，從而構成一集簇設備系統。
其中，PVD腔室31用於實施PVD製程，以製備電容的上電極和下電極。可選的，上電極和下電極分別包括一層金屬層，且上電極的金屬層和下電極的金屬層的材質相同。可選的，上述金屬層的材質包括Al、Au、Ti或者Cu等等。
請參閱第3圖，在PVD腔室31內的頂部設置有靶材41，且在該靶材41的下方設置有用於承載被加工工件的基座42。並且，濺鍍靶41的濺鍍面與基座42的承載面相對設置，且濺鍍靶41的濺鍍面與基座42的承載面之間的距離H稱為靶基距。可選的，靶基距大於90mm，以使腔室能夠滿足實施長程濺鍍製程的要求，從而有利於提高薄膜均勻性。較佳地，靶基距的取值範圍為200-410mm，在該範圍內，可以在使腔室滿足實施長程濺鍍製程的要求的同時，保證生產效率。
ALD腔室33用於實施原子層沉積製程，以製備電容的介電質層。可選的，介電質層包括Al 2O 3層、TiO 2層或者HfO 4層等的介電常數較大的膜層。
去氣腔室35用於對被加工件進行除氣和退火。
預清洗腔室36用於清洗被加工件的表面，以去除被加工件表面上的雜質。
需要說明的是，在本實施例中，PVD腔室31為一個，但本發明並不侷限於此。在實際應用中，PVD腔室31的數量還可以為複數，複數PVD腔室31設置在傳輸腔室34的周圍，與其他腔室構成構成一集簇設備系統。
如第2a圖所示，當半導體設備設置一個PVD腔室31時，在將基底傳輸至PVD腔室31內製備下電極之後，再將基底傳輸至ALD腔室33內製備介電質層，最後再次將基底傳輸至PVD腔室31內製備上電極。
如第2b圖所示，當半導體設備設置兩個PVD腔室（31，32）時，在將基底傳輸至第一個PVD腔室31內製備下電極之後，再將基底傳輸至ALD腔室33內製備介電質層，最後將基底傳輸至第二個PVD腔室32製備上電極。這與上述半導體設備設置一個PVD腔室31相比，無需使基底返回PVD腔室，更有利於流水作業，從而提高半導體設備的加工效率。
本發明第三實施例提供一種電容製作方法，其包括以下步驟： 藉由物理氣相沉積製程在基底的待沉積表面形成下電極； 藉由原子層沉積製程在下電極的背離基底的表面形成介電質層； 藉由物理氣相沉積製程在介電質層的背離下電極的表面形成上電極。
藉由採用PVD製程製備上電極和下電極，可以大大降低上電極和下電極的電阻率，提高上電極和下電極的緻密性和表面平整度，從而可以提高上電板和下電極的金屬電極性能，進而提高電容的性能。 請一併參閱第1圖至第4圖，本發明第三實施例提供的電容製作方法，其採用本發明第二實施例提供的半導體設備製作第1圖示出的電容。具體地，電容製作方法包括：
步驟S1，進行去氣製程，即，對基底20的待沉積表面進行去氣處理。
在步驟S1中，首先將基底20傳輸至去氣腔室35內進行去氣處理，以去除基底20表面上的雜質。在進行去氣製程的過程中，將去氣腔室35的壓力控制在0-10Torr，溫度控制在0-400℃。較佳的，去氣腔室35的壓力控制在1-7Torr，溫度控制在300-400℃。
基底20可以採用SiO 2或其他材質製作。並且，該基底20具有溝槽201。上述基底20的待沉積表面既包括基底20的上述溝槽201所在的表面，又包括可暴露於空氣的槽201的內表面。
步驟S2，藉由物理氣相沉積製程在基底20的待沉積表面形成下電極22。
步驟S3，藉由原子層沉積製程在下電極22的背離基底20的表面形成介電質層23。
步驟S4，藉由物理氣相沉積製程在介電質層23的背離下電極22的表面形成上電極21。
在上述步驟S2至步驟S4中，上電極21、下電極22和介電質層23覆蓋基底20的待沉積表面，且使溝槽201被完全填充。
在上述步驟S2和步驟S4中，上電極21和下電極22均包括一層金屬層，且上電極21的金屬層和下電極22的金屬層的材質相同。這樣，電容是由金屬層/介電質層/金屬層組成的三層結構，類似於“三明治”結構，該結構簡單，從而可以簡化製程，而且可以減少晶片在傳輸過程中暴露在空氣中的次數，從而可以在一定程度上減少薄膜表面的污染。
可選的，上述金屬層的材質包括Al、Au、Ti或者Cu等等。
可選的，介電質層23包括Al 2O 3層、TiO 2層或者HfO 4層等的介電常數較大的膜層。
在本實施例中，用於製備上電極21和下電極22的PVD腔室31內的頂部設置有靶材41，且在該靶材41的下方設置有用於承載被加工工件的基座42。並且，靶基距大於90mm，較佳為200-410mm。在進行PVD製程的過程中，向PVD腔室31內通入製程氣體，且腔室壓力為0-5mTorr，較佳為0-2mTorr。施加在靶材41上的濺鍍功率為0-40kW，較佳為30-38kW。施加在基座上的偏壓功率為0-2000W，較佳為400-1000W。
可選的，上電極21和下電極22的厚度的取值範圍均為50-500nm，較佳為100-300nm。在該厚度範圍內，既可保證電容的品質，又可增加電容的電容值。
可選的，介電質層23的厚度的取值範圍為5-15nm。在實際應用中，介電質層23的厚度可以參考其擊穿電壓進行調整。例如：若電容的擊穿電壓為2.5V，則可以將介電質層23的厚度控制在9-10nm之間。
在步驟S3中，在實施原子層沉積製程時，將溫度控制在150-400℃，較佳為300-400℃，以能夠在製備介電質層23的同時對下電極22進行退火處理，從而最佳化下電極22的結晶，提高下電極22的性能。
步驟S5，對上電極21、下電極22和介電質層23進行退火處理。
由於在製備上電極21、下電極22和介電質層23的過程中容易產生應力，因此，製備完成之後，需要對上電極21、下電極22和介電質層23進行退火處理。退火處理可以在去氣腔室35內進行，或者也可以在其他具有退火功能的腔室內進行。在進行退火處理時，將腔室壓力控制在0-10Torr，較佳為1-7Torr。溫度控制在0-400℃，較佳為300-400℃。
在本實施例中，若溝槽201的深寬比為4:1，在製作上電極21和下電極22時，較佳靶基距為290mm，腔室壓力為0.1-1mTorr，施加在靶材41上的濺鍍功率為30-35kW，施加在基座42上的偏壓功率為500-800W，製備的上電極21和下電極22的厚度均為100-200nm。
可以理解的是，以上實施方式僅僅是為了說明本發明的原理而採用的示例性實施方式，然而本發明並不侷限於此。對於本領域內的普通技術人員而言，在不脫離本發明的精神和實質的情況下，可以做出各種變型和改進，這些變型和改進也視為本發明的保護範圍。
20：基底 21：上電極 22：下電極 23：介電質層 31、32：PVD腔室 33：ALD腔室 34：傳輸腔室 41：濺鍍靶 42：基座 201：溝槽
第1圖為本發明第一實施例提供的電容的結構示意圖； 第2a圖為本發明第二實施例提供的半導體設備的結構示意圖； 第2b圖為本發明第二實施例的變型實施例提供的半導體設備的結構示意圖； 第3圖為本發明第二實施例中第一腔室的結構示意圖； 第4圖為本發明第三實施例提供的電容製作方法的流程圖。

Claims (21)

  1. 一種電容，包括一上電極、一下電極、一介電質層以及一基底，其中，該介電質層設置於該上電極和該下電極之間，該上電極和該下電極均包括一層金屬層，該上電極的金屬層與該下電極的金屬層的材質相同，該電容為溝槽電容，該基底具有一溝槽，該上電極、該下電極和該介電質層形成於該基底的該溝槽所在的一表面，且覆蓋該表面。
  2. 如申請專利範圍第1項所述的電容，其中，該金屬層的材質包括Al、Au、Ti或者Cu。
  3. 如申請專利範圍第1項或第2項所述的電容，其中，該上電極和該下電極均採用物理氣相沉積製程製備。
  4. 如申請專利範圍第2項所述的電容，其中，該上電極和該下電極的厚度的取值範圍均為50-500nm。
  5. 如申請專利範圍第4項所述的電容，其中，該上電極和該下電極的厚度的取值範圍均為100-300nm。
  6. 如申請專利範圍第1項所述的電容，其中，該介電質層包括Al2O3層、TiO2層或者HfO4層。
  7. 如申請專利範圍第6項所述的電容，其中，該介電質層的厚度的取值範圍為5-15nm。
  8. 如申請專利範圍第1項所述的電容，其中，該電容為高密電容。
  9. 一種半導體設備，其特徵在於，用於製備如申請專利範圍第1項至第8項任一項所述的電容，該半導體設備包括：一物理氣相沉積腔室、一原子層沉積腔室和一傳輸平臺；該物理氣相沉積腔室用於製備一電容的上電極和下電極；該原子層沉積腔室用於製備該電容的介電質層；該傳輸平臺分別與該物理氣相沉積腔室和該原子層沉積腔室連接，用於傳輸晶片。
  10. 如申請專利範圍第9項所述的半導體設備，其中，還包括一去氣腔室，該去氣腔室用於對晶片進行除氣和退火；該去氣腔室與該傳輸平臺連接。
  11. 如申請專利範圍第9項所述的半導體設備，其中，還包括一預清洗腔室，該預清洗腔室用於去除晶片表面上的雜質；該預清洗腔室與該傳輸平臺連接。
  12. 如申請專利範圍第9項所述的半導體設備，其中，該物理氣相沉積腔室的數量為複數，複數該物理氣相沉積腔室分別用於沉積多種材料的薄膜。
  13. 如申請專利範圍第9項所述的半導體設備，其中，在該物理氣相沉積腔室中，一靶基距大於90mm。
  14. 如申請專利範圍第13項所述的半導體設備，其中，該靶基距的取值範圍為200-410mm。
  15. 一種電容製作方法，其特徵在於，包括以下步驟：藉由物理氣相沉積製程在一基底的待沉積表面形成一下電極；藉由原子層沉積製程在該下電極的背離該基底的表面形成一介電質層；藉由物理氣相沉積製程在該介電質層的背離該下電極的表面形成一上電極；其中，該上電極和該下電極均包括一層金屬層，且該上電極的金屬層與該下電極的金屬層的材質相同。
  16. 如申請專利範圍第15項所述的電容製作方法，其中，該金屬層包括Al、Au、Ti或者Cu。
  17. 如申請專利範圍第15項所述的電容製作方法，其中，在該藉由物理氣相沉積製程在該介電質層的背離該下電極的表面形成上電極的步驟中，製程壓力的取值範圍為0-2mTorr，濺鍍功率的取值範圍為30-38kW，偏壓功率的取值範圍為400-1000W。
  18. 如申請專利範圍第15項所述的電容製作方法，其中，該介電質層包括Al2O3層、TiO2層或者HfO4層。
  19. 如申請專利範圍第15項所述的電容製作方法，其中，在該藉由原子層沉積製程在該下電極的背離該基底的表面形成介電質層的步驟中，製程溫度的取值範圍為300-400℃。
  20. 如申請專利範圍第15項所述的電容製作方法，其中，在該藉由物理氣相沉積製程在基底的待沉積表面形成下電極的步驟之前，還包括，去氣製程，用於對該基底的待沉積表面進行去氣處理。
  21. 如申請專利範圍第15項所述的電容製作方法，其中，在該藉由物理氣相沉積製程在該介電質層的背離該下電極的表面形成上電極的步驟之後，還包括退火製程。
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