JP2011204751A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 134
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 105
- 239000003990 capacitor Substances 0.000 claims abstract description 100
- 238000000034 method Methods 0.000 claims description 116
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 110
- 230000008569 process Effects 0.000 claims description 91
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 77
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 77
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 238000009434 installation Methods 0.000 claims 1
- 238000000151 deposition Methods 0.000 abstract description 14
- 239000010408 film Substances 0.000 description 673
- 239000007789 gas Substances 0.000 description 41
- 238000005530 etching Methods 0.000 description 39
- 230000015572 biosynthetic process Effects 0.000 description 34
- 238000005755 formation reaction Methods 0.000 description 34
- 239000010410 layer Substances 0.000 description 33
- 238000012545 processing Methods 0.000 description 20
- 238000000231 atomic layer deposition Methods 0.000 description 19
- 239000002356 single layer Substances 0.000 description 13
- 239000012535 impurity Substances 0.000 description 12
- SEQDDYPDSLOBDC-UHFFFAOYSA-N Temazepam Chemical compound N=1C(O)C(=O)N(C)C2=CC=C(Cl)C=C2C=1C1=CC=CC=C1 SEQDDYPDSLOBDC-UHFFFAOYSA-N 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000010926 purge Methods 0.000 description 5
- 238000010030 laminating Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- PUMTWXCNLBKBNB-UHFFFAOYSA-N C(C)[Zr]C Chemical compound C(C)[Zr]C PUMTWXCNLBKBNB-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003670 easy-to-clean Effects 0.000 description 1
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011900 installation process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- NFHFRUOZVGFOOS-UHFFFAOYSA-N palladium;triphenylphosphane Chemical compound [Pd].C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 NFHFRUOZVGFOOS-UHFFFAOYSA-N 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Chemical Vapour Deposition (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】本発明は、リーク電流が小さく、かつ容量の大きい容量絶縁膜を有するキャパシタを備えた半導体装置の製造方法を提供することを課題とする。
【解決手段】容量絶縁膜形成工程は、下部電極が形成された半導体基板を成膜装置内に設置する工程と、半導体基板の温度を第1の温度に保持する第1の温度調整工程と、下部電極を覆うように、第1の温度に保持された半導体基板上に第1の絶縁膜を成膜する第1の成膜工程と、半導体基板を第2の温度に保持する第2の温度調整工程と、第1の絶縁膜の表面を覆うように、第2の温度に保持された半導体基板上に第2の絶縁膜を成膜する第2の成膜工程と、第1の温度調整工程、第1の成膜工程、第2の温度調整工程、第2の温度調整工程、及び第2の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、を含む。
【選択図】なし
【解決手段】容量絶縁膜形成工程は、下部電極が形成された半導体基板を成膜装置内に設置する工程と、半導体基板の温度を第1の温度に保持する第1の温度調整工程と、下部電極を覆うように、第1の温度に保持された半導体基板上に第1の絶縁膜を成膜する第1の成膜工程と、半導体基板を第2の温度に保持する第2の温度調整工程と、第1の絶縁膜の表面を覆うように、第2の温度に保持された半導体基板上に第2の絶縁膜を成膜する第2の成膜工程と、第1の温度調整工程、第1の成膜工程、第2の温度調整工程、第2の温度調整工程、及び第2の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、を含む。
【選択図】なし
Description
本発明は、半導体装置の製造方法に関する。
半導体記憶装置であるDRAM(Dynamic Random Access Memory)は、キャパシタを有する。このキャパシタは、下部電極膜と、容量絶縁膜と、上部電極膜とが順次積層された構成とされている。
容量絶縁膜としては、リーク電流が小さく、かつ誘電率の高い絶縁膜が好ましい。しかしながら、半導体装置の微細化に伴い、1種類の絶縁膜で、上記2つの特性を満たすことが困難となってきた。
そのため、容量絶縁膜としては、特許文献1に記載されているように、リーク電流の小さい第1の絶縁膜と、誘電率の高い第2の絶縁膜とをALD(Atomic Layer Deposition)法により交互に積層した積層膜が用いられている。
具体的には、第1の絶縁膜に酸化アルミニウムを、第2の絶縁膜に酸化ハフニウムを用いて、1層ずつ各々交互に成膜して積層する膜構造が記載されている。また、各絶縁膜を複数層ずつ連続形成した多層膜を各々繰り返し積層する構造についても記載されている。さらに絶縁膜としては、酸化アルミニウム、酸化ハフニウムの他、酸化イットリウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸化ランタンなどを用いることができる、と記載されている。
ところで、配線の最小ピッチが130nm以下のDRAMでは、大きな容量を得るために、キャパシタを立体的な構造にする必要がある。そのため、アスペクト比の高い孔にキャパシタを形成している。
このようなアスペクト比の高い孔の内部(特に、孔の底部)に、CVD(Chemical Vapor Deposition)法により、均一な厚さとされ、良好な膜質とされた容量絶縁膜を形成することは困難である。そのため、容量絶縁膜の形成には、厚さの制御に優れたALD法が用いられる(例えば、特許文献2参照。)。
ALD法では、加熱により所定の温度とされた半導体基板に対して成膜を行う。ALD法による成膜を行う成膜装置には、複数の半導体基板に対して一括して成膜可能なバッチ式成膜装置がある。
容量絶縁膜としては、リーク電流が小さく、かつ誘電率の高い絶縁膜が好ましい。しかしながら、半導体装置の微細化に伴い、1種類の絶縁膜で、上記2つの特性を満たすことが困難となってきた。
そのため、容量絶縁膜としては、特許文献1に記載されているように、リーク電流の小さい第1の絶縁膜と、誘電率の高い第2の絶縁膜とをALD(Atomic Layer Deposition)法により交互に積層した積層膜が用いられている。
具体的には、第1の絶縁膜に酸化アルミニウムを、第2の絶縁膜に酸化ハフニウムを用いて、1層ずつ各々交互に成膜して積層する膜構造が記載されている。また、各絶縁膜を複数層ずつ連続形成した多層膜を各々繰り返し積層する構造についても記載されている。さらに絶縁膜としては、酸化アルミニウム、酸化ハフニウムの他、酸化イットリウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸化ランタンなどを用いることができる、と記載されている。
ところで、配線の最小ピッチが130nm以下のDRAMでは、大きな容量を得るために、キャパシタを立体的な構造にする必要がある。そのため、アスペクト比の高い孔にキャパシタを形成している。
このようなアスペクト比の高い孔の内部(特に、孔の底部)に、CVD(Chemical Vapor Deposition)法により、均一な厚さとされ、良好な膜質とされた容量絶縁膜を形成することは困難である。そのため、容量絶縁膜の形成には、厚さの制御に優れたALD法が用いられる(例えば、特許文献2参照。)。
ALD法では、加熱により所定の温度とされた半導体基板に対して成膜を行う。ALD法による成膜を行う成膜装置には、複数の半導体基板に対して一括して成膜可能なバッチ式成膜装置がある。
本願発明者は、上記特許文献1に具体例として記載されている酸化アルミニウムと酸化ハフニウムの交互積層膜について、特性評価を試みるために成膜実験を重ねたが、酸化ハフニウムの成膜時に成膜チャンバー自体が酸化ハフニウムからなる反応生成物によって著しく汚染されクリーニングが容易ではない問題や酸化ハフニウムを形成した半導体基板を他の処理装置で処理すると処理装置が酸化ハフニウムで汚染されてしまう問題などが発覚し、処理装置台数を増加せざるを得ないなどの実用上の問題が大きいことが明らかとなった。
本願発明者は、各種材料を鋭意検討した結果、上記実用上の問題を回避でき、且つ、より大きな誘電率を得ることができる絶縁膜として酸化アルミニウム膜と酸化ジルコニウム膜を選択するに至った。しかし、これらの絶縁膜を同一の装置で成膜した積層膜ではリーク電流を許容可能な範囲に抑制できないことが明らかとなった。その原因を明らかにするために、各々の絶縁膜について個別に特性評価を進めた結果、酸化アルミニウム膜と酸化ジルコニウム膜では最適成膜温度が異なった範囲にあることが判明した。
したがって、同一の温度で両者を積層成膜した場合には、どちらかの膜がリーク電流の低減と誘電率の向上の2つの要求を満たす状態にはなっていないことが明らかとなった。
その結果、本願発明者は、同一装置で酸化アルミニウム膜と酸化ジルコニウム膜を積層して積層絶縁膜を形成する方法において、各々の絶縁膜に最適な成膜温度に調整した後、対応する絶縁膜を形成して積層することに想到した。
すなわち、本発明の一観点によれば、半導体基板上に、下部電極、容量絶縁膜、及び上部電極よりなるキャパシタを備えた半導体装置の製造方法であって、前記半導体基板上に、前記下部電極を形成する下部電極形成工程と、前記下部電極が形成された前記半導体基板を成膜装置内に設置する半導体基板設置工程と、前記半導体基板の温度を前記第1の温度に保持する第1の温度調整工程と、前記下部電極を覆うように、前記第1の温度に保持された前記半導体基板上に第1の絶縁膜を成膜する第1の成膜工程と、前記第1の絶縁膜成膜工程後、前記半導体基板を第2の温度に保持する第2の温度調整工程と、前記第1の絶縁膜の表面を覆うように、前記第2の温度に保持された前記半導体基板上に第2の絶縁膜を成膜する第2の成膜工程と、前記第1の温度調整工程、前記第1の成膜工程、前記第2の温度調整工程、及び前記第2の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、前記容量絶縁膜が形成された前記半導体基板を前記成膜装置から取り出す半導体基板取出工程と、前記容量絶縁膜を覆うように、前記上部電極を形成する上部電極形成工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
したがって、同一の温度で両者を積層成膜した場合には、どちらかの膜がリーク電流の低減と誘電率の向上の2つの要求を満たす状態にはなっていないことが明らかとなった。
その結果、本願発明者は、同一装置で酸化アルミニウム膜と酸化ジルコニウム膜を積層して積層絶縁膜を形成する方法において、各々の絶縁膜に最適な成膜温度に調整した後、対応する絶縁膜を形成して積層することに想到した。
すなわち、本発明の一観点によれば、半導体基板上に、下部電極、容量絶縁膜、及び上部電極よりなるキャパシタを備えた半導体装置の製造方法であって、前記半導体基板上に、前記下部電極を形成する下部電極形成工程と、前記下部電極が形成された前記半導体基板を成膜装置内に設置する半導体基板設置工程と、前記半導体基板の温度を前記第1の温度に保持する第1の温度調整工程と、前記下部電極を覆うように、前記第1の温度に保持された前記半導体基板上に第1の絶縁膜を成膜する第1の成膜工程と、前記第1の絶縁膜成膜工程後、前記半導体基板を第2の温度に保持する第2の温度調整工程と、前記第1の絶縁膜の表面を覆うように、前記第2の温度に保持された前記半導体基板上に第2の絶縁膜を成膜する第2の成膜工程と、前記第1の温度調整工程、前記第1の成膜工程、前記第2の温度調整工程、及び前記第2の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、前記容量絶縁膜が形成された前記半導体基板を前記成膜装置から取り出す半導体基板取出工程と、前記容量絶縁膜を覆うように、前記上部電極を形成する上部電極形成工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の半導体装置の製造方法によれば、容量絶縁膜を構成する酸化アルミニウム膜と酸化ジルコニウム膜からなる積層膜の成膜において、各々最適な成膜温度で膜形成が行なわれるので、酸化アルミニウム膜および酸化ジルコニウム膜のいずれもリーク電流の低減および容量の増加に寄与することができ、DRAMのキャパシタを構成する容量絶縁膜としての信頼性を確保することができる。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
(実施の形態)
図1は、本発明の実施の形態に係る半導体装置の断面模式図である。図1では、半導体装置10の一例として、DRAM(Dynamic Random Access Memory)の断面模式図を例に挙げて示す。
図1は、本発明の実施の形態に係る半導体装置の断面模式図である。図1では、半導体装置10の一例として、DRAM(Dynamic Random Access Memory)の断面模式図を例に挙げて示す。
図1を参照するに、本実施の形態の半導体装置10は、メモリセル領域Aと、周辺回路領域Bとを備えると共に、半導体基板11と、素子分離領域12と、不純物拡散領域13と、ゲート絶縁膜14と、ゲート電極15,16と、第1のエッチング用マスク膜17と、サイドウォール18と、第1の絶縁膜21、第1のコンタクトプラグ22,23と、第2の絶縁膜24と、第2のコンタクトプラグ25,26と、ビット線28,29と、第2のエッチング用マスク膜31と、サイドウォール32と、第3の絶縁膜33と、第3のコンタクトプラグ34と、容量コンタクトパッド35と、エッチング用ストッパー膜37と、第4の絶縁膜38と、第1のサポート膜41と、第5の絶縁膜42と、第2のサポート膜43と、キャパシタ45と、第6の絶縁膜47と、第4のコンタクトプラグ48,49と、配線51と、第3のエッチング用マスク膜52と、第7の絶縁膜53とを有する。
半導体基板11は、板状とされた単結晶基板であり、素子分離領域12が形成される第1の溝と、ゲート絶縁膜14及びゲート電極16が形成される第2の溝とを有する。半導体基板11としては、例えば、シリコン基板を用いることができる。
素子分離領域12は、半導体基板11に形成された第1の溝に埋め込まれている。素子分離領域12は、酸化シリコン膜(SiO2膜)により構成されている。
不純物拡散領域13は、半導体基板11の表面11a側に形成されている。不純物拡散領域13は、トランジスタのソース/ドレイン領域として機能する領域である。不純物拡散領域13は、半導体基板11の表面11aに不純物をイオン注入することで形成される。
素子分離領域12は、半導体基板11に形成された第1の溝に埋め込まれている。素子分離領域12は、酸化シリコン膜(SiO2膜)により構成されている。
不純物拡散領域13は、半導体基板11の表面11a側に形成されている。不純物拡散領域13は、トランジスタのソース/ドレイン領域として機能する領域である。不純物拡散領域13は、半導体基板11の表面11aに不純物をイオン注入することで形成される。
ゲート絶縁膜14は、ゲート電極15の形成領域に対応する部分の半導体基板11の表面11a、及び半導体基板11に形成された第2の溝に設けられている。
ゲート電極15は、半導体基板11の表面11aに形成されたゲート絶縁膜14上に設けられている。ゲート電極16は、半導体基板11の表面11aより上に突出するゲート電極15に接続すると共に、半導体基板11の内部に埋め込まれるように、ゲート絶縁膜14が形成された半導体基板11の第2の溝に設けられている。ゲート電極15,16の材料としては、例えば、ポリシリコンを用いることができる。
ゲート電極15は、半導体基板11の表面11aに形成されたゲート絶縁膜14上に設けられている。ゲート電極16は、半導体基板11の表面11aより上に突出するゲート電極15に接続すると共に、半導体基板11の内部に埋め込まれるように、ゲート絶縁膜14が形成された半導体基板11の第2の溝に設けられている。ゲート電極15,16の材料としては、例えば、ポリシリコンを用いることができる。
第1のエッチング用マスク膜17は、ゲート電極15,16上に設けられている。第1のエッチング用マスク膜17は、異方性エッチングにより、ゲート電極15,16の母材となるポリシリコン膜をパターニングする際のエッチング用マスクとして機能する膜である。
サイドウォール18は、ゲート絶縁膜14、ゲート電極15,16、及び第1のエッチング用マスク膜17の側面を覆うように設けられている。
サイドウォール18は、ゲート絶縁膜14、ゲート電極15,16、及び第1のエッチング用マスク膜17の側面を覆うように設けられている。
第1の絶縁膜21は、第1のエッチング用マスク膜17及びサイドウォール18を覆うように、半導体基板11の表面11a、素子分離領域12の上面、及び不純物拡散層13の上面に設けられている。第1の絶縁膜21としては、例えば、酸化シリコン膜(SiO2膜)を用いることができる。
第1のコンタクトプラグ22は、メモリセル領域Aに設けられている。第1のコンタクトプラグ22は、ゲート電極16間に配置された部分の第1の絶縁膜21を貫通するように配置されている。第1のコンタクトプラグ22の下端は、不純物拡散領域13と接触している。また、第1のコンタクトプラグ22の上端は、ビット線29と電気的に接続されている。
第1のコンタクトプラグ23は、同じくメモリセル領域Aに設けられており、キャパシタ45と電気的に接続されている。
第1のコンタクトプラグ22は、メモリセル領域Aに設けられている。第1のコンタクトプラグ22は、ゲート電極16間に配置された部分の第1の絶縁膜21を貫通するように配置されている。第1のコンタクトプラグ22の下端は、不純物拡散領域13と接触している。また、第1のコンタクトプラグ22の上端は、ビット線29と電気的に接続されている。
第1のコンタクトプラグ23は、同じくメモリセル領域Aに設けられており、キャパシタ45と電気的に接続されている。
第2の絶縁膜24は、第1のコンタクトプラグ22,23が形成された第1の絶縁膜21上に設けられている。第2の絶縁膜24としては、例えば、酸化シリコン膜(SiO2膜)を用いることができる。
第2のコンタクトプラグ25は、周辺回路領域Bに形成された不純物拡散領域13上に位置する部分の第1及び第2の絶縁膜21,24を貫通するように設けられている。第2のコンタクトプラグ25の下端は、不純物拡散領域13と接触している。
第2のコンタクトプラグ26は、第1のコンタクトプラグ22上に位置する部分の第2の絶縁膜24を貫通するように設けられている。
第2のコンタクトプラグ25は、周辺回路領域Bに形成された不純物拡散領域13上に位置する部分の第1及び第2の絶縁膜21,24を貫通するように設けられている。第2のコンタクトプラグ25の下端は、不純物拡散領域13と接触している。
第2のコンタクトプラグ26は、第1のコンタクトプラグ22上に位置する部分の第2の絶縁膜24を貫通するように設けられている。
ビット線28は、周辺回路領域Bに形成された部分の第2の絶縁膜24上に形成されている。ビット線28は、第2のコンタクトプラグ25の上端と接続されている。
ビット線29は、メモリセル領域Aに形成された部分の第2の絶縁膜24上に形成されている。ビット線29は、第1のコンタクトプラグ22の上端と接続されている。
第2のエッチング用マスク膜31は、ビット線28,29上に設けられている。第2のエッチング用マスク膜31は、異方性エッチングにより、ビット線28,29の母材となる導電膜をパターニングする際のエッチング用マスクとして機能する膜である。
サイドウォール32は、ビット線28,29及び第2のエッチング用マスク膜31の側面を覆うように設けられている。
ビット線29は、メモリセル領域Aに形成された部分の第2の絶縁膜24上に形成されている。ビット線29は、第1のコンタクトプラグ22の上端と接続されている。
第2のエッチング用マスク膜31は、ビット線28,29上に設けられている。第2のエッチング用マスク膜31は、異方性エッチングにより、ビット線28,29の母材となる導電膜をパターニングする際のエッチング用マスクとして機能する膜である。
サイドウォール32は、ビット線28,29及び第2のエッチング用マスク膜31の側面を覆うように設けられている。
第3の絶縁膜33は、第2のエッチング用マスク膜31及びサイドウォール32を覆うように、第2の絶縁膜24上に設けられている。第3の絶縁膜33としては、例えば、酸化シリコン膜(SiO2膜)を用いることができる。
第3のコンタクトプラグ34は、第1のコンタクトプラグ23上に位置する部分の第2及び第3の絶縁膜24,33を貫通するように設けられている。第3のコンタクトプラグ34の下端は、第1のコンタクトプラグ23の上端と接続されている。
容量コンタクトパッド35は、メモリセル領域Aに対応する部分の第3の絶縁膜33上に設けられている。容量コンタクトパッド35は、第3の絶縁膜33を介して、半導体基板11に設けられた導体である。容量コンタクトパッド35は、第3のコンタクトプラグ34の上端と接続されている。
第3のコンタクトプラグ34は、第1のコンタクトプラグ23上に位置する部分の第2及び第3の絶縁膜24,33を貫通するように設けられている。第3のコンタクトプラグ34の下端は、第1のコンタクトプラグ23の上端と接続されている。
容量コンタクトパッド35は、メモリセル領域Aに対応する部分の第3の絶縁膜33上に設けられている。容量コンタクトパッド35は、第3の絶縁膜33を介して、半導体基板11に設けられた導体である。容量コンタクトパッド35は、第3のコンタクトプラグ34の上端と接続されている。
エッチング用ストッパー膜37は、容量コンタクトパッド35が形成された第3の絶縁膜33上を覆うように設けられている。エッチング用ストッパー膜37は、ウエットエッチングにより、メモリセル領域Aに対応する部分の第4の絶縁膜38に、キャパシタ45を構成する後述する容量絶縁膜57及び上部電極58を配置するための空間を形成する際、下地の第3の絶縁膜33がエッチングされないように、第3の絶縁膜33を保護するためのストッパー膜として機能する膜である。
第4の絶縁膜38は、エッチング用ストッパー膜37上に設けられている。第4の絶縁膜38としては、例えば、酸化シリコン膜(SiO2膜)を用いることができる。
第1のサポート膜41は、第4の絶縁膜38上に設けられている。第1のサポート膜41は、キャパシタ45を構成する後述する複数の第1の下部電極55の上部側面を接続している。これにより、第1のサポート膜41は、複数の第1の下部電極55を形成後、メモリセル領域Aに対応する部分の第4の絶縁膜38をウエットエッチングした際に、複数の第1の下部電極55が倒れることを防止するための膜である。第1のサポート膜41としては、例えば、窒化シリコン膜(SiN膜)を用いることができる。
第1のサポート膜41は、第4の絶縁膜38上に設けられている。第1のサポート膜41は、キャパシタ45を構成する後述する複数の第1の下部電極55の上部側面を接続している。これにより、第1のサポート膜41は、複数の第1の下部電極55を形成後、メモリセル領域Aに対応する部分の第4の絶縁膜38をウエットエッチングした際に、複数の第1の下部電極55が倒れることを防止するための膜である。第1のサポート膜41としては、例えば、窒化シリコン膜(SiN膜)を用いることができる。
第5の絶縁膜42は、第1のサポート膜41を覆うように、第4の絶縁膜38上に設けられている。第5の絶縁膜42としては、例えば、酸化シリコン膜(SiO2膜)を用いることができる。
第2のサポート膜43は、第5の絶縁膜42上に設けられている。第2のサポート膜43は、キャパシタ45を構成する後述する複数の第2の下部電極56の上部側面を接続している。これにより、第2のサポート膜43は、複数の第2の下部電極56を形成後、メモリセル領域Aに対応する部分の第5の絶縁膜42をウエットエッチングした際に、複数の第2の下部電極56が倒れることを防止するための膜である。第2のサポート膜43としては、例えば、窒化シリコン膜(SiN膜)を用いることができる。
第2のサポート膜43は、第5の絶縁膜42上に設けられている。第2のサポート膜43は、キャパシタ45を構成する後述する複数の第2の下部電極56の上部側面を接続している。これにより、第2のサポート膜43は、複数の第2の下部電極56を形成後、メモリセル領域Aに対応する部分の第5の絶縁膜42をウエットエッチングした際に、複数の第2の下部電極56が倒れることを防止するための膜である。第2のサポート膜43としては、例えば、窒化シリコン膜(SiN膜)を用いることができる。
キャパシタ45は、メモリセル領域Aに対応する部分のエッチング用ストッパー膜37、第4の絶縁膜38、第1のサポート膜41、第5の絶縁膜42、及び第2のサポート膜43を貫通するように配置されている。
キャパシタ45は、複数の第1の下部電極55と、複数の第2の下部電極56と、容量絶縁膜57と、上部電極58とを有する。
キャパシタ45は、複数の第1の下部電極55と、複数の第2の下部電極56と、容量絶縁膜57と、上部電極58とを有する。
第1の下部電極55は、容量コンタクトパッド35上に位置する部分の第4の絶縁膜38及び第2のサポート膜41を貫通するように設けられている。第1の下部電極55の下端は、容量コンタクトパッド35と接続されている。これにより、第1の下部電極55は、容量コンタクトパッド35と電気的に接続されている。
第2の下部電極56は、第1の下部電極55上に位置する部分の第5の絶縁膜42及び第2のサポート膜43を貫通するように設けられている。つまり、第2の下部電極56は、第1の下部電極55上に積み重ねられている。第2の下部電極56の下端は、第1の下部電極55の上端と接続されている。これにより、第2の下部電極56は、第1の下部電極55と電気的に接続されている。
第2の下部電極56は、第1の下部電極55上に位置する部分の第5の絶縁膜42及び第2のサポート膜43を貫通するように設けられている。つまり、第2の下部電極56は、第1の下部電極55上に積み重ねられている。第2の下部電極56の下端は、第1の下部電極55の上端と接続されている。これにより、第2の下部電極56は、第1の下部電極55と電気的に接続されている。
容量絶縁膜57は、エッチング用ストッパー膜37の上面、第1のサポート膜41の上下面、第2のサポート膜43の上下面、第1の下部電極55の側面、及び第2の下部電極56の上面及び側面を覆うように設けられている。
図2は、図1に示す領域Cに対応する部分のキャパシタを拡大した断面模式図である。図2において、図1に示す半導体装置10と同一構成部分には同一符号を付す。
ここで、図2を参照して容量絶縁膜57の第1の構成例について説明する。
図2を参照するに、容量絶縁膜57は、酸化アルミニウム膜(Al2O3膜)により構成された第1の絶縁膜61と、酸化ジルコニウム膜(ZrO2膜)により構成された第2の絶縁膜62とを交互に複数積層し、最後に酸化アルミニウム膜により構成された第1の絶縁膜61が積層された構成とされている。すなわち、第1の絶縁膜62は単層の酸化アルミニウム膜であり、第2の絶縁膜62は5層に積層された酸化ジルコニウム膜である。
従来技術において、酸化ジルコニウム膜を第2の絶縁膜62の合算膜厚と同じ膜厚の単層膜で構成した場合、酸化ジルコニウム膜が結晶化すると、酸化ジルコニウム膜の結晶粒の界面に沿ってリーク電流が発生し、これに伴いキャパシタ45に蓄えられた電荷が漏洩するため、半導体装置10のメモリ特性が低下してしまう。
しかし、本実施の形態の容量絶縁膜57は、酸化ジルコニウム膜からなる第2の絶縁膜62の間に、酸化アルミニウム膜よりなる第1の絶縁膜61を介在させる構成としているので、酸化ジルコニウム膜の結晶化を抑制してリーク電流の増大を防止することができる。
ここで、図2を参照して容量絶縁膜57の第1の構成例について説明する。
図2を参照するに、容量絶縁膜57は、酸化アルミニウム膜(Al2O3膜)により構成された第1の絶縁膜61と、酸化ジルコニウム膜(ZrO2膜)により構成された第2の絶縁膜62とを交互に複数積層し、最後に酸化アルミニウム膜により構成された第1の絶縁膜61が積層された構成とされている。すなわち、第1の絶縁膜62は単層の酸化アルミニウム膜であり、第2の絶縁膜62は5層に積層された酸化ジルコニウム膜である。
従来技術において、酸化ジルコニウム膜を第2の絶縁膜62の合算膜厚と同じ膜厚の単層膜で構成した場合、酸化ジルコニウム膜が結晶化すると、酸化ジルコニウム膜の結晶粒の界面に沿ってリーク電流が発生し、これに伴いキャパシタ45に蓄えられた電荷が漏洩するため、半導体装置10のメモリ特性が低下してしまう。
しかし、本実施の形態の容量絶縁膜57は、酸化ジルコニウム膜からなる第2の絶縁膜62の間に、酸化アルミニウム膜よりなる第1の絶縁膜61を介在させる構成としているので、酸化ジルコニウム膜の結晶化を抑制してリーク電流の増大を防止することができる。
第1の絶縁膜61は、一度の成膜処理により形成された単層の絶縁膜である。前述のように、本願においては、第1の絶縁膜61を、第1の温度である250〜285℃の温度範囲で成膜することを特徴とする。
上記第1の温度とは、リーク電流が小さく、且つ最も大きな容量(誘電率)が得られる酸化アルミニウム膜の最適な成膜温度である。また、この結果得られる酸化アルミニウム膜のリーク電流レベルは、酸化ジルコニウム膜のリーク電流レベルよりも低くなる。したがって、酸化アルミニウム膜により構成された第1の絶縁膜61のリーク電流レベルが容量絶縁膜全体としてのリーク電流レベル低減に寄与することとなる。
また、上記250〜285℃という温度は、後述するように、第1の絶縁膜61に起因する半導体基板11の反りを許容範囲内にするための最適な温度でもある。なお、この点については、後に図10及び図11を参照して詳述する。
上記成膜温度範囲で成膜することにより、酸化アルミニウム膜の誘電率は、9程度にすることができる。第1の絶縁膜61の厚さは、例えば、0.1nmとすることができる。
上記第1の温度とは、リーク電流が小さく、且つ最も大きな容量(誘電率)が得られる酸化アルミニウム膜の最適な成膜温度である。また、この結果得られる酸化アルミニウム膜のリーク電流レベルは、酸化ジルコニウム膜のリーク電流レベルよりも低くなる。したがって、酸化アルミニウム膜により構成された第1の絶縁膜61のリーク電流レベルが容量絶縁膜全体としてのリーク電流レベル低減に寄与することとなる。
また、上記250〜285℃という温度は、後述するように、第1の絶縁膜61に起因する半導体基板11の反りを許容範囲内にするための最適な温度でもある。なお、この点については、後に図10及び図11を参照して詳述する。
上記成膜温度範囲で成膜することにより、酸化アルミニウム膜の誘電率は、9程度にすることができる。第1の絶縁膜61の厚さは、例えば、0.1nmとすることができる。
一方、酸化ジルコニウム膜からなる第2の絶縁膜62は、5回の成膜処理により形成された5層の絶縁膜で構成されている。
前述のように、本願においては、酸化ジルコニウム膜を、第2の温度である210〜220℃の温度範囲で成膜することを特徴とする。
上記第2の温度とは、リーク電流がより小さく、且つ最も大きな容量(誘電率)が得られる酸化ジルコニウム膜の最適な成膜温度である。また、この結果得られる酸化ジルコニウム膜の容量は、酸化アルミニウム膜の容量よりも大きくなる。したがって、酸化ジルコニウム膜の容量が容量絶縁膜57全体としての容量増大に寄与することとなる。酸化ジルコニウム膜からなる第2の絶縁膜62の誘電率は、40程度にすることができる。
第2の絶縁膜62の厚さは、例えば、0.7nmにすることができる。
図2に示した容量絶縁膜57は、250〜285℃の温度範囲で成膜された単層の酸化アルミニウム膜の上に、210〜220℃の温度範囲で成膜された5層の酸化ジルコニウム膜を設ける構成を1積層単位として、例えば9回繰り返して9積層単位とし、最後に単層の酸化アルミニウム膜を積層する構成とすることができる。
この場合、容量絶縁膜57は、10層の酸化アルミニウム膜と、45層の酸化ジルコニウム膜で構成され、5層の酸化ジルコニウム膜毎に単層の酸化アルミニウム膜が周期的に介在する構成となる。また、酸化アルミニウム膜の合計膜厚は0.1×10=1nmとなり、酸化ジルコニウム膜の合計膜厚は0.7×9=6.3nmとなる。
前述のように、本願においては、酸化ジルコニウム膜を、第2の温度である210〜220℃の温度範囲で成膜することを特徴とする。
上記第2の温度とは、リーク電流がより小さく、且つ最も大きな容量(誘電率)が得られる酸化ジルコニウム膜の最適な成膜温度である。また、この結果得られる酸化ジルコニウム膜の容量は、酸化アルミニウム膜の容量よりも大きくなる。したがって、酸化ジルコニウム膜の容量が容量絶縁膜57全体としての容量増大に寄与することとなる。酸化ジルコニウム膜からなる第2の絶縁膜62の誘電率は、40程度にすることができる。
第2の絶縁膜62の厚さは、例えば、0.7nmにすることができる。
図2に示した容量絶縁膜57は、250〜285℃の温度範囲で成膜された単層の酸化アルミニウム膜の上に、210〜220℃の温度範囲で成膜された5層の酸化ジルコニウム膜を設ける構成を1積層単位として、例えば9回繰り返して9積層単位とし、最後に単層の酸化アルミニウム膜を積層する構成とすることができる。
この場合、容量絶縁膜57は、10層の酸化アルミニウム膜と、45層の酸化ジルコニウム膜で構成され、5層の酸化ジルコニウム膜毎に単層の酸化アルミニウム膜が周期的に介在する構成となる。また、酸化アルミニウム膜の合計膜厚は0.1×10=1nmとなり、酸化ジルコニウム膜の合計膜厚は0.7×9=6.3nmとなる。
次に、図3を参照して容量絶縁膜57の第2の構成例について説明する。
図3は、図2と同様に、図1の領域Cに対応する部分の第2の構成例のキャパシタを拡大した断面模式図である。図3において、図2に示す構造体と同一構成部分には同一符号を付す。
図3に示したキャパシタ65は、図2に示すキャパシタ45に設けられた容量絶縁膜57の替わりに、容量絶縁膜66を備えた以外は、キャパシタ45と同様な構成とされている。
キャパシタ65は、複数の第1の絶縁膜67と、複数の第2の絶縁膜68と、1層の酸化アルミニウム膜よりなる第1の絶縁膜61とを備え、第1の絶縁膜67と第2の絶縁膜68とが交互に積層され、複数の第2の絶縁膜68のうち、最後に形成された第2の絶縁膜68の表面を覆うように、第1の絶縁膜61が配置された構成とされている。
キャパシタ65が図2に示した容量絶縁膜57と異なる点は、第1の絶縁膜67が1層の酸化アルミニウム膜を積層することで形成される点にある。
図3は、図2と同様に、図1の領域Cに対応する部分の第2の構成例のキャパシタを拡大した断面模式図である。図3において、図2に示す構造体と同一構成部分には同一符号を付す。
図3に示したキャパシタ65は、図2に示すキャパシタ45に設けられた容量絶縁膜57の替わりに、容量絶縁膜66を備えた以外は、キャパシタ45と同様な構成とされている。
キャパシタ65は、複数の第1の絶縁膜67と、複数の第2の絶縁膜68と、1層の酸化アルミニウム膜よりなる第1の絶縁膜61とを備え、第1の絶縁膜67と第2の絶縁膜68とが交互に積層され、複数の第2の絶縁膜68のうち、最後に形成された第2の絶縁膜68の表面を覆うように、第1の絶縁膜61が配置された構成とされている。
キャパシタ65が図2に示した容量絶縁膜57と異なる点は、第1の絶縁膜67が1層の酸化アルミニウム膜を積層することで形成される点にある。
容量絶縁膜66においては、第1の絶縁膜67は3層の酸化アルミニウム膜で構成され、第2の絶縁膜68は15層の酸化ジルコニウム膜で構成されている。
すなわち、250〜285℃の温度範囲で成膜された3層の酸化アルミニウム膜の上に、210〜220℃の温度範囲で成膜された5層の酸化ジルコニウム膜を設ける構成を1積層単位としている。さらに、この1積層単位を3回繰り返して3積層単位とし、最後に単層の酸化アルミニウム膜を積層する構成としている。
この場合、容量絶縁膜66は、図2に示した容量絶縁膜57と同じく10層の酸化アルミニウム膜と、45層の酸化ジルコニウム膜で構成され、15層の酸化ジルコニウム膜毎に3層の酸化アルミニウム膜が周期的に介在する構成となる。したがって、容量絶縁膜66は、合計10層の酸化アルミニウム膜と合計45層の酸化ジルコニウム膜で構成される。
容量絶縁膜66を構成する4層の酸化アルミニウム膜からなる第1の絶縁膜67の厚さの合計値は、容量絶縁膜57を構成する10層の酸化アルミニウム膜の厚さの合計値と同じである。また、容量絶縁膜66を構成する3層の酸化ジルコニウム膜からなる第2の絶縁膜68の厚さの合計値は、容量絶縁膜57を構成する9層の第2の積層膜62の厚さの合計値と同じである。
言い換えれば、容量絶縁膜66を構成する酸化アルミニウム膜の合計の厚さは、容量絶縁膜57を構成する酸化アルミニウム膜の合計の厚さに等しく、かつ容量絶縁膜66を構成する酸化ジルコニウム膜の合計の厚さは、容量絶縁膜57を構成する酸化ジルコニウム膜62の合計の厚さと等しい。
つまり、容量絶縁膜66は、リーク電流の大きさ、及び誘電率の高さにおいて、容量絶縁膜57と同じ性能を有する絶縁膜である。
すなわち、250〜285℃の温度範囲で成膜された3層の酸化アルミニウム膜の上に、210〜220℃の温度範囲で成膜された5層の酸化ジルコニウム膜を設ける構成を1積層単位としている。さらに、この1積層単位を3回繰り返して3積層単位とし、最後に単層の酸化アルミニウム膜を積層する構成としている。
この場合、容量絶縁膜66は、図2に示した容量絶縁膜57と同じく10層の酸化アルミニウム膜と、45層の酸化ジルコニウム膜で構成され、15層の酸化ジルコニウム膜毎に3層の酸化アルミニウム膜が周期的に介在する構成となる。したがって、容量絶縁膜66は、合計10層の酸化アルミニウム膜と合計45層の酸化ジルコニウム膜で構成される。
容量絶縁膜66を構成する4層の酸化アルミニウム膜からなる第1の絶縁膜67の厚さの合計値は、容量絶縁膜57を構成する10層の酸化アルミニウム膜の厚さの合計値と同じである。また、容量絶縁膜66を構成する3層の酸化ジルコニウム膜からなる第2の絶縁膜68の厚さの合計値は、容量絶縁膜57を構成する9層の第2の積層膜62の厚さの合計値と同じである。
言い換えれば、容量絶縁膜66を構成する酸化アルミニウム膜の合計の厚さは、容量絶縁膜57を構成する酸化アルミニウム膜の合計の厚さに等しく、かつ容量絶縁膜66を構成する酸化ジルコニウム膜の合計の厚さは、容量絶縁膜57を構成する酸化ジルコニウム膜62の合計の厚さと等しい。
つまり、容量絶縁膜66は、リーク電流の大きさ、及び誘電率の高さにおいて、容量絶縁膜57と同じ性能を有する絶縁膜である。
第1の絶縁膜67は、先に説明した第1の絶縁膜61が3層積層された構成とされている。言い換えれば、第1の絶縁膜67は、1層の酸化アルミニウム膜を3回成膜することにより形成された3層の絶縁膜である。第1の絶縁膜67の厚さは、例えば、0.3nmとすることができる。
なお、第1の絶縁膜67の厚さは、0.2〜0.4nmの範囲内であればよく、上記数値に限定されない。
なお、第1の絶縁膜67の厚さは、0.2〜0.4nmの範囲内であればよく、上記数値に限定されない。
第2の絶縁膜68は、図2に示す第2の絶縁膜62が3層積層された構成とされている。言い換えれば、第2の絶縁膜68は、15層の酸化ジルコニウム膜が積層された構成とされている。つまり、第2の絶縁膜62は、酸化ジルコニウム膜を15回成膜することで形成される15層の絶縁膜である。第2の絶縁膜68の厚さは、例えば、2.1nmとすることができる。
なお、第2の絶縁膜68の厚さは、1.0〜3.0nmの範囲内であればよく、上記数値に限定されな
このように、キャパシタ65を構成する第1の絶縁膜67及び第2の絶縁膜68の厚さを厚くして、第1の絶縁膜67及び第2の絶縁膜68を積層させる数を、キャパシタ45を構成する第1の絶縁膜61及び第2の絶縁膜62が積層される数よりも少なくしても容量絶縁膜57,66の特性に差はない。
なお、第2の絶縁膜68の厚さは、1.0〜3.0nmの範囲内であればよく、上記数値に限定されな
このように、キャパシタ65を構成する第1の絶縁膜67及び第2の絶縁膜68の厚さを厚くして、第1の絶縁膜67及び第2の絶縁膜68を積層させる数を、キャパシタ45を構成する第1の絶縁膜61及び第2の絶縁膜62が積層される数よりも少なくしても容量絶縁膜57,66の特性に差はない。
次に、図1を参照して、上部電極58について説明する。
上部電極58は、第1の下部電極55間、及び第2の下部電極56間に配置された容量絶縁膜57により囲まれた空間(図示せず)を充填すると共に、第2のサポート膜43上及び第2の下部電極56の上端に配置された容量絶縁膜57上に設けられている。上部電極58は、複数の第1及び第2の下部電極55,56に対して共通の電極である。上部電極58を構成する金属膜は、例えば、TiN膜を含んだ構成とされている。
上部電極58は、第1の下部電極55間、及び第2の下部電極56間に配置された容量絶縁膜57により囲まれた空間(図示せず)を充填すると共に、第2のサポート膜43上及び第2の下部電極56の上端に配置された容量絶縁膜57上に設けられている。上部電極58は、複数の第1及び第2の下部電極55,56に対して共通の電極である。上部電極58を構成する金属膜は、例えば、TiN膜を含んだ構成とされている。
次いで、図1を参照して、第6の絶縁膜47と、第4のコンタクトプラグ48,49と、配線51と、第3のエッチング用マスク膜52と、第7の絶縁膜53とについて、順次説明する。
図1を参照するに、第6の絶縁膜47は、第2のサポート膜43及び上部電極58を覆うように、第5の絶縁膜42上に設けられている。第6の絶縁膜47としては、例えば、SiO2膜を用いることができる。
図1を参照するに、第6の絶縁膜47は、第2のサポート膜43及び上部電極58を覆うように、第5の絶縁膜42上に設けられている。第6の絶縁膜47としては、例えば、SiO2膜を用いることができる。
第4のコンタクトプラグ48は、ビット線28上に位置する部分の第2のエッチング用マスク膜31、第3乃至第6の絶縁膜33,38,42,47、及びエッチング用ストッパー膜37を貫通するように配置されている。第4のコンタクトプラグ48の下端は、ビット線28と接続されている。これにより、第4のコンタクトプラグ48は、ビット線28と電気的に接続されている。第4のコンタクトプラグ48の上端は、第6の絶縁膜47から露出されている。
第4のコンタクトプラグ49は、上部電極58上に位置する部分の第6の絶縁膜47を貫通するように配置されている。第4のコンタクトプラグ49の下端は、上部電極58と接続されている。第4のコンタクトプラグ49の上端は、第6の絶縁膜47から露出されている。
配線51は、第6の絶縁膜47上に設けられている。配線51は、第4のコンタクトプラグ48,49の上端と接続されている。
第3のエッチング用マスク膜52は、配線51上に設けられている。第3のエッチング用マスク膜52は、配線51の母材となる導電膜を異方性エッチングによりパターニングする際のマスクとなる膜である。
第7の絶縁膜53は、配線51及び第3のエッチング用マスク膜52を覆うように、第6の絶縁膜47上に設けられている。
第3のエッチング用マスク膜52は、配線51上に設けられている。第3のエッチング用マスク膜52は、配線51の母材となる導電膜を異方性エッチングによりパターニングする際のマスクとなる膜である。
第7の絶縁膜53は、配線51及び第3のエッチング用マスク膜52を覆うように、第6の絶縁膜47上に設けられている。
ここで、図1を参照して、上記説明した半導体装置10に設けられたキャパシタ45の形成方法について簡単に説明する。ここでは、エッチング用ストッパー膜37を形成する工程から説明を開始する。また、容量絶縁膜57,66の詳細な形成方法については、後述する。
始めに、容量コンタクトパッド35を覆うように、エッチング用ストッパー膜37(例えば、SiN膜)を形成する。次いで、エッチング用ストッパー膜37の上面を覆うように、第4の絶縁膜38を形成する。
次いで、第4の絶縁膜38上に、第1のサポート膜41を形成する。このとき、第1のサポート膜41には、複数の開口部(図示せず)を形成する。この複数の開口部は、第1の下部電極55の形成領域に対応する部分の第1のサポート膜41の下面、エッチング用ストッパー膜37の上面、及び第1の下部電極55の側面に、容量絶縁膜57を形成する際に使用する。また、これら複数の開口部は、容量絶縁膜57で囲まれた空間内に上部電極の母材となる金属膜を形成するための開口部としても機能する。
次いで、第4の絶縁膜38上に、第1のサポート膜41を形成する。このとき、第1のサポート膜41には、複数の開口部(図示せず)を形成する。この複数の開口部は、第1の下部電極55の形成領域に対応する部分の第1のサポート膜41の下面、エッチング用ストッパー膜37の上面、及び第1の下部電極55の側面に、容量絶縁膜57を形成する際に使用する。また、これら複数の開口部は、容量絶縁膜57で囲まれた空間内に上部電極の母材となる金属膜を形成するための開口部としても機能する。
次いで、異方性エッチング(例えば、ドライエッチング)により、容量コンタクトパッド35上に位置する部分のエッチング用ストッパー膜37、第4の絶縁膜38、及び第1のサポート膜41を貫通する貫通孔(図示せず)を複数形成する。
次いで、複数の該貫通孔を金属膜で充填することで、第1の下部電極55を複数形成する(第1の下部電極形成工程)。
次いで、周辺回路領域Bに対応する部分の第4の絶縁膜38がエッチングされないように、その表面をホトレジスト等により保護した上で、サポート膜41に形成された複数の開口部(図示せず)を介したウエットエッチングにより、第1の下部電極55間に位置する部分の第4の絶縁膜38を除去する。このとき、サポート膜41により複数の第1の下部電極55が支持されるため、ウエットエッチング後に複数の第1の下部電極55が倒れることはない。第4の絶縁膜38を除去した後、ホトレジストを除去する。
次いで、複数の該貫通孔を金属膜で充填することで、第1の下部電極55を複数形成する(第1の下部電極形成工程)。
次いで、周辺回路領域Bに対応する部分の第4の絶縁膜38がエッチングされないように、その表面をホトレジスト等により保護した上で、サポート膜41に形成された複数の開口部(図示せず)を介したウエットエッチングにより、第1の下部電極55間に位置する部分の第4の絶縁膜38を除去する。このとき、サポート膜41により複数の第1の下部電極55が支持されるため、ウエットエッチング後に複数の第1の下部電極55が倒れることはない。第4の絶縁膜38を除去した後、ホトレジストを除去する。
次いで、ALD法(Atomic Layer Deposition )により、第1の下部電極55の形成領域に対応する部分の第1のサポート膜41の下面、及びエッチング用ストッパー膜37の上面と、第1の下部電極55の側面とに容量絶縁膜57を形成する(第1の容量絶縁膜形成工程)。
次いで、例えば、容量絶縁膜57により囲まれた空間内に金属膜を埋め込むことで、上部電極58を形成する(第1の上部電極形成工程)。
次いで、例えば、容量絶縁膜57により囲まれた空間内に金属膜を埋め込むことで、上部電極58を形成する(第1の上部電極形成工程)。
次いで、第1のサポート膜41を覆うように、第5の絶縁膜42と、複数の開口部43aを有した第2のサポート膜43とを順次形成する。次いで、第5の絶縁膜42及び第2のサポート膜43に、第1の下部電極55の上端面を露出する貫通孔を形成する。
次いで、該貫通孔に金属膜を埋め込むことで、第2の下部電極56を形成する(第2の下部電極形成工程)。
上記説明した第1及び第2の下部電極形成工程が、下部電極形成工程に相当する工程である。
次いで、周辺回路領域Bに対応する部分の第5の絶縁膜42がエッチングされないように、その表面をホトレジスト等により保護した上で、複数の開口部43aを介したウエットエッチングにより、第2の下部電極56間に位置する部分の第5の絶縁膜42を除去する。第5の絶縁膜42を除去した後、ホトレジストを除去する。
次いで、該貫通孔に金属膜を埋め込むことで、第2の下部電極56を形成する(第2の下部電極形成工程)。
上記説明した第1及び第2の下部電極形成工程が、下部電極形成工程に相当する工程である。
次いで、周辺回路領域Bに対応する部分の第5の絶縁膜42がエッチングされないように、その表面をホトレジスト等により保護した上で、複数の開口部43aを介したウエットエッチングにより、第2の下部電極56間に位置する部分の第5の絶縁膜42を除去する。第5の絶縁膜42を除去した後、ホトレジストを除去する。
次いで、ALD法により、第2の下部電極55の形成領域に対応する部分の第1のサポート膜41の上面、及び第2のサポート膜43の上下面と、第2の下部電極55の側面とに容量絶縁膜57を形成する(第2の容量絶縁膜形成工程)。
なお、第1及び第2の容量絶縁膜形成工程が、容量絶縁膜形成工程に相当する工程である。
次いで、例えば、容量絶縁膜57により囲まれた空間内に金属膜を埋め込むことで、上部電極58を形成する(第2の上部電極形成工程)。
なお、第1及び第2の上部電極形成工程が、上部電極形成工程に相当する工程である。
なお、第1及び第2の容量絶縁膜形成工程が、容量絶縁膜形成工程に相当する工程である。
次いで、例えば、容量絶縁膜57により囲まれた空間内に金属膜を埋め込むことで、上部電極58を形成する(第2の上部電極形成工程)。
なお、第1及び第2の上部電極形成工程が、上部電極形成工程に相当する工程である。
上記第1及び第2の下部電極形成工程、第1及び第2の容量絶縁膜形成工程、及び第1及び第2の上部電極形成工程を行うことで、第1及び第2の下部電極55,56、容量絶縁膜57、及び上部電極58を有するキャパシタ45が形成される。
なお、上記キャパシタ45の形成方法では、2回の成膜に分けて、容量絶縁膜57及び上部電極58を形成する場合を例に挙げて説明したが、1回の成膜により、容量絶縁膜57及び上部電極58を形成してもよい。
なお、上記キャパシタ45の形成方法では、2回の成膜に分けて、容量絶縁膜57及び上部電極58を形成する場合を例に挙げて説明したが、1回の成膜により、容量絶縁膜57及び上部電極58を形成してもよい。
図4は、容量絶縁膜を形成する際に使用する成膜装置の概略構成を示す断面図である。
次に、ALD法により、容量絶縁膜57,66を形成する際に使用する成膜装置70の構成について説明する。
図4を参照するに、成膜装置70は、ALD成膜装置であり、反応室であるプロセスチャンバー72(「チューブ」ともいう)と、筐体73と、排気部74と、ウェハボート76と、駆動部77と、ガス供給管79と、ヒーター81とを有する。
プロセスチャンバー72は、複数の半導体基板11を収容するウェハボート76を配置可能な形状とされている。プロセスチャンバー72の下端は、筐体73の底部と接続されている。
次に、ALD法により、容量絶縁膜57,66を形成する際に使用する成膜装置70の構成について説明する。
図4を参照するに、成膜装置70は、ALD成膜装置であり、反応室であるプロセスチャンバー72(「チューブ」ともいう)と、筐体73と、排気部74と、ウェハボート76と、駆動部77と、ガス供給管79と、ヒーター81とを有する。
プロセスチャンバー72は、複数の半導体基板11を収容するウェハボート76を配置可能な形状とされている。プロセスチャンバー72の下端は、筐体73の底部と接続されている。
筐体73は、プロセスチャンバー72を囲んでいる。筐体73は、ガス供給管79を通過させるための貫通穴、及び排気部74を通過させるための貫通部を有する。
排気部74は、プロセスチャンバー72の上端と一体的に構成されている。排気部74は、プロセスチャンバー72内の空間と接続された排気口74aを有している。排気部74は、排気口74aを介して、プロセスチャンバー72内のガスをプロセスチャンバー72の外部に排気する。
排気部74は、プロセスチャンバー72の上端と一体的に構成されている。排気部74は、プロセスチャンバー72内の空間と接続された排気口74aを有している。排気部74は、排気口74aを介して、プロセスチャンバー72内のガスをプロセスチャンバー72の外部に排気する。
ウェハボート76は、複数の半導体基板11を収容しており、プロセスチャンバー72内に配置されている。
駆動部77は、筐体73の底部に設けられている。駆動部77は、ウェハボート76が自転可能な状態で、ウェハボート76と接続されている。
ガス供給管79は、第1及び第2の原料ガスを供給する原料ガス供給管(図示せず)、第1及び第2の酸素ガスを供給する酸素ガス供給管(図示せず)、及びパージガス(例えば、窒素ガス)を供給するパージガス供給管(図示せず)等と接続されている。ガス供給管79は、第1及び第2の原料ガス、第1及び第2の酸素ガス、及びパージガス等のプロセスガスをプロセスチャンバー72内に供給するための供給管である。
プロセスチャンバー72内に配置された部分のガス供給管79は、ウェハボート76とプロセスチャンバー72の内壁との隙間に、直立するように配置されている。プロセスチャンバー72内に配置された部分のガス供給管79には、複数のガス供給穴(図示せず)が形成されている。
駆動部77は、筐体73の底部に設けられている。駆動部77は、ウェハボート76が自転可能な状態で、ウェハボート76と接続されている。
ガス供給管79は、第1及び第2の原料ガスを供給する原料ガス供給管(図示せず)、第1及び第2の酸素ガスを供給する酸素ガス供給管(図示せず)、及びパージガス(例えば、窒素ガス)を供給するパージガス供給管(図示せず)等と接続されている。ガス供給管79は、第1及び第2の原料ガス、第1及び第2の酸素ガス、及びパージガス等のプロセスガスをプロセスチャンバー72内に供給するための供給管である。
プロセスチャンバー72内に配置された部分のガス供給管79は、ウェハボート76とプロセスチャンバー72の内壁との隙間に、直立するように配置されている。プロセスチャンバー72内に配置された部分のガス供給管79には、複数のガス供給穴(図示せず)が形成されている。
ガス供給管79は、複数のガス供給穴から水平方向にプロセスガスを噴出することで、噴出されたプロセスガスを上下方向に配置された半導体基板11間の隙間に移動させる。半導体基板11間の隙間に移動したプロセスガスは、ヒーター81の熱により反応し、半導体基板11に薄膜として形成される。その後、プロセスガスは、排気部74を介して、外部に排気される。
ヒーター81は、プロセスチャンバー72の外壁と筐体73の内壁との間に配置されている。ヒーター81は、ウェハボート76に収容された複数の半導体基板11を所定の温度に加熱するためのものである。
なお、成膜装置70は、図示していない冷却機構を有してもよい。この冷却機構は、プロセスチャンバー72の温度を下げるときに有効である。
なお、成膜装置70は、図示していない冷却機構を有してもよい。この冷却機構は、プロセスチャンバー72の温度を下げるときに有効である。
図5及び図6は、本実施の形態の容量絶縁膜形成工程のフローチャートを示す図である。図7は、酸化アルミニウム膜の成膜工程を説明するための図であり、図8は、酸化ジルコニウム膜の成膜工程を説明するための図である。
なお、図5に示すS22の次の処理は、図6に示すS23である。図7に示す時間Jは、酸化アルミニウム膜の成膜処理を1サイクル(1層分の成膜に相当)行うのに必要な時間を示している。また、図8に示す時間Kは、酸化ジルコニウム膜の成膜処理を1サイクル(1層分の成膜に相当)行うのに必要な時間を示している。
図5〜図8を参照して、ALD法を用いて、容量絶縁膜57又は容量絶縁膜66を形成する場合を例に挙げて、本実施の形態の容量絶縁膜形成工程について説明する。
なお、図5に示すS22の次の処理は、図6に示すS23である。図7に示す時間Jは、酸化アルミニウム膜の成膜処理を1サイクル(1層分の成膜に相当)行うのに必要な時間を示している。また、図8に示す時間Kは、酸化ジルコニウム膜の成膜処理を1サイクル(1層分の成膜に相当)行うのに必要な時間を示している。
図5〜図8を参照して、ALD法を用いて、容量絶縁膜57又は容量絶縁膜66を形成する場合を例に挙げて、本実施の形態の容量絶縁膜形成工程について説明する。
始めに、図5及び図6に示す処理が開始されると、S10では、図4に示す成膜装置70に、1層分の酸化アルミニウム膜を連続して成膜するサイクル数(Cサイクル)と、1層分の酸化ジルコニウムを連続して成膜するサイクル数(Dサイクル)と、第1の絶縁膜61、第1の絶縁膜67、及び第2の絶縁膜62,68を積層させる回数(E回)と、S26において1層分の酸化アルミニウム膜を連続して成膜するサイクル数(Fサイクル)とを予め入力する。
先に説明した図2に示す容量絶縁膜57の場合、例えば、Cを1、Dを5、Eを9、Fを1に設定することができる。また、図3に示す容量絶縁膜66の場合、例えば、Cを3、Dを15、Eを3、Fを1に設定することができる。
また、上記Cは、1回の酸化アルミニウム膜の成膜により形成可能な酸化アルミニウム膜の膜厚と、第1の絶縁膜67の所望の厚さから求めることができる。また、上記Dは、1回の酸化ジルコニウム膜の成膜により形成可能な酸化ジルコニウム膜の膜厚と、第2の絶縁膜62,68の所望の厚さから求めることができる。
また、上記Cは、1回の酸化アルミニウム膜の成膜により形成可能な酸化アルミニウム膜の膜厚と、第1の絶縁膜67の所望の厚さから求めることができる。また、上記Dは、1回の酸化ジルコニウム膜の成膜により形成可能な酸化ジルコニウム膜の膜厚と、第2の絶縁膜62,68の所望の厚さから求めることができる。
続く、S11では、図4に示すように、複数の半導体基板11が載置されたウェハボート76を、ヒーター81により加熱(例えば、270℃に加熱)されたプロセスチャンバー72内に収容させる。つまり、下部電極56が形成された半導体基板11を成膜装置70内に設置する(半導体基板設置工程)。この際、プロセスチャンバー72内の温度は低下する。
続く、S13では、ヒーター81により、複数の半導体基板11の温度が第1の温度となるように、複数の半導体基板11を加熱する。また、複数の半導体基板11の温度が第1の温度度となる270℃に到達した後は、複数の半導体基板11の温度が第1の温度を維持するように、複数の半導体基板11の温度を調整する(第1の温度調整工程)。
酸化アルミニウム膜を形成する場合、第1の温度としては、成膜後の酸化アルミニウム膜のリーク電流が小さくなるような最適な温度を用いる。
続く、S13では、ヒーター81により、複数の半導体基板11の温度が第1の温度となるように、複数の半導体基板11を加熱する。また、複数の半導体基板11の温度が第1の温度度となる270℃に到達した後は、複数の半導体基板11の温度が第1の温度を維持するように、複数の半導体基板11の温度を調整する(第1の温度調整工程)。
酸化アルミニウム膜を形成する場合、第1の温度としては、成膜後の酸化アルミニウム膜のリーク電流が小さくなるような最適な温度を用いる。
また、半導体基板11の反りや酸化アルミニウム膜の容量を考慮すると、第1の温度としては、250〜285℃の範囲内の温度を用いるとよい。
なお、第1の温度を250〜285℃の範囲内で設定する詳細な理由については、図10及び図11を参照して後述する。
このように、250〜285℃の範囲内で第1の温度を設定することにより、リーク電流が小さいという特性を有した酸化アルミニウム膜を形成することができる。
なお、以下の説明では、第1の温度として270℃を用いた場合を例に挙げる。
なお、第1の温度を250〜285℃の範囲内で設定する詳細な理由については、図10及び図11を参照して後述する。
このように、250〜285℃の範囲内で第1の温度を設定することにより、リーク電流が小さいという特性を有した酸化アルミニウム膜を形成することができる。
なお、以下の説明では、第1の温度として270℃を用いた場合を例に挙げる。
続く、S15では、複数の半導体基板11に1層の酸化アルミニウム膜を形成する。
ここで、図4及び図7を参照して、ALD(Atomic Layer Deposition)法により、酸化アルミニウム膜を成膜する工程について説明する。
図7を参照するに、複数の半導体基板11の温度が第1の温度(この場合、270℃)に安定する時刻T1から時刻T2までの間、プロセスチャンバー72内に、第1の原料ガスであるTMA(Tri methyl aluminum:Al(CH3)3)を供給して、複数の半導体基板11の第1及び第2の下部電極55,56の表面(第1の絶縁膜61の形成領域)に、TMAを十分に吸着させる(第1ステップ)。
TMAの供給量は、例えば、300sccm(Standard cubic centimeter per minute)とすることができる。
ここで、図4及び図7を参照して、ALD(Atomic Layer Deposition)法により、酸化アルミニウム膜を成膜する工程について説明する。
図7を参照するに、複数の半導体基板11の温度が第1の温度(この場合、270℃)に安定する時刻T1から時刻T2までの間、プロセスチャンバー72内に、第1の原料ガスであるTMA(Tri methyl aluminum:Al(CH3)3)を供給して、複数の半導体基板11の第1及び第2の下部電極55,56の表面(第1の絶縁膜61の形成領域)に、TMAを十分に吸着させる(第1ステップ)。
TMAの供給量は、例えば、300sccm(Standard cubic centimeter per minute)とすることができる。
次いで、時刻T2ではTMAの供給を停止し、時刻T2から時刻T3までの間、プロセスチャンバー72内の圧力を大気圧よりも低い圧力にすることで、プロセスチャンバー72内に残留し、吸着に寄与していないTMAを真空排気する(第2ステップ)。
次いで、時刻T3から時刻T4までの間、プロセスチャンバー72内にパージガスとしてN2ガスを供給すると共に、プロセスチャンバー72内の圧力を200Paまで上げて、プロセスチャンバー72内の雰囲気を置換させる。N2ガスの供給量は、例えば、20SLM(Standard Liter per Minute)とすることができる。
次いで、時刻T4から時刻T5までの間、N2ガスの供給を停止させると共に、プロセスチャンバー72内に、第1の酸化ガスとしてオゾン(O3)(例えば、供給量は20SLM)を供給して、第1及び第2の下部電極55,56等の表面に吸着しているTMAの酸化を促進させ、酸化アルミニウムを生成することで、複数の半導体基板11に酸化アルミニウム膜を成膜する(第3ステップ)。
次いで、時刻T4から時刻T5までの間、N2ガスの供給を停止させると共に、プロセスチャンバー72内に、第1の酸化ガスとしてオゾン(O3)(例えば、供給量は20SLM)を供給して、第1及び第2の下部電極55,56等の表面に吸着しているTMAの酸化を促進させ、酸化アルミニウムを生成することで、複数の半導体基板11に酸化アルミニウム膜を成膜する(第3ステップ)。
次いで、時刻T5ではオゾン(O3)の供給を停止し、時刻T5から時刻T6までの間、プロセスチャンバー72内を真空状態にして、オゾン(O3)を排気する(第4ステップ)。
次いで、時刻T6から時刻T7までの間、プロセスチャンバー72内にN2ガスを供給することで、プロセスチャンバー72内のオゾン(O3)を完全に排気する。
これにより、酸化アルミニウムの1サイクルの成膜工程が終了する。なお、1サイクルの成膜工程により、厚さが0.1nm程度の酸化アルミニウムが形成される。
次いで、時刻T6から時刻T7までの間、プロセスチャンバー72内にN2ガスを供給することで、プロセスチャンバー72内のオゾン(O3)を完全に排気する。
これにより、酸化アルミニウムの1サイクルの成膜工程が終了する。なお、1サイクルの成膜工程により、厚さが0.1nm程度の酸化アルミニウムが形成される。
次いで、図5に示すS17では、酸化アルミニウム膜の成膜をCサイクル行ったか否かの判定が行われる。ここで、Noと判定(否定判定)されると、処理はS15に戻る。また、S17において、Yesと判定(肯定判定)されると、処理はS18に進む。
例えば、第1の絶縁膜61を形成する場合、Cは1なので、1層の酸化アルミニウム膜が1サイクル成膜されると、処理はS18に進む。
また、第1の絶縁膜67を形成する場合、Cは3なので、酸化アルミニウム膜のサイクル数が1サイクル及び2サイクルのときは処理がS17に戻って第1の成膜工程が行われ、第1の絶縁膜61のサイクル数が3サイクルになると第1の絶縁膜67が形成され、処理はS18に進む。
なお、S15及びS17が第1の成膜工程に相当する工程である。
例えば、第1の絶縁膜61を形成する場合、Cは1なので、1層の酸化アルミニウム膜が1サイクル成膜されると、処理はS18に進む。
また、第1の絶縁膜67を形成する場合、Cは3なので、酸化アルミニウム膜のサイクル数が1サイクル及び2サイクルのときは処理がS17に戻って第1の成膜工程が行われ、第1の絶縁膜61のサイクル数が3サイクルになると第1の絶縁膜67が形成され、処理はS18に進む。
なお、S15及びS17が第1の成膜工程に相当する工程である。
このように、複数の半導体基板11の温度を最適温度である第1の温度に保った状態で、酸化アルミニウム膜を1サイクル以上成膜して単層の酸化アルミニウム膜よりなる第1の絶縁膜61もしくは多層の酸化アルミニウム膜よりなる第1の絶縁膜67を形成する。
また、ALD法における1サイクルの成膜では、成膜分子が積層されることなく、単分子として形成される。この1サイクルを所望の膜厚となるまで繰り返す。そのため、ALD法を用いての絶縁膜61,67を形成することにより、絶縁膜61,67の厚さの制御を容易にかつ高精度に行うことができる。
なお、第1の絶縁膜67の厚さは、例えば、0.1〜0.4nmの範囲内の厚さであればよい。また、第1の絶縁膜67を構成する酸化アルミニウム膜の積層数についても上記数値に限定されない。
また、ALD法における1サイクルの成膜では、成膜分子が積層されることなく、単分子として形成される。この1サイクルを所望の膜厚となるまで繰り返す。そのため、ALD法を用いての絶縁膜61,67を形成することにより、絶縁膜61,67の厚さの制御を容易にかつ高精度に行うことができる。
なお、第1の絶縁膜67の厚さは、例えば、0.1〜0.4nmの範囲内の厚さであればよい。また、第1の絶縁膜67を構成する酸化アルミニウム膜の積層数についても上記数値に限定されない。
続く、S18では、第1の絶縁膜61又は第1の絶縁膜67が形成された複数の半導体基板11の温度が、第1の温度よりも低い第2の温度となるように、複数の半導体基板11の温度を調整する(第2の温度調整工程)。
酸化ジルコニウム膜を成膜する場合、第2の温度としては、成膜後の酸化ジルコニウム膜のリーク電流がより低く、且つ誘電率が最も高いという特性を有する最適な温度として210〜220℃を用いる。
酸化ジルコニウム膜を成膜する場合、第2の温度としては、成膜後の酸化ジルコニウム膜のリーク電流がより低く、且つ誘電率が最も高いという特性を有する最適な温度として210〜220℃を用いる。
ところで、酸化ジルコニウム膜を形成する際に使用する第2の原料ガスであるTEMAZ(Tetrakis ethyl methyl amino zirconium:Zr[N(CH3)CH2CH3]4)は、熱に弱く、220℃を超える高い温度ではTEMAZが自己分解してしまう。
そのため、半導体基板11に吸着する前の気相中でTEMAZが分解してしまい、TEMAZ自身の半導体基板11への吸着が困難となるため、220℃を超える高い温度ではALD法を用いた酸化ジルコニウム膜の成膜を行うことができない。
また、200℃以下の温度で酸化ジルコニウム膜を成膜した場合、多くの不純物を含んだ酸化ジルコニウム膜が形成されてしまうため、リーク電流が増大してしまう。
上記理由により、第2の温度としては、210〜220℃の範囲内の温度を用いるとよい。
このように、210〜220℃の範囲内で第2の温度を設定することにより、誘電率が高い(誘電率が40程度)という特性を有した第2の絶縁膜62,68を形成することができる。
なお、以下の説明では、第2の温度として215℃を用いた場合を例に挙げる。
そのため、半導体基板11に吸着する前の気相中でTEMAZが分解してしまい、TEMAZ自身の半導体基板11への吸着が困難となるため、220℃を超える高い温度ではALD法を用いた酸化ジルコニウム膜の成膜を行うことができない。
また、200℃以下の温度で酸化ジルコニウム膜を成膜した場合、多くの不純物を含んだ酸化ジルコニウム膜が形成されてしまうため、リーク電流が増大してしまう。
上記理由により、第2の温度としては、210〜220℃の範囲内の温度を用いるとよい。
このように、210〜220℃の範囲内で第2の温度を設定することにより、誘電率が高い(誘電率が40程度)という特性を有した第2の絶縁膜62,68を形成することができる。
なお、以下の説明では、第2の温度として215℃を用いた場合を例に挙げる。
続く、S19では、第1の絶縁膜61又は第1の絶縁膜67が形成された複数の半導体基板11に酸化ジルコニウム膜を成膜する。
ここで、図4及び図8を参照して、第2の成膜工程について説明する。
図8を参照するに、複数の半導体基板11の温度が第2の温度(この場合、215℃)に安定する時刻T1から時刻T2までの間、プロセスチャンバー72内に、第2の原料ガスであるTEMAZを供給して、複数の半導体基板11の第1及び第2の下部電極55,56等の表面(酸化ジルコニウム膜の形成領域)に、TEMAZを十分に吸着させる(第1ステップ)。TEMAZの供給量は、例えば、0.5sccmとすることができる。
ここで、図4及び図8を参照して、第2の成膜工程について説明する。
図8を参照するに、複数の半導体基板11の温度が第2の温度(この場合、215℃)に安定する時刻T1から時刻T2までの間、プロセスチャンバー72内に、第2の原料ガスであるTEMAZを供給して、複数の半導体基板11の第1及び第2の下部電極55,56等の表面(酸化ジルコニウム膜の形成領域)に、TEMAZを十分に吸着させる(第1ステップ)。TEMAZの供給量は、例えば、0.5sccmとすることができる。
次いで、時刻T2ではTEMAZの供給を停止させ、時刻T2から時刻T3までの間、プロセスチャンバー72内の圧力を大気圧よりも低い圧力にすることで、プロセスチャンバー72内に残留し、吸着に寄与していないTEMAZを真空排気する(第2ステップ)。
次いで、時刻T3から時刻T4までの間、プロセスチャンバー72内にパージガスとしてN2ガスを供給すると共に、プロセスチャンバー72内の圧力を200Paまで上げて、プロセスチャンバー72内の雰囲気を置換させる。このときのN2ガスの供給量は、例えば、20SLMとすることができる。
次いで、時刻T4ではN2ガスの供給を停止させ、時刻T4から時刻T5までの間、プロセスチャンバー72内に、第2の酸化ガスとしてオゾン(O3)ガス(供給量は、例えば、20SLM)を供給して、第1及び第2の下部電極55,56等の表面に吸着しているTEMAZの酸化を促進させ、酸化ジルコニウムを生成することで、複数の半導体基板11に酸化ジルコニウム膜を成膜する(第3ステップ)。
次いで、時刻T4ではN2ガスの供給を停止させ、時刻T4から時刻T5までの間、プロセスチャンバー72内に、第2の酸化ガスとしてオゾン(O3)ガス(供給量は、例えば、20SLM)を供給して、第1及び第2の下部電極55,56等の表面に吸着しているTEMAZの酸化を促進させ、酸化ジルコニウムを生成することで、複数の半導体基板11に酸化ジルコニウム膜を成膜する(第3ステップ)。
次いで、時刻T5ではO3ガスの供給を停止させ、時刻T5から時刻T6までの間、プロセスチャンバー72内を真空状態にして、オゾン(O3)を排気する(第4ステップ)。
次いで、時刻T6から時刻T7までの間、プロセスチャンバー72内にN2ガスを供給することで、プロセスチャンバー72内のオゾン(O3)を完全に排気する。
これにより、酸化ジルコニウム膜の1サイクルの成膜工程が終了する。なお、1サイクルの成膜工程により、厚さが0.14nm程度の酸化ジルコニウム膜が形成される。
次いで、時刻T6から時刻T7までの間、プロセスチャンバー72内にN2ガスを供給することで、プロセスチャンバー72内のオゾン(O3)を完全に排気する。
これにより、酸化ジルコニウム膜の1サイクルの成膜工程が終了する。なお、1サイクルの成膜工程により、厚さが0.14nm程度の酸化ジルコニウム膜が形成される。
次いで、図5に示すS21では、酸化ジルコニウム膜の成膜をDサイクル行ったか否かの判定が行われる。ここで、Noと判定されると、処理はS19に戻る。また、S21において、Yesと判定されると、処理はS22に進む。なお、S19及びS21が第2の積層膜形成工程に相当する。
例えば、第2の絶縁膜62を形成する場合、Dは5なので、酸化ジルコニウム膜のサイクル数が1〜4サイクルのときは処理がS19に戻り、酸化ジルコニウム膜の成膜が行われ、酸化ジルコニウム膜のサイクル数が5サイクルになると第2の絶縁膜62が形成され、処理はS22に進む。第2の絶縁膜62の厚さは、例えば、0.7nmとすることができる。
例えば、第2の絶縁膜62を形成する場合、Dは5なので、酸化ジルコニウム膜のサイクル数が1〜4サイクルのときは処理がS19に戻り、酸化ジルコニウム膜の成膜が行われ、酸化ジルコニウム膜のサイクル数が5サイクルになると第2の絶縁膜62が形成され、処理はS22に進む。第2の絶縁膜62の厚さは、例えば、0.7nmとすることができる。
また、第2の絶縁膜68を形成する場合、Dは15なので、酸化ジルコニウム膜のサイクル数が1〜14サイクルのときは処理がS19に戻り、酸化ジルコニウム膜の成膜が行われ、酸化ジルコニウム膜のサイクル回数が15サイクルになると第2の絶縁膜68が形成され、処理はS22に進む。第2の絶縁膜68の厚さは、例えば、2.1nmとすることができる。
このように、複数の半導体基板11の温度を最適温度である第2の温度に保った状態で、酸化ジルコニウム膜を繰り返し成膜して第2の絶縁膜62,68を形成する。
また、ALD法を用いて酸化ジルコニウム膜を形成することにより、第2の絶縁膜62,68の厚さの制御を容易にかつ高精度に行うことができる。
なお、第2の絶縁膜62,68の厚さは、例えば、1.0nm〜3.0nmの厚さであればよい。また、第2の絶縁膜62,68を構成する酸化ジルコニウム膜の積層数についても上記積層数に限定されない。
また、ALD法を用いて酸化ジルコニウム膜を形成することにより、第2の絶縁膜62,68の厚さの制御を容易にかつ高精度に行うことができる。
なお、第2の絶縁膜62,68の厚さは、例えば、1.0nm〜3.0nmの厚さであればよい。また、第2の絶縁膜62,68を構成する酸化ジルコニウム膜の積層数についても上記積層数に限定されない。
続く、S22では、第1の絶縁膜61,67及び第2の絶縁膜62,68をそれぞれE回積層させたか否かの判定が行われる。
例えば、容量絶縁膜57を形成する場合、Eは9なので、第1の絶縁膜61及び第2の絶縁膜62がそれぞれ9回積層されたか否かの判定が行われる。この場合、Eが1〜8のときにはNoと判定されて、処理はS13に戻り、Eが9のときにはYesと判定されて処理はS23に進む。
また、容量絶縁膜66を形成する場合、Eは3なので、第1の絶縁膜67及び第2の絶縁膜68がそれぞれ3回積層されたか否かの判定が行われる。この場合、Eが1〜2のときにはNoと判定されて、処理はS13に戻り、Eが3のときにはYesと判定されて処理はS23に進む。
なお、上記Eの値は、上記回数に限定されない。Eの値は、目的に応じて適宜選択することができる。また、S19及びS21が第2の成膜工程に相当し、S13、S15、S17、S18、S19、S21、及びS22が繰り返し工程に相当する。
例えば、容量絶縁膜57を形成する場合、Eは9なので、第1の絶縁膜61及び第2の絶縁膜62がそれぞれ9回積層されたか否かの判定が行われる。この場合、Eが1〜8のときにはNoと判定されて、処理はS13に戻り、Eが9のときにはYesと判定されて処理はS23に進む。
また、容量絶縁膜66を形成する場合、Eは3なので、第1の絶縁膜67及び第2の絶縁膜68がそれぞれ3回積層されたか否かの判定が行われる。この場合、Eが1〜2のときにはNoと判定されて、処理はS13に戻り、Eが3のときにはYesと判定されて処理はS23に進む。
なお、上記Eの値は、上記回数に限定されない。Eの値は、目的に応じて適宜選択することができる。また、S19及びS21が第2の成膜工程に相当し、S13、S15、S17、S18、S19、S21、及びS22が繰り返し工程に相当する。
次いで、図6に示すS23では、複数の半導体基板11の温度が第1の温度(例えば、270)となるように、複数の半導体基板11の温度を調整し、複数の半導体基板11の温度を第1の温度に保持する。
その後、処理はS25に進む。なお、S23における第1の温度は、270℃に限定されない。第1の温度は、250〜285℃の範囲内で適宜選択することができる。
その後、処理はS25に進む。なお、S23における第1の温度は、270℃に限定されない。第1の温度は、250〜285℃の範囲内で適宜選択することができる。
次いで、S25では、最後に形成された第2の絶縁膜62,68の表面に、1層の酸化アルミニウム膜を形成し、処理はS26に進む。S25では、先に説明した図7に示す酸化アルミニウム膜の成膜工程と同様な手法により、第1の絶縁膜61を形成する。
このように、複数の第2の絶縁膜62,68の両面を挟み込むように、酸化アルミニウム膜を形成することで、上部電極58を構成するTiN膜を形成する際にTiNと酸化ジルコニウム膜が反応して酸化ジルコニウム膜の膜質劣化を招く問題を回避することができる。
このように、複数の第2の絶縁膜62,68の両面を挟み込むように、酸化アルミニウム膜を形成することで、上部電極58を構成するTiN膜を形成する際にTiNと酸化ジルコニウム膜が反応して酸化ジルコニウム膜の膜質劣化を招く問題を回避することができる。
続く、S26では、第1の絶縁膜61の成膜をFサイクル行ったか否かの判定が行われる。ここで、Noと判定されると、処理はS25に戻る。また、S26において、Yesと判定されると、容量絶縁膜形成工程の処理は終了する。
容量絶縁膜57あるいは容量絶縁膜66を形成する場合のいずれも、Fは1なので、1層の酸化アルミニウム膜が成膜されると容量絶縁膜が形成され、処理はS27に進む。
ただし、Fサイクルを2サイクルもしくは3サイクルに設定することも可能であり。この場合には図6に示すように、S26のステップで最終サイクルか否かが判断される。
なお、先に説明したように、容量絶縁膜57を構成する酸化アルミニウム膜61の合計の厚さは、容量絶縁膜66を構成する酸化アルミニウム膜の合計の厚さと同じであり、容量絶縁膜57を構成する酸化ジルコニウム膜の合計の厚さは、容量絶縁膜66を構成する酸化ジルコニウム膜の合計の厚さと同じである。よって、容量絶縁膜57は、容量絶縁膜66と同じ特性を有する膜である。
続く、S27では、容量絶縁膜57あるいは容量絶縁膜66が形成された半導体基板11を図4に示す成膜装置70から取り出す(半導体基板取出工程)。
これにより、図5及び図6に示す容量絶縁膜形成工程は、終了する。
容量絶縁膜57あるいは容量絶縁膜66を形成する場合のいずれも、Fは1なので、1層の酸化アルミニウム膜が成膜されると容量絶縁膜が形成され、処理はS27に進む。
ただし、Fサイクルを2サイクルもしくは3サイクルに設定することも可能であり。この場合には図6に示すように、S26のステップで最終サイクルか否かが判断される。
なお、先に説明したように、容量絶縁膜57を構成する酸化アルミニウム膜61の合計の厚さは、容量絶縁膜66を構成する酸化アルミニウム膜の合計の厚さと同じであり、容量絶縁膜57を構成する酸化ジルコニウム膜の合計の厚さは、容量絶縁膜66を構成する酸化ジルコニウム膜の合計の厚さと同じである。よって、容量絶縁膜57は、容量絶縁膜66と同じ特性を有する膜である。
続く、S27では、容量絶縁膜57あるいは容量絶縁膜66が形成された半導体基板11を図4に示す成膜装置70から取り出す(半導体基板取出工程)。
これにより、図5及び図6に示す容量絶縁膜形成工程は、終了する。
図9(a)は、図2に示す容量絶縁膜57を形成する際の処理シーケンスを示す図であり、図9(b)は、図3に示す容量絶縁膜66を形成する際の処理シーケンスを示す図である。具体的には、図9(a)及び図9(b)は、酸化アルミニウム膜の成膜タイミング及び成膜サイクル、酸化ジルコニウム膜の成膜タイミング及び成膜サイクル、成膜温度、及び処理時間の関係を示す図である。
また、図9(a)に示すTaは、容量絶縁膜57を形成する際の処理時間(以下、「処理時間Ta」という)を示しており、図9(b)に示すTbは、容量絶縁膜66を形成する際の処理時間(以下、「処理時間Tb」という)を示している。
また、図9に示すTcは、処理時間Taから処理時間Tbを引き算した時間(以下、「時間Tc」という)を示している。
また、図9(a)に示すTaは、容量絶縁膜57を形成する際の処理時間(以下、「処理時間Ta」という)を示しており、図9(b)に示すTbは、容量絶縁膜66を形成する際の処理時間(以下、「処理時間Tb」という)を示している。
また、図9に示すTcは、処理時間Taから処理時間Tbを引き算した時間(以下、「時間Tc」という)を示している。
ここで、図9を参照して、図5及び図6に示すフローチャートにより、容量絶縁膜57を形成する際の処理時間Taと、図5及び図6に示すフローチャートにより、容量絶縁膜57と同じ特性を有した容量絶縁膜66を形成する際の処理時間Taとを比較した結果について説明する。
図9(a)に示すように、容量絶縁膜57は、単層(1サイクル)の酸化アルミニウム膜と5層(5サイクル)の酸化ジルコニウム膜を1積層単位として9回積層し、最後に単層の酸化アルミニウム膜を積層して形成している。前述のように、酸化アルミニウム膜の最適な成膜温度範囲は250〜285℃の範囲であり、酸化ジルコニウム膜の最適な成膜温度範囲は210〜220℃の範囲である。同じ成膜装置70で酸化アルミニウム膜と酸化ジルコニウム膜を交互に成膜するためには、各々の成膜工程の前に半導体基板11すなわち成膜装置70の温度を調整するステップが必要となる。
酸化アルミニウム膜の成膜が終了し、酸化アルミニウム膜の上に酸化ジルコニウム膜を形成する場合には270℃から215℃まで降温調整するステップが必要である。また、酸化ジルコニウム膜の成膜が終了し、酸化ジルコニウム膜の上に酸化アルミニウム膜を形成する場合には215℃から270℃まで昇温調整するステップが必要である。図9(a)の場合は、少なくとも20回の温度調整ステップが必要となる。
酸化アルミニウム膜の成膜が終了し、酸化アルミニウム膜の上に酸化ジルコニウム膜を形成する場合には270℃から215℃まで降温調整するステップが必要である。また、酸化ジルコニウム膜の成膜が終了し、酸化ジルコニウム膜の上に酸化アルミニウム膜を形成する場合には215℃から270℃まで昇温調整するステップが必要である。図9(a)の場合は、少なくとも20回の温度調整ステップが必要となる。
一方、図9(b)に示すように、容量絶縁膜66は3層(3サイクル)の酸化アルミニウム膜と15層(15サイクル)の酸化ジルコニウム膜を1積層単位として3回積層し、最後に単層の酸化アルミニウム膜を積層して形成している。この場合には、少なくとも8回の温度調整ステップが必要となる。
図4に示したように、量産対応のALD成膜装置では複数の半導体基板11を同時に処理することが可能なバッチ式処理装置が用いられる。バッチ処理装置は、複数の半導体基板11の温度均一性を確保する点では優れた装置であるが、熱容量が極めて大きいために温度を短時間に変更調整することが不得手となる欠点がある。したがって、温度調整ステップは少ない方が望ましい。
図4に示したように、量産対応のALD成膜装置では複数の半導体基板11を同時に処理することが可能なバッチ式処理装置が用いられる。バッチ処理装置は、複数の半導体基板11の温度均一性を確保する点では優れた装置であるが、熱容量が極めて大きいために温度を短時間に変更調整することが不得手となる欠点がある。したがって、温度調整ステップは少ない方が望ましい。
容量絶縁膜57と容量絶縁膜66はリーク電流の低減および容量の増大の点で同じ特性を有するものであるが、生産性の優劣の点では大きな差があり、温度調整ステップが20回となる図9(a)のシーケンスよりも、温度調整ステップが少ない図9(b)のシーケンスを用いる方が生産性を向上できる点で望ましい。
図9(a)のシーケンス及び図9(a)のシーケンスの場合、容量絶縁膜57と同じ特性を有した容量絶縁膜66を、容量絶縁膜57を形成する時間Taよりも時間Tcの分だけ短い時間で形成することができる。
なお、酸化アルミニウム膜及び酸化ジルコニウム膜を1サイクルずつ交互に成膜する毎に、チャンバー内の温度を変更して、酸化アルミニウム膜及び酸化ジルコニウム膜を成膜する容量絶縁膜の形成方法と比較すると、容量絶縁膜57を形成する際に必要な時間Ta(プロセス時間)は短い。
図9(a)のシーケンス及び図9(a)のシーケンスの場合、容量絶縁膜57と同じ特性を有した容量絶縁膜66を、容量絶縁膜57を形成する時間Taよりも時間Tcの分だけ短い時間で形成することができる。
なお、酸化アルミニウム膜及び酸化ジルコニウム膜を1サイクルずつ交互に成膜する毎に、チャンバー内の温度を変更して、酸化アルミニウム膜及び酸化ジルコニウム膜を成膜する容量絶縁膜の形成方法と比較すると、容量絶縁膜57を形成する際に必要な時間Ta(プロセス時間)は短い。
図10は、酸化アルミニウム膜の最適な温度範囲の根拠となる、酸化アルミニウム膜が形成された半導体基板の相対的な反り量と酸化アルミニウム膜の成膜温度との関係、及び酸化アルミニウム膜の容量の増加率と酸化アルミニウム膜の成膜温度との関係を示す図である。なお、図11では、1サイクルにより形成可能な単層の酸化アルミニウム膜の厚さと成膜温度との関係を示している。
ここで、図10に示す半導体基板の相対的な反り量の求め方について説明する。
始めに、異なる成膜温度で形成された酸化アルミニウム膜を有した半導体基板を複数準備する。次いで、酸化アルミニウム膜が形成された半導体基板を光学顕微鏡(図示せず)のステージ上に載置し、半導体基板の中心を通過する直線上に位置する半導体基板の計測位置(100箇所)にフォーカスを合わせた際の光学顕微鏡のレンズの高さデータ(具体的には、半導体基板の計測位置を基準としたときの光学顕微鏡のレンズの高さデータ)を取得する。
ここで、図10に示す半導体基板の相対的な反り量の求め方について説明する。
始めに、異なる成膜温度で形成された酸化アルミニウム膜を有した半導体基板を複数準備する。次いで、酸化アルミニウム膜が形成された半導体基板を光学顕微鏡(図示せず)のステージ上に載置し、半導体基板の中心を通過する直線上に位置する半導体基板の計測位置(100箇所)にフォーカスを合わせた際の光学顕微鏡のレンズの高さデータ(具体的には、半導体基板の計測位置を基準としたときの光学顕微鏡のレンズの高さデータ)を取得する。
この高さデータの取得を酸化アルミニウム膜が形成された各半導体基板に対して行う。このとき、第1の基準値として、300℃で成膜された酸化アルミニウム膜が形成された半導体基板の100箇所の高さデータの最大値から最小値を引き算した値を100とし、第2の基準値として、210℃で成膜された酸化アルミニウム膜が形成された半導体基板の100箇所の高さデータの最大値から最小値を引き算した値を0とする。
次いで、210℃及び300℃以外の温度で成膜された酸化アルミニウム膜が形成された半導体基板の100箇所の高さデータの最大値から最小値を引き算した値を、上記第1及び第2の基準値に基づき、0以上の数値に変換する。このようにして求められた値が、図10に示す半導体基板の相対的な反り量となる。
次いで、210℃及び300℃以外の温度で成膜された酸化アルミニウム膜が形成された半導体基板の100箇所の高さデータの最大値から最小値を引き算した値を、上記第1及び第2の基準値に基づき、0以上の数値に変換する。このようにして求められた値が、図10に示す半導体基板の相対的な反り量となる。
また、図10に示す酸化アルミニウム膜の容量の増加率は、異なる温度で形成された酸化アルミニウム膜の容量値が、210℃の温度で形成された酸化アルミニウム膜の容量値(これを100%とする)を基準としたときにどれくらい増加したかを示す値である。
図10に示すように、酸化アルミニウム膜の成膜温度が高くなると、半導体基板の相対的な反りが大きくなる。また、半導体基板の相対的な反りが70を超えると、酸化アルミニウム膜にリーク電流が発生し、これにより容量絶縁膜57,66にクラックや剥がれが生じることが確認できた。
そのため、図10に示す半導体基板の相対的な反り量は、70以下にする必要があることが確認できた。このことから、半導体基板の相対的な反り量を考慮すると、酸化アルミニウム膜の成膜温度を285℃以下にする必要があることが確認できた。
そのため、図10に示す半導体基板の相対的な反り量は、70以下にする必要があることが確認できた。このことから、半導体基板の相対的な反り量を考慮すると、酸化アルミニウム膜の成膜温度を285℃以下にする必要があることが確認できた。
図10に示すように、酸化アルミニウム膜の容量の増加率は、成膜温度が250℃以上になると安定することが確認できた。これは、図11に示すように、成膜温度が高温になるにつれて、一度の第1の成膜工程により形成可能な酸化アルミニウム膜の厚さが薄くなっていることが分かった。これは、酸化アルミニウム膜が緻密な膜質となり、膜中に含有される不純物が減少してリーク電流の経路が減少したためと推測できる。よって、酸化アルミニウム膜の成膜温度は、250℃以上にする必要があることが確認できた。
上記結果から、酸化アルミニウム膜を成膜するときの第1の温度は、250〜285℃の範囲内で設定するとよいということが確認できた。また、上記温度範囲で、酸化アルミニウム膜を成膜することで、半導体基板の相対的な反り量を許容値内(図10に示す70以内)にした上で、リーク電流を抑制して、容量値を高めることができた。
上記結果から、酸化アルミニウム膜を成膜するときの第1の温度は、250〜285℃の範囲内で設定するとよいということが確認できた。また、上記温度範囲で、酸化アルミニウム膜を成膜することで、半導体基板の相対的な反り量を許容値内(図10に示す70以内)にした上で、リーク電流を抑制して、容量値を高めることができた。
本発明の半導体装置の製造方法によれば、ALD法により形成する酸化アルミニウム膜と酸化ジルコニウム膜の積層膜において、同一成膜装置内で250〜285℃の温度範囲で形成する酸化アルミニウム膜と210〜220℃の温度範囲で形成する酸化ジルコニウム膜の積層膜とすることにより、リーク電流を抑制し、容量の大きな容量絶縁膜57,66を有するキャパシタを得ることができる。
また、第1の温度(250〜285℃)で酸化アルミニウム膜を複数回成膜して第1の絶縁膜67を形成し、第2の温度(210〜220℃)で酸化ジルコニウム膜を複数回成膜して第2の絶縁膜68を形成することにより、容量絶縁膜66を形成する際に必要な温度調整の回数をより少なくできるので、容量絶縁膜の特性を同じに維持したまま、チャンバー内の温度の切り替えによる温度調整に必要な時間を短縮して生産性を向上することが可能となる。
また、第1の温度(250〜285℃)で酸化アルミニウム膜を複数回成膜して第1の絶縁膜67を形成し、第2の温度(210〜220℃)で酸化ジルコニウム膜を複数回成膜して第2の絶縁膜68を形成することにより、容量絶縁膜66を形成する際に必要な温度調整の回数をより少なくできるので、容量絶縁膜の特性を同じに維持したまま、チャンバー内の温度の切り替えによる温度調整に必要な時間を短縮して生産性を向上することが可能となる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、キャパシタを備えた半導体装置の製造方法に適用可能である。
10…半導体装置、11…半導体基板、11a…表面、12…素子分離領域、13不純物拡散領域、14…ゲート絶縁膜、15,16…ゲート電極、17…第1のエッチング用マスク膜、18,32…サイドウォール、21…第1の絶縁膜、22,23…第1のコンタクトプラグ、24…第2の絶縁膜、25,26…第2のコンタクトプラグ、28,29…ビット線、31…第2のエッチング用マスク膜、33…第3の絶縁膜、34…第3のコンタクトプラグ、35…容量コンタクトパッド、37…エッチング用ストッパー膜、38…第4の絶縁膜、41…第1のサポート膜、42…第5の絶縁膜、43…第2のサポート膜、43a…開口部、45,65…キャパシタ、47…第6の絶縁膜、48,49…第4のコンタクトプラグ、51…配線、52…第3のエッチング用マスク膜、53…第7の絶縁膜、55…第1の下部電極、56…第2の下部電極、57,66…容量絶縁膜、58…上部電極、61,67…第1の絶縁膜、62,68…第2の絶縁膜、70…成膜装置、72…プロセスチャンバー、73…筐体、74…排気部、74a…排気口、76…ウェハボート、77…駆動部、79…ガス供給管、81…ヒーター、A…メモリセル領域、B…周辺回路領域、C…領域、Ta,Tb…処理時間、J,K,Tc…時間
Claims (12)
- 半導体基板上に、下部電極、容量絶縁膜、及び上部電極よりなるキャパシタを備えた半導体装置の製造方法であって、
前記半導体基板上に、前記下部電極を形成する下部電極形成工程と、
前記下部電極が形成された前記半導体基板を成膜装置内に設置する半導体基板設置工程と、
前記半導体基板の温度を前記第1の温度に保持する第1の温度調整工程と、
前記下部電極を覆うように、前記第1の温度に保持された前記半導体基板上に第1の絶縁膜を成膜する第1の成膜工程と、
前記第1の絶縁膜成膜工程後、前記半導体基板を第2の温度に保持する第2の温度調整工程と、
前記第1の絶縁膜の表面を覆うように、前記第2の温度に保持された前記半導体基板上に第2の絶縁膜を成膜する第2の成膜工程と、
前記第1の温度調整工程、前記第1の成膜工程、前記第2の温度調整工程、及び前記第2の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、
前記容量絶縁膜が形成された前記半導体基板を前記成膜装置から取り出す半導体基板取出工程と、
前記容量絶縁膜を覆うように、前記上部電極を形成する上部電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1の成膜工程は、第1の原料ガスを供給する第1ステップ、前記第1の原料ガスを真空排気する第2ステップ、第1の酸化ガスを供給する第3ステップ、及び前記第1の酸化ガスを真空排気する第4ステップを含み、
前記第1の成膜工程では、前記第1ステップから前記第4のステップまでを1サイクルとし、該1サイクルを少なくとも1回以上繰り返すことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記第1の成膜工程では、前記1サイクルを3〜5回繰り返すことを特徴とする請求項2記載の半導体装置の製造方法。
- 前記第1の絶縁膜が酸化アルミニウム膜であることを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第1の温度は、250℃〜285℃の範囲内の温度であることを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第1の絶縁膜の厚さは、0.1nm〜0.4nmの範囲内であることを特徴とする請求項1ないし5のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第2の成膜工程は、第2の原料ガスを供給する第1ステップ、前記第2の原料ガスを真空排気する第2ステップ、第2の酸化ガスを供給する第3ステップ、及び前記第2の酸化ガスを真空排気する第4ステップを含み、
前記第2の成膜工程では、前記第1ステップから前記第4のステップまでを1サイクルとし、該1サイクルを少なくとも1回以上繰り返すことを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置の製造方法。 - 前記第2の成膜工程では、前記1サイクルを5〜15回繰り返すことを特徴とする請求項7記載の半導体装置の製造方法。
- 前記第2の絶縁膜が酸化ジルコニウム膜であることを特徴とする請求項1ないし8のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第2の温度が210℃〜220℃の範囲内であることを特徴とする請求項1ないし9のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第2の絶縁膜の厚さは、0.7nm〜3.0nmの範囲内であることを特徴とする請求項1ないし10のうち、いずれか1項記載の半導体装置の製造方法。
- 前記容量絶縁膜を形成する工程は、前記成膜装置から前記半導体基板を取り出す前に、前記繰り返し工程において最後に形成された前記第2の絶縁膜を覆うように、前記第1の温度に保持された前記半導体基板上に、前記第1の絶縁膜を形成する工程を含むことを特徴とする請求項1ないし11のうち、いずれか1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010068180A JP2011204751A (ja) | 2010-03-24 | 2010-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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Publications (1)
Publication Number | Publication Date |
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JP2011204751A true JP2011204751A (ja) | 2011-10-13 |
Family
ID=44881139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2010068180A Pending JP2011204751A (ja) | 2010-03-24 | 2010-03-24 | 半導体装置の製造方法 |
Country Status (1)
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JP (1) | JP2011204751A (ja) |
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---|---|---|---|---|
US8912628B2 (en) | 2011-12-07 | 2014-12-16 | Ps4 Luxco S.A.R.L. | Semiconductor device and method for manufacturing the same |
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