KR20050007496A - 원자층 적층 방식의 복합막 형성방법 및 이를 이용한반도체 소자의 커패시터 형성방법 - Google Patents

원자층 적층 방식의 복합막 형성방법 및 이를 이용한반도체 소자의 커패시터 형성방법 Download PDF

Info

Publication number
KR20050007496A
KR20050007496A KR1020030046173A KR20030046173A KR20050007496A KR 20050007496 A KR20050007496 A KR 20050007496A KR 1020030046173 A KR1020030046173 A KR 1020030046173A KR 20030046173 A KR20030046173 A KR 20030046173A KR 20050007496 A KR20050007496 A KR 20050007496A
Authority
KR
South Korea
Prior art keywords
oxide film
metal oxide
film
adsorption
metal
Prior art date
Application number
KR1020030046173A
Other languages
English (en)
Inventor
남갑진
권종완
최한메
임재순
이승환
김기철
김성태
김영선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030046173A priority Critical patent/KR20050007496A/ko
Priority to US10/884,507 priority patent/US7135422B2/en
Publication of KR20050007496A publication Critical patent/KR20050007496A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/403—Oxides of aluminium, magnesium or beryllium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/405—Oxides of refractory metals or yttrium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45529—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making a layer stack of alternating different compositions or gradient compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31616—Deposition of Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31637—Deposition of Tantalum oxides, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31645—Deposition of Hafnium oxides, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

누설전류를 감소시키며, 유전율을 증가시킬 수 있는 효율적인 원자층 적층 방식의 복합막 형성방법 및 이를 이용한 반도체 소자의 커패시터 형성방법이 개시되어 있다. 일정 온도로 유지되는 동일 챔버 내에서, 제1 금속 전구체를 도입하여 산화막을 형성할 때는 수증기를 산화제로써 사용하며, 제2 금속 전구체를 도입하여 산화막을 형성할 때는 오존을 산화제로써 사용한다. 따라서, 계면산화막의 형성을 억제하며 복합막으로 이루어진 유전막을 형성한다. 이와 같이, 초기에 수증기를 산화제로써 사용하여 계면산화막의 형성을 방지함으로써 누설전류를 감소시키고, 복합막으로 이루어진 유전막을 형성함으로써 유전율을 증가시킬 수 있다.

Description

원자층 적층 방식의 복합막 형성방법 및 이를 이용한 반도체 소자의 커패시터 형성방법{METHOD FOR FORMING MULTI-LAYER USING ATOMIC LAYER DEPOSITION AND METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}
본 발명은 원자층 적층 방식의 복합막 형성방법 및 이를 이용한 반도체 소자의 커패시터 형성방법에 관한 것으로, 보다 상세하게는 동일 챔버 내에서 전기적 특성이 우수한 유전막을 형성할 수 있는 원자층 적층 방식의 복합막 형성방법 및 이를 이용한 반도체 소자의 커패시터 형성방법을 제공하는데 있다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 반도체 소자가 요구되고 있다. 반도체 소자의 데이터 전송속도를 높이기 위해서는 하나의 칩(chip) 상에 고집적도로 셀들을 집적시켜야한다.
따라서, 반도체 소자에 셀(cell)들을 집적시키기 위해 디자인 룰(design rule)을 축소시키는 작업이 활발하게 진행되고 있다.
특히, 디램(Dynamic Random Access Memory; 이하, DRAM이라 한다.)에 있어서, 신호를 전달하고 저장하기 위해 커패시터는 큰 축적용량이 필요하다.
일반적으로, 커패시터의 축적용량 C는
의 식으로 구해진다. 여기서,및 ε는 각기 진공 중에서의 유전율 및 커패시터 유전막의 유전율을 의미하며, A는 커패시터의 유효면적을 나타내고, d는 유전체막의 두께를 의미한다.
상기 식으로부터 알 수 있듯이, 축적용량을 향상시키기 위해서는 높은 유전율을 갖는 유전체막을 형성하는 방법, 커패시터의 유효면적을 증가시키는 방법, 그리고 유전체막의 두께를 감소시키는 방법 등을 고려할 수 있다.
유전막의 두께를 감소시키는 방법은 현재의 고집적 소자에서 사용되는 실리콘질화막/실리콘산화막의 물리적 두께를 감소시켜 전기적 유효두께를 감소시키는 것이다. 그러나, 실질적으로 누설전류가 발생하는 것을 방지하기 위한 실리콘질화막/실리콘산화막의 두께 감소의 한계는 전기적으로 약 40Å(Toxeq 40A) 정도로 여겨지고 있다.
커패시터의 유효면적을 증가시키는 방법은 정해진 단면적에서 커패시터 전극을 3차원 구조로 형성하는 것이다. 그러나, 공정스텝이 증가할 뿐 아니라, 현재 공정에서는 그 한계에 다다르고 있다.
즉, 반도체 소자가 축소(shrink)되면서 안정된 정전용량 확보를 요구하지만 커패시터 유전막의 두께 감소나 공정증가에 의한 커패시터 면적 증가로는 안정된정전용량을 확보하기가 어렵다.
따라서, 최근 유전율이 높은 유전물질에 대한 연구가 활발히 진행되고 있다.
일반적으로 반도체 공정에서 커패시터는 하부전극, 유전막 및 상부전극으로 이루어진다.
상기 유전막을 형성하기 위한 방법으로는, 얇은 막을 우수한 스텝 커버리지로 갖도록 형성하기 위해서 원자층 적층(atomic layer deposition; 이하, "ALD"라고 한다.) 방식의 사용이 대두되고 있다.
상기 ALD 방식은 금속 전구체(precursor) 및 산소, 오존 및 H2O 등의 산화제를 기판 상에 차례로 공급하고, 공급 사이에 비활성 기체로 퍼지(purge)하는 것을 특징으로 한다. 예컨대, 기판 상에 금속 전구체를 도입하여 물리화학적으로 막을 흡착시키고, 퍼지 하여 물리적으로 부착된 전구체를 제거한다. 이후, 상기 막 상에 산화제를 제공하여 상기 흡착된 전구체와 반응시킴으로써 원하는 산화막을 형성한다.
일반적으로 단일막 보다는 복합막을 형성할 때, 전기적 특성을 향상시킬 수 있다. 예컨대, 누설전류에 대한 특성이 양호한 알루미늄산화막 및 유전율이 높은 하프늄산화막 또는 티타늄산화막의 복합막이 널리 사용되고 있다.
이때, 산화제는 선택적으로 사용할 수 있으나 산화제의 종류에 따라 막의 특성이 변화하게 되어 산화제의 선택은 중요하다. 예컨대, 수증기는 증착온도가 낮은 반면, 막내 불순물의 함량이 높아 열화되기 쉬우며, 오존은 막질은 개선되는 반면증착온도가 상승한다. 공정적용면에 있어서, 오존이 산화력이 우수하고 막질이 양호하므로 주로 사용되고 있으나, 상기 오존의 우수한 산화력에 의해 하부전극 상에 계면산화막이 매우 두껍게 형성된다.
도 1a 내지 도 1b는 일반적인 ALD 방식에 의한 유전막 형성방법을 나타낸 단면도이다.
도 1a를 참조하면, 도전영역이 정의된 반도체 기판(100) 상에 하부전극 용 도전물질을 도포하고, 일반적인 가공방법에 의해 패터닝하여 하부전극(102)을 형성한다.
도 1b를 참조하면, 상기 하부전극(102) 상에 오존을 산화제로 사용하여 유전막(106)을 형성한다. 이때, 상기 오존의 산화력이 매우 강하므로 상기 하부전극 표면에는 계면산화막(104)이 형성된다. 그러나, 상기 계면산화막은 유전율 저하의 주요 원인이므로 되도록 그 형성요인을 방지하여야 하나 아직 방지대책이 마련되지 않고 있다.
또한, 상기 ALD 방식으로 복합막을 형성하기 위해서는 각각의 박막을 형성할 때마다 서로 다른 반응 챔버를 사용하여야 한다. 왜냐하면, 각각의 박막을 형성하기 위해 제공되는 물질이 상이하며, 상기 각각의 물질별로 특정 온도에서 공정을 진행하여야 우수한 막질의 박막을 형성할 수 있기 때문이다. 예컨대, 산화제로써 H2O는 약 300 내지 350℃에서 제공되어 반응 할 때, 가장 양호한 특성을 나타내는 박막이 형성되며, 오존은 약 400 내지 450℃에서 제공될 때, 가장 양호한 특성을나타내는 박막이 형성딘다. 즉, ALD 공정을 진행하면서, 제공되는 각각의 물질에 따라 반응 온도가 상이하여, 상기 ALD 공정의 각 단계별로 서로 다른 물질을 제공할 때는, 서로 다른 챔버를 사용하여야 한다. 따라서, 공정 시간이 지연되며, 부가적으로 다수개의 반응 챔버를 필요로하므로 공정비용이 증가한다.
따라서, 본 발명의 제1 목적은 동일 챔버 내에서 전기적 특성이 우수한 복합막을 제조할 수 있는 원자층 적층 방식의 복합막 형성방법을 제공하는 것이다.
본 발명의 제2 목적은 전기적 특성이 우수한 복합막의 두께를 용이하게 조절할 수 있는 원자층 적층 방식의 복합막 형성방법을 제공하는 것이다.
본 발명의 제3 목적은 전기적 특성이 우수한 유전막을 갖는 반도체 소자의 커패시터 형성방법을 제공하는 것이다.
도 1a 내지 도 1b는 일반적인 ALD 방식에 의한 유전막 형성방법을 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 원자층 적층 방식의 박막 형성방법을 나타낸 단면도이다.
도 3a 내지 도 3f는 본 발명의 원자층 적층 방식을 이용한 박막 형성방법을 나타낸 단면도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 커패시터 형성방법을 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 반도체 기판 102, 350a : 하부전극
104 : 계면 산화막 106, 360 : 유전막
220 : TMA 230 : 제1 흡착막
240 : 수증기입자 245 : 제1 금속 산화막
250 : 제2 금속 산화막 260 : 제1 박막
275 : 제3 금속 산화막 280 : 제4 금속 산화막
290 : 제2 박막 310 : 제1 절연막
330 : 콘택 플러그 340 : 제2 절연막
345 : 제2 개구부 350 : 도전막
355 : 제3 절연막 355a : 내부 절연막
370 : 상부전극
상기 제1 목적을 달성하기 위하여 본 발명은, 챔버 내에 장착된 반도체 기판 상에 제1 금속 전구체를 도입하여 상기 반도체 기판 상에 제1 흡착막을 형성하는 단계, 상기 제1 흡착막 형성에 참여하지 못하고 잔류하는 제1 금속 전구체를 상기 챔버로부터 제거하는 단계, 상기 제1 흡착막 상에 제1 온도에서 제1 산화제를 도입하여 계면산화막의 형성을 방지하며 제1 금속 산화막을 형성하는 단계, 상기 제1 금속 산화막 형성에 참여하지 못하고 잔류하는 제1 산화제를 상기 챔버로부터 제거하는 단계, 상기 제1 금속 산화막 상에 제2 금속 전구체를 도입하여 상기 제1 금속 산화막 상에 제2 흡착막을 형성하는 단계, 상기 제2 흡착막 형성에 참여하지 못하고 잔류하는 제2 금속 전구체를 상기 챔버로부터 제거하는 단계 및 상기 제2 흡착막 상에 제1 온도에서 제2 산화제를 도입하여 상기 제1 금속 산화막의 성장속도보다 빠르게 제2 금속 산화막을 형성하는 단계로 이루어지는 원자층 적층 방식의 복합막 형성방법을 제공한다.
상기 제2 목적을 달성하기 위하여 본 발명은, a) 챔버 내에 장착된 반도체 기판 상에 제1 금속 전구체를 도입하여 상기 반도체 기판 상에 제1 흡착막을 형성하는 단계, b) 상기 제1 흡착막 형성에 참여하지 못하고 잔류하는 제1 금속 전구체를 상기 챔버로부터 제거하는 단계, c) 상기 제1 흡착막 상에 제1 온도에서 제1 산화제를 도입하여 계면산화막의 형성을 방지하며 제1 금속 산화막을 형성하는 단계, d) 상기 제1 금속 산화막 형성에 참여하지 못하고 잔류하는 제1 산화제를 상기 챔버로부터 제거하는 단계, e) 상기 a) 내지 d) 단계를 수회 반복하는 단계, f) 상기 제1 금속 산화막 상에 제2 금속 전구체를 도입하여 상기 제1 금속 산화막 상에 제2 흡착막을 형성하는 단계, g) 상기 제2 흡착막 형성에 참여하지 못하고 잔류하는 제2 금속 전구체를 상기 챔버로부터 제거하는 단계, h) 상기 제2 흡착막 상에 제1 온도에서 제2 산화제를 도입하여 상기 제1 금속 산화막의 성장속도보다 빠르게 제2 금속 산화막을 형성하는 단계, i) 상기 제2 금속 산화막 형성에 참여하지 못하고 잔류하는 제2 산화제를 상기 챔버로부터 제거하는 단계 및 j) 상기 f) 내지 i) 단계를 수회 반복하는 단계로 이루어지는 원자층 적층 방식의 복합막 형성방법을 제공한다.
상기 제3 목적을 달성하기 위하여 본 발명은, 하부전극 상에 제1 금속 전구체를 도입하여 상기 하부전극을 따라 균일하게 제1 흡착막을 형성하는 단계, 상기 제1 흡착막 형성에 참여하지 못하고 잔류하는 제1 금속 전구체를 퍼지하는 단계, 상기 제1 흡착막 상에 제1 온도에서 수증기를 포함하는 제1 산화제를 도입하여 상기 하부전극 표면에 계면산화막의 형성을 방지하며 제1 금속 산화막을 형성하는 단계, 상기 제1 금속 산화막 형성에 참여하지 못하고 잔류하는 제1 산화제를 퍼지하는 단계, 상기 제1 금속 산화막 상에 제2 금속 전구체를 도입하여 상기 제1 금속 산화막 상에 제2 흡착막을 형성하는 단계, 상기 제2 흡착막 형성에 참여하지 못하고 잔류하는 제2 금속 전구체를 퍼지하는 단계, 상기 제2 흡착막 상에 제1 온도에서 오존을 포함하는 제2 산화제를 도입하여 상기 제1 금속 산화막의 성장속도보다 빠르게 제2 금속 산화막을 형성하는 단계, 상기 제2 금속 산화막 형성에 참여하지 못하고 잔류하는 제2 산화제를 퍼지하는 단계 및 상기 제2 금속 산화막 상에 상부전극을 형성하는 단계로 이루어지는 반도체 소자의 커패시터 형성방법을 제공한다.
이하, 본 발명의 원자층 적층 방식을 이용한 인-시츄 다층막 형성방법을 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명에 따른 원자층 적층 방식의 박막 형성방법을 나타낸 단면도이다.
도 2a를 참조하면, 챔버 내에 공정을 진행하고자 하는 반도체 기판(200)을 장착한다. 상기 반도체 기판(200)이 장착된 챔버 내부는 일정 온도로 분위기가 조성된다. 상기 온도는 약 100 내지 700℃이며, 바람직하게는 약 250 내지 450℃이다. 상기 반도체 기판(200) 상에 제1 금속 전구체로써 TMA(220)를 도입한다.
도 2b를 참조하면, 상기 TMA(220)는 상기 반도체 기판(200) 상에 물리화학적으로 흡착한다. 상기 챔버 내부를 퍼지 시켜, 상기 기판에 물리적으로 흡착된 상기 TMA 및 기판에 흡착되지 못하고 상기 챔버 내에 잔류하는 TMA를 상기 챔버로부터 제거하여 제1 흡착막(230)을 형성한다. 상기 제1 흡착막(230) 상에 산화제로써 수증기입자(240)를 도입한다.
도 2c를 참조하면, 상기 수증기입자(240)에 의해 상기 제1 흡착막(230)이 산화함으로써 제1 금속 산화막(245)이 형성된다. 이때, 상기 제1 금속 산화막 및 상기 반도체 기판(200) 사이에는 계면산화막의 생성이 억제된다. 상기 챔버 내부를 퍼지하여 상기 제1 금속 산화막 형성에 참여하지 못하고 잔류하는 수증기입자를 상기 챔버로부터 제거한다.
도 2d를 참조하면, 상기 제1 금속 산화막(245) 상에 제2 금속 전구체로써 HfCl4를 도입한다. 이때, 상기 제2 금속 전구체로는 HTB(hafnium tetra butoxide) 및 TEMAH(tert ethylmethyl alkoxi hafnium)등과 같이 Hf을 포함하거나 TiCl4및 TTIP(tetra titanium isopropoxide)등과 같이 Ti를 포함하는 금속 전구체를 사용할 수 있다.
상기 HfCl4는 상기 제1 금속 산화막 상에 물리화학적으로 흡착되므로, 상기 챔버 내부를 퍼지시켜 물리적으로 흡착된 상기 HfCl4를 제거하여 제2 흡착막을 형성한다. 상기 제2 흡착막 형성에 참여하지 못하고, 상기 챔버 내부에 잔류하는 HfCl4를 상기 챔버로부터 제거한다.
상기 제2 흡착막 상에 산화제로써 오존을 도입하여 제2 금속 산화막(250)을 형성한다.
상기 제2 금속 산화막 형성에 참여하지 못하고 잔류하는 오존을 퍼지하여 상기 챔버 내부로 배출시킨다.
이와 같은, 일련의 과정을 반복함으로써 원하는 두께만큼의 박막을 형성한다.
이와 같이, 탄탈륨, 하프늄, 티타늄, 알루미늄 또는 란탈륨을 포함하는 서로 다른 금속 전구체를 사용하여 산화막의 복합막을 형성한다. 알루미늄산화막은 누설전류 특성은 양호하나, 유전율이 낮다. 반면, 하프늄산화막 또는 티타늄산화막은 유전율은 높으나 누설전류에 취약하다. 따라서, 하프늄알루미늄산화막 또는 티타늄알루미늄산화막 등을 형성함으로써, 누설전류을 감소시키고, 유전율을 향상시킬 수 있다.
챔버 내에서 복합막을 형성하는 동안, 반응 온도는 일정하게 유지된다. 따라서, 여러 종류의 반응물질을 사용하더라도, 동일 챔버 내에서 박막을 완성할 수 있다. 또한, 2가지 종류의 산화제, 즉, 수증기입자를 초기에 도입하고, 후속에 오존을 도입하여 계면산화막의 생성을 억제하면서도 막질을 개선시킬 수 있다. 따라서, 반응물질 개별적으로 최적화된 온도를 선택하지 않더라도 전체적으로 완성된 박막의 특성을 향상시킬 수 있다. 즉, 반응물질 각각이 갖는 반응의 최적 온도 범위에 있어서, 상호 오버랩되는 영역의 온도 범위를 선택하여 원자층 적층 방식에 의해박막을 형성한다.
이하, 본 발명의 원자층 적층 방식을 이용한 인-시츄 다층막 형성방법을 상세히 설명하고자 한다.
도 3a 내지 도 3f는 본 발명의 원자층 적층 방식을 이용한 박막 형성방법을 나타낸 단면도이다.
도 3a를 참조하면, 챔버 내에 공정을 진행하고자 하는 반도체 기판(200)을 장착한다. 상기 반도체 기판이 장착된 챔버 내부는 일정 온도로 분위기가 조성된다. 상기 온도는 약 100 내지 700℃이며, 바람직하게는 약 250 내지 450℃이다. 상기 반도체 기판 상에 TMA를 도입하면, 상기 TMA는 상기 반도체 기판 상에 물리화학적으로 흡착한다. 이때, 상기 챔버 내부를 퍼지시켜, 물리적으로 흡착된 상기 TMA 및 기판에 흡착되지 못하고 상기 챔버 내에 잔류하는 TMA를 상기 챔버로부터 제거하여 제1 흡착막을 형성한다.
상기 제1 흡착막 상에 산화제로써 수증기입자를 도입하여 제1 금속 산화막(245)을 형성한다.
상기 챔버 내부를 퍼지하여 상기 제1 금속 산화막(245) 형성에 참여하지 못하고 잔류하는 수증기입자를 상기 챔버로부터 제거한다.
도 3b를 참조하면, 상기 제1 금속 산화막 상에 HfCl4를 도입하여 상기 제1 금속 산화막 상에 물리화학적으로 상기 HfCl4를 흡착시킨다. 이후, 상기 챔버 내부를 퍼지시켜 물리적으로 흡착된 HfCl4를 제거하여 제2 흡착막을 형성하고, 상기 제2흡착막 형성에 참여하지 못하고, 상기 챔버 내부에 잔류하는 HfCl4를 상기 챔버로부터 제거한다.
상기 제2 흡착막 상에 수증기입자를 산화제로써 도입하여 제2 금속 산화막을 형성한다. 상기 제2 금속 산화막 형성에 참여하지 못하고 잔류하는 수증기입자를 퍼지하여 상기 챔버 외부로 배출시킨다.
도 3c를 참조하면, 상기 과정을 반복함으로써, 원하는 만큼 두께를 갖는 제1 박막(260)을 형성시킨다.
도 3d를 참조하면, 상기 제1 박막(260) 상에 TMA를 도입하면, 상기 TMA는 상기 반도체 기판 상에 물리화학적으로 흡착한다. 이때, 상기 챔버 내부를 퍼지시켜, 물리적으로 흡착된 상기 TMA 및 기판에 흡착되지 못하고 상기 챔버 내에 잔류하는 TMA를 상기 챔버로부터 제거하여 제3 흡착막을 형성한다.
상기 제3 흡착막 상에 산화제로써 오존을 도입하여 제3 금속 산화막(275)을 형성한다.
상기 챔버 내부를 퍼지하여 상기 제3 금속 산화막(275) 형성에 참여하지 못하고 잔류하는 오존을 상기 챔버로부터 제거한다.
도 3e를 참조하면, 상기 제3 금속 산화막(275) 상에 HfCl4를 도입하여 상기 제3 금속 산화막(275) 상에 물리화학적으로 상기 HfCl4를 흡착시킨다. 이후, 상기 챔버 내부를 퍼지시켜 물리적으로 흡착된 상기 HfCl4를 제거하여 제4 흡착막을 형성하고, 상기 제4 흡착막 형성에 참여하지 못하고, 상기 챔버 내부에 잔류하는 HfCl4를 상기 챔버로부터 제거한다.
상기 제4 흡착막 상에 오존을 산화제로써 도입하여 제4 금속 산화막(280)을 형성한다. 상기 제4 금속 산화막(280) 형성에 참여하지 못하고 잔류하는 오존을 퍼지하여 상기 챔버 외부로 배출시킨다.
도 3f를 참조하면, 상기 과정을 반복함으로써, 원하는 두께의 제2 박막(290)을 형성한다.
즉, 초기에 수증기입자를 산화제로써 도입하여 계면산화막의 생성을 억제하면서, 원하는 만큼의 두께로 박막을 형성한 후, 오존을 산화제로 도입하여 막질이 향상된 박막을 빠르게 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 커패시터 형성방법을 나타낸 단면도이다.
도 4a를 참조하면, 반도체 기판(300) 상에 제1 절연막(310)을 형성한다. 상기 반도체 기판은 필드 영역(미도시) 및 액티브 영역(미도시)으로 구분되어 있으며 트랜지스터 등의 도전 영역을 구비하고 있다. 상기 제1 절연막의 일부 영역을 식각하여 하부의 도전 영역을 노출시키는 제1 개구부를 형성한다. 상기 제1 개구부를 매립하며 기판 전면에 도전물질을 증착한 후, 통상의 화학 기계적 연마(chemicalmechanical polishing; 이하, "CMP"라고 한다.) 공정으로 상기 제1 개구부 내에만 상기 도전물질이 매립된 상태까지 평탄화하여, 상기 제1 절연막 상에 도포된 도전물질을 모두 제거하여 콘택 플러그(330)를 형성한다.
도 4b를 참조하면, 상기 콘택 플러그(330)가 형성된 제1 절연막(310) 상에 제2 절연막(340)을 형성한다. 상기 제2 절연막 상에 포토레지스트(photoresist)를 도포하고 상기 포토레지스트를 패터닝하여 마스크 패턴(mask pattern)을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 통상의 사진 식각 공정으로 상기 제2 절연막의 소정 영역을 식각하여 상기 콘택 플러그(330)의 상부면을 노출시키는 제2 개구부(345)를 형성한다. 상기 제2 개구부(345)는 상기 콘택 플러그(330)가 노출되는 상부면보다 넓게 형성된다.
도 4c를 참조하면, 상기 제2 개구부(345)의 측면 및 저면을 포함하여 제2 절연막(340) 전면에 걸쳐 균일하게 도전막(350)을 도포한다. 상기 도전막(350)은 폴리실리콘, 금속, 금속산화물, 금속질화물 및 금속산질화물 등과 같은 물질로 이루어진다. 상기 도전막(350)이 도포된 제2 개구부를 매립하며 제2 절연막(340) 전면에 제3 절연막(355)을 형성한다.
도 4d를 참조하면, 상기 제2 절연막(340) 상부면에 형성된 제3 절연막(355)을 통상의 CMP 공정으로 평탄화함으로써 제거하여 상기 제2 절연막(340)의 상부면에 존재하는 도전막을 제거한다. 따라서, 상기 제2 개구부 내에만 도전막 패턴으로 이루어진 하부전극(350a) 및 내부 절연막(355a)이 존재하게 된다.
도 4e를 참조하면, 상기 제2 절연막(340) 및 내부 절연막(355a)을 제거하여하부전극(350a)을 노출시킨다. 상기 하부전극(350a) 상에 버퍼막(미도시)을 형성하여 후속에 형성되는 유전막 및 상기 하부전극사이의 반응 또는 확산을 방지한다. 따라서, 후속에 형성되는 유전막의 열화를 억제하며, 소자동작시 유전막에 직접 인가되는 전계를 분산시켜 누설전류를 감소시킨다.
예컨대, 상기 하부전극이 폴리실리콘으로 이루어진 경우, 버퍼막으로써 급속 열적 질화 처리(Rapid Thermal Nitridation;RTN) 및 급속 열산화 처리(Rapid Thermal Oxidation;RTO)에 의해 실리콘산화막, 실리콘질화막 또는 실리콘산질화막을 얇게 형성시킬 수 있다. 상기 RTN은 NH3또는 N2분위기에서 약 500 내지 900℃ 범위의 온도로 진행되며, RTO는 O2또는 N2O 등의 분위기에서 약 500 내지 900℃ 범위의 온도에서 진행된다. 이때, 플라즈마 또는 자외선과 같은 광에너지를 제공하여 활성화에너지를 낮춤으로써 용이하게 버퍼막을 형성한다.
도 4f를 참조하면, 상기 반도체 기판 상에 유전막을 형성하기 위해 상기 반도체 기판이 장착된 챔버 내부는 약 100 내지 700℃ 로 유지된다. 상기 반도체 기판 상에 제1 금속 전구체를 도입하여 상기 버퍼막 상에 물리화학적으로 흡착시킨다. 이후, 물리적으로 흡착되어 있는 제1 금속 전구체 및 상기 버퍼막에 흡착되지 못하고, 상기 챔버 내에 잔류하는 상기 제1 금속 전구체를 제거하기 위해 불활성 기체로 퍼지시켜 제1 흡착막을 형성한다.
산화제로써 수증기입자를 도입하여 상기 제1 흡착막과 반응시킴으로써 제1 금속 산화막을 형성한다. 약 100℃ 미만이거나, 약 700℃ 초과인 상태에서는 도입한 금속 전구체를 반도체 기판에 충분히 화학적으로 흡착시키지 못하거나, 흡착막 및 산화제 사이의 충반한 반응을 유도하지 못하여 제1 금속 산화막이 형성되지 않으므로, 상기 챔버 내부의 분위기는 약 100 내지 700℃ 범위 내에서 조절하여 유지시키는 것이 바람직하다. 더욱 바람직하게는, 상기 챔버 내부의 분위기를 약 250 내지 450℃로 유지시킨다.
불활성 기체를 제공하여 상기 제1 금속 산화막 형성에 참여하지 못하고 잔류하는 수증기입자를 퍼지시킨다.
상기 제1 금속 산화막 상에 제2 금속 전구체를 도입시킨 후, 상기 제1 금속 산화막 상에 제2 흡착막을 형성한다. 상기 제2 흡착막 형성에 참여하지 못하고 잔류하는 제2 금속 전구체 및 상기 제1 금속 산화막 상에 물리적으로 흡착되어 있는 제2 금속 전구체를 퍼지시킨다.
상기 제2 흡착막 상에 상기 제1 산화제를 도입한 분위기와 동일한 온도에서 산화제로써 오존을 도입하여 제2 금속 산화막을 형성한다. 이때, 상기 제2 금속 산화막은 상기 제1 금속 산화막의 성장속도보다 빠르게 형성된다.
상기 제2 금속 산화막 형성에 참여하지 못하고 잔류하는 오존을 퍼지한다.
이와 같은 일련의 과정을 반복적으로 진행함으로써 원하는 두께의 유전막(360)을 형성한다.
상기 유전막은 탄탈륨산화막, 하프늄 산화막, 티타늄산화막, 알루미늄산화막 또는 란탈륨산화막과 같은 고유전율의 유전막이다.
상기 유전막은 초반에 수증기를 산화제로 함으로써, 상기 산화제가 하부전극까지 침투하여 계면 산화막이 형성되는 것을 방지할 수 있으며, 후속에는 오존을 산화제로 사용함으로써, 우수한 막질을 갖는 막을 형성할 수 있다.
상기 유전막(360)에 대해 산소분위기에서 열처리를 진행한다. 이때, 플라즈마 또는 자외선의 부가적인 에너지를 구비하며, Ar, N2, H2, He, O2, O3및 NH3중 적어도 어느 하나의 물질이 제공된다. 따라서, 상기 유전막을 치밀화하여 누설전류 발생을 방지한다.
도 4g를 참조하면, 상기 유전막(360) 상에 폴리실리콘, 금속, 금속산화물, 금속질화물 및 금속산질화물과 같은 도전물질을 도포하여 상부전극(370)을 형성한다.
예컨대, 상부전극으로는 상기 유전막과 반응이 적어 유전막의 열화를 억제시켜주는 질화티타늄막(TINx)을 사용할 수 있다.
상술한 바와 같이 본 발명에 의하면, 동일 반응기 내에서, 서로 다른 물질을 제공하여 ALD 방식에 의해 복합막을 형성할 때, 상기 반응기 내의 온도는 제공되는 물질이 모두 반응할 수 있는 특정 온도로 유지된다. 상기 온도는 각각의 물질이 반응할 수 있는 온도 범위들의 오버랩 영역에서 선택된다. 또한, 각각의 단위막을 형성할 때마다 제공되는 산화제는 초기에 수증기가 먼저 제공된 후, 후속에 오존을 제공한다.
이와 같이, 일정 온도로 유지되는 동일 반응기 내에서 서로 다른 산화제를사용하여 복합막을 형성함으로써, 막질의 특성을 향상시킬 수 있다.
즉, 오존에 의해 계면산화막이 형성되는 것을 방지하면서도 막질을 개선시켜 전기적 특성이 우수한 박막을 형성할 수 있다. 상기 공정을 동일 반응기에서 진행함으로써 공정상의 비용을 절감시켜 효율성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 챔버 내에 장착된 반도체 기판 상에 제1 금속 전구체를 도입하여 상기 반도체 기판 상에 제1 흡착막을 형성하는 단계;
    상기 제1 흡착막 형성에 참여하지 못하고 잔류하는 제1 금속 전구체를 상기 챔버로부터 제거하는 단계;
    상기 제1 흡착막으로 제1 온도에서 상기 반도체 기판에 대한 산화력이 약한 제1 산화제를 도입하여 상기 반도체 기판 표면이 산화되어 계면산화막이 형성되는 것을 방지하며 상기 제1 흡착막을 산화시켜 제1 금속 산화막을 형성하는 단계;
    상기 제1 금속 산화막 형성에 참여하지 못하고 잔류하는 제1 산화제를 상기 챔버로부터 제거하는 단계;
    상기 제1 금속 산화막 상에 제2 금속 전구체를 도입하여 상기 제1 금속 산화막 상에 제2 흡착막을 형성하는 단계;
    상기 제2 흡착막 형성에 참여하지 못하고 잔류하는 제2 금속 전구체를 상기 챔버로부터 제거하는 단계; 및
    상기 제2 흡착막으로 제1 온도에서 상기 제1 산화제 보다 산화력이 강한 제2 산화제를 도입하여 상기 제1 금속 산화막의 성장속도보다 빠르게 상기 제2 흡착막을 산화시켜 제2 금속 산화막을 형성하는 단계로 이루어지는 원자층 적층 방식의 복합막 형성방법.
  2. 제1항에 있어서, 상기 제1 산화제는 수증기로 이루어지고, 상기 제2 산화제는 오존으로 이루어지는 것을 특징으로 하는 원자층 적층 방식의 복합막 형성방법.
  3. 제1항에 있어서, 상기 제1 온도는 100 내지 700℃인 것을 특징으로 하는 원자층 적층 방식의 복합막 형성방법.
  4. 제3항에 있어서, 상기 제1 온도는 250 내지 450℃인 것을 특징으로 하는 원자층 적층 방식의 복합막 형성방법.
  5. 제1항에 있어서, 상기 제1 금속 산화막 또는 제2 금속 산화막은 탄탈륨산화막, 하프늄 산화막, 티타늄산화막, 알루미늄산화막 또는 란탈륨산화막으로 이루어지는 것을 특징으로 하는 원자층 적층 방식의 복합막 형성방법.
  6. 제1항에 있어서, 상기 제2 금속 산화막을 형성하는 단계 후,
    제2 금속 산화막 형성에 참여하지 못하고 잔류하는 제2 산화제를 퍼지하는 단계를 더 구비하는 것을 특징으로 하는 원자층 적층 방식의 복합막 형성방법.
  7. a) 챔버 내에 장착된 반도체 기판 상에 제1 금속 전구체를 도입하여 상기 반도체 기판 상에 제1 흡착막을 형성하는 단계;
    b) 상기 제1 흡착막 형성에 참여하지 못하고 잔류하는 제1 금속 전구체를 상기 챔버로부터 제거하는 단계;
    c) 상기 제1 흡착막으로 제1 온도에서 상기 반도체 기판에 대한 산화력이 약한 제1 산화제를 도입하여 상기 반도체 기판을 표면이 산화되어 계면산화막이 형성되는 것을 방지하며 상기 제1 흡착막을 산화시켜 제1 금속 산화막을 형성하는 단계;
    d) 상기 제1 금속 산화막 형성에 참여하지 못하고 잔류하는 제1 산화제를 상기 챔버로부터 제거하는 단계;
    e) 상기 제1 금속 산화막 상에 제2 금속 전구체를 도입하여 상기 제1 금속 산화막 상에 제2 흡착막을 형성하는 단계;
    f) 상기 제2 흡착막 형성에 참여하지 못하고 잔류하는 제2 금속 전구체를 상기 챔버로부터 제거하는 단계;
    g) 상기 제2 흡착막으로 제1 온도에서 제1 산화제를 도입하여 상기 제2 흡착막을 산화시켜 제2 금속 산화막을 형성하는 단계;
    h) 상기 제2 금속 산화막 형성에 참여하지 못하고 잔류하는 제2 산화제를 상기 챔버로부터 제거하는 단계;
    i) 상기 a) 내지 h) 단계를 수회 반복하는 단계;
    j) 상기 제2 금속 산화막 상에 제3 금속 전구체를 도입하여 상기 제2 금속 산화막 상에 제3 흡착막을 형성하는 단계;
    k) 상기 제3 흡착막 형성에 참여하지 못하고 잔류하는 제3 금속 전구체를 상기 챔버로부터 제거하는 단계;
    l) 상기 제3 흡착막으로 제1 온도에서 상기 제1 산화제 보다 산화력이 강한 제2 산화제를 도입하여 상기 제2 금속 산화막의 성장속도보다 빠르게 제3 금속 산화막을 형성하는 단계;
    m) 상기 제3 금속 산화막 형성에 참여하지 못하고 잔류하는 제2 산화제를 상기 챔버로부터 제거하는 단계;
    n) 상기 제3 금속 산화막 상에 제4 금속 전구체를 도입하여 상기 제3 금속 산화막 상에 제4 흡착막을 형성하는 단계;
    o) 상기 제4 흡착막 형성에 참여하지 못하고 잔류하는 제4 금속 전구체를 상기 챔버로부터 제거하는 단계;
    p) 상기 제4 흡착막으로 제1 온도에서 제2 산화제를 도입하여 상기 제4 흡착막을 산화시켜 제4 금속 산화막을 형성하는 단계;
    q) 상기 제4 금속 산화막 형성에 참여하지 못하고 잔류하는 제2 산화제를 상기 챔버로부터 제거하는 단계; 및
    r) 상기 j) 내지 q) 단계를 수회 반복하는 단계로 이루어지는 원자층 적층 방식의 복합막 형성방법.
  8. 제7항에 있어서, 상기 제1 산화제는 수증기로 이루어지고, 상기 제2 산화제는 오존으로 이루어지는 것을 특징으로 하는 원자층 적층 방식의 복합막 형성방법.
  9. 제7항에 있어서, 상기 제1 온도는 100 내지 700℃인 것을 특징으로 하는 원자층 적층 방식의 복합막 형성방법.
  10. 제9항에 있어서, 상기 제1 온도는 250 내지 450℃인 것을 특징으로 하는 원자층 적층 방식의 복합막 형성방법.
  11. 제7항에 있어서, 상기 제1 금속 산화막 또는 제2 금속 산화막은 탄탈륨산화막, 하프늄 산화막, 티타늄산화막, 알루미늄산화막 또는 란탈륨산화막으로 이루어지는 것을 특징으로 하는 원자층 적층 방식의 복합막 형성방법.
  12. 하부전극 상에 제1 금속 전구체를 도입하여 상기 하부전극을 따라 균일하게 제1 흡착막을 형성하는 단계;
    상기 제1 흡착막 형성에 참여하지 못하고 잔류하는 제1 금속 전구체를 퍼지하는 단계;
    상기 제1 흡착막으로 제1 온도에서 수증기를 포함하는 제1 산화제를 도입하여 상기 하부전극 표면에 계면산화막의 형성을 방지하며 상기 제1 흡착막을 산화시켜 제1 금속 산화막을 형성하는 단계;
    상기 제1 금속 산화막 형성에 참여하지 못하고 잔류하는 제1 산화제를 퍼지하는 단계;
    상기 제1 금속 산화막 상에 제2 금속 전구체를 도입하여 상기 제1 금속 산화막 상에 제2 흡착막을 형성하는 단계;
    상기 제2 흡착막 형성에 참여하지 못하고 잔류하는 제2 금속 전구체를 퍼지하는 단계;
    상기 제2 흡착막으로 제1 온도에서 오존을 포함하는 제2 산화제를 도입하여 상기 제1 금속 산화막의 성장속도보다 빠르게 상기 제2 흡착막을 산화시켜 제2 금속 산화막을 형성하는 단계;
    상기 제2 금속 산화막 형성에 참여하지 못하고 잔류하는 제2 산화제를 퍼지하는 단계; 및
    상기 제2 금속 산화막 상에 상부전극을 형성하는 단계로 이루어지는 반도체 소자의 커패시터 형성방법.
  13. 제12항에 있어서, 상기 제1 온도는 100 내지 700℃인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  14. 제13항에 있어서, 상기 제1 온도는 250 내지 450℃인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  15. 제12항에 있어서, 상기 제1 금속 산화막 또는 제2 금속 산화막은 탄탈륨산화막, 하프늄 산화막, 티타늄산화막, 알루미늄산화막 또는 란탈륨산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  16. 제12항에 있어서, 하부전극 및 상부전극은 실리콘, 금속, 금속산화물, 금속질화물 및 금속산질화물로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  17. 제12항에 있어서, 상기 하부전극에 대해 질화 또는 산화처리하여 전처리막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  18. 제12항에 있어서, 상기 제2 금속 산화막을 형성한 후, 상기 제1 금속 산화막 및 제2 금속 산화막에 대해 열처리를 진행하여 상기 제1 금속 산화막 및 제2 금속 산화막을 치밀화하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  19. 제18항에 있어서, 상기 열처리시, 플라즈마 또는 자외선의 부가적인 에너지가 구비되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  20. 제18항에 있어서, 상기 열처리시, Ar, N2, H2, He, O2, O3및 NH3로 이루어진 그룹 중 선택된 적어도 어느 하나의 물질이 제공되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
KR1020030046173A 2003-07-08 2003-07-08 원자층 적층 방식의 복합막 형성방법 및 이를 이용한반도체 소자의 커패시터 형성방법 KR20050007496A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030046173A KR20050007496A (ko) 2003-07-08 2003-07-08 원자층 적층 방식의 복합막 형성방법 및 이를 이용한반도체 소자의 커패시터 형성방법
US10/884,507 US7135422B2 (en) 2003-07-08 2004-07-02 Methods of forming a multi-layered structure using an atomic layer deposition process and methods of forming a capacitor of an integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030046173A KR20050007496A (ko) 2003-07-08 2003-07-08 원자층 적층 방식의 복합막 형성방법 및 이를 이용한반도체 소자의 커패시터 형성방법

Publications (1)

Publication Number Publication Date
KR20050007496A true KR20050007496A (ko) 2005-01-19

Family

ID=33562941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030046173A KR20050007496A (ko) 2003-07-08 2003-07-08 원자층 적층 방식의 복합막 형성방법 및 이를 이용한반도체 소자의 커패시터 형성방법

Country Status (2)

Country Link
US (1) US7135422B2 (ko)
KR (1) KR20050007496A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100578824B1 (ko) * 2005-03-11 2006-05-11 삼성전자주식회사 박막 제조 방법 및 이를 이용한 게이트 구조물, 커패시터의제조 방법
US7416936B2 (en) 2003-11-22 2008-08-26 Hynix Semiconductor Inc. Capacitor with hafnium oxide and aluminum oxide alloyed dielectric layer and method for fabricating the same
US7964462B2 (en) 2007-11-13 2011-06-21 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
US8357593B2 (en) 2009-01-29 2013-01-22 Samsung Electronics Co., Ltd. Methods of removing water from semiconductor substrates and methods of depositing atomic layers using the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7192892B2 (en) * 2003-03-04 2007-03-20 Micron Technology, Inc. Atomic layer deposited dielectric layers
KR101001741B1 (ko) * 2003-08-18 2010-12-15 삼성전자주식회사 반도체 장치의 커패시터 및 그 제조 방법과 커패시터를구비하는 메모리 장치
KR100620451B1 (ko) * 2005-01-10 2006-09-11 삼성전자주식회사 금속산화 합금막, 금속산화 합금막 형성 방법과 이를이용한 게이트 구조물의 제조 방법 및 커패시터의 제조 방법
US7402534B2 (en) * 2005-08-26 2008-07-22 Applied Materials, Inc. Pretreatment processes within a batch ALD reactor
JP2010267925A (ja) * 2009-05-18 2010-11-25 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
EP2434529B1 (en) 2010-09-28 2020-02-12 IMEC vzw Metal-insulator-metal capacitor for use in semiconductor devices and manufacuring method therfor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000013654A (ko) 1998-08-12 2000-03-06 윤종용 원자층 증착 방법으로 형성한 알루미나/알루미늄나이트라이드복합 유전체막을 갖는 캐패시터와 그제조 방법
KR100624903B1 (ko) * 1999-12-22 2006-09-19 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100372018B1 (ko) 2000-04-25 2003-02-14 주식회사 에버테크 반도체 메모리 소자의 캐패시터 및 그 제조 방법
US6420279B1 (en) 2001-06-28 2002-07-16 Sharp Laboratories Of America, Inc. Methods of using atomic layer deposition to deposit a high dielectric constant material on a substrate
US7323422B2 (en) * 2002-03-05 2008-01-29 Asm International N.V. Dielectric layers and methods of forming the same
US6930059B2 (en) * 2003-02-27 2005-08-16 Sharp Laboratories Of America, Inc. Method for depositing a nanolaminate film by atomic layer deposition

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7416936B2 (en) 2003-11-22 2008-08-26 Hynix Semiconductor Inc. Capacitor with hafnium oxide and aluminum oxide alloyed dielectric layer and method for fabricating the same
KR100578824B1 (ko) * 2005-03-11 2006-05-11 삼성전자주식회사 박막 제조 방법 및 이를 이용한 게이트 구조물, 커패시터의제조 방법
US7964462B2 (en) 2007-11-13 2011-06-21 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
KR101411549B1 (ko) * 2007-11-13 2014-06-25 삼성전자주식회사 반도체 소자의 제조 방법
US8357593B2 (en) 2009-01-29 2013-01-22 Samsung Electronics Co., Ltd. Methods of removing water from semiconductor substrates and methods of depositing atomic layers using the same

Also Published As

Publication number Publication date
US20050009369A1 (en) 2005-01-13
US7135422B2 (en) 2006-11-14

Similar Documents

Publication Publication Date Title
US8026184B2 (en) Semiconductor device and method of manufacturing the same
JP2006135339A (ja) ジルコニウム酸化膜を有する半導体素子のキャパシタ及びその製造方法
US20070040207A1 (en) Electronic devices including dielectric layers with different densities of titanium
KR100867046B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
KR20040080291A (ko) 고유전율 산화막 형성방법, 이 방법으로 형성된 유전막이구비된 커패시터 및 그 제조방법
US7514315B2 (en) Methods of forming capacitor structures having aluminum oxide diffusion barriers
KR100589040B1 (ko) 막 형성방법 및 이를 이용한 반도체 장치의 커패시터제조방법
JP2007088301A (ja) 半導体装置および半導体装置の製造方法
US20070077759A1 (en) Method for forming dielectric film and method for manufacturing semiconductor device by using the same
US6486022B2 (en) Method of fabricating capacitors
KR20050007496A (ko) 원자층 적층 방식의 복합막 형성방법 및 이를 이용한반도체 소자의 커패시터 형성방법
US20050280066A1 (en) Capacitor in semiconductor device having dual dielectric film structure and method for fabricating the same
JP2004311937A (ja) 誘電膜工程を単純化して半導体素子のキャパシタを製造する方法及びその誘電膜を形成する装置
US20030199139A1 (en) Capacitor in semiconductor device having dual dielectric film structure and method for fabricating the same
JP2009049068A (ja) キャパシタ及びその製造方法とキャパシタの製造装置及び半導体記憶装置
JP2007201083A (ja) キャパシタの製造方法
KR20000041394A (ko) 메모리소자의 커패시터 제조방법
KR20020013189A (ko) 원자층 증착 캐패시터 제조방법 및 장치
KR100532960B1 (ko) 반도체소자의 캐패시터 형성방법
JP2006156516A (ja) 金属シリケート窒化膜の製造方法および半導体装置の製造方法
JP2011204751A (ja) 半導体装置の製造方法
US6653198B2 (en) Method for fabricating capacitor in semiconductor device and capacitor fabricated thereby
KR20070106286A (ko) 루틸구조로 결정화된 티타늄산화막의 형성 방법 및 그를이용한 캐패시터의 제조 방법
KR100533981B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100624927B1 (ko) 반도체 소자의 캐패시터 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid