KR100372018B1 - 반도체 메모리 소자의 캐패시터 및 그 제조 방법 - Google Patents

반도체 메모리 소자의 캐패시터 및 그 제조 방법 Download PDF

Info

Publication number
KR100372018B1
KR100372018B1 KR10-2000-0021900A KR20000021900A KR100372018B1 KR 100372018 B1 KR100372018 B1 KR 100372018B1 KR 20000021900 A KR20000021900 A KR 20000021900A KR 100372018 B1 KR100372018 B1 KR 100372018B1
Authority
KR
South Korea
Prior art keywords
raw material
tmhd
thin film
sto
bto
Prior art date
Application number
KR10-2000-0021900A
Other languages
English (en)
Other versions
KR20010097641A (ko
Inventor
박영소
윤능구
현광수
Original Assignee
주식회사 에버테크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 에버테크 filed Critical 주식회사 에버테크
Priority to KR10-2000-0021900A priority Critical patent/KR100372018B1/ko
Publication of KR20010097641A publication Critical patent/KR20010097641A/ko
Application granted granted Critical
Publication of KR100372018B1 publication Critical patent/KR100372018B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 메모리 소자의 캐패시터 및 이의 제조방법에 관해 개시된다. 개시된 캐패시터의 제조 방법은 BaSrTiO3(BST)박막을 SrTiO3(STO)과 BaTiO3(BTO)을 연속적으로 원자층 단위로 교번적으로 증착하고, 각 층간에 구조적 상전이가 일어나는 임계두께 만큼씩 적층하여 높은 유전율을 가지는 캐패시터의 유전막을 형성한다.
SrTiO3과 BaTiO3유전막을 증착함에 있어서, 기존의 화학 기상 증착(CVD) 방법이나 스퍼터링 증착법에 의존하지 않고, 각 유전막을 디지털 화학 기상 증착(digital chemical vapor deposition)에 의해 원자층 단위로 증착한다.
이와 같은 본 발명에 따르면, STO와 BTO을 연속적으로 증착 함으로서 원자층 단위의 두께 제어와 균일한 박막을 얻을 수 있을 뿐만 아니라 격자 변형을 유도할 수 있어 유전율이 큰 유전체막을 얻을 수 있게 된다. 또한 STO과 BTO을 연속적으로 증착함으로써, 향후 고집적 소자에서 얇아지는 캐패시터 유전막 두께를 한 주기에 한 원자층씩 증착하는 원리를 이용하여 반응물질을 흘려 보내주는 주기에 의해서 제어할 수 있다.

Description

반도체 메모리 소자의 캐패시터 및 그 제조 방법{Capacitor of semiconductor memory device and the manufacturing method thereof}
본 발명은 반도체 메모리 소자의 캐패시터 및 그 제조 방법에 관한 것으로, 상세히는 높은 유전율을 가지는 캐패시터 및 그 제조 방법에 관한 것이다.
반도체 기억 소자의 하나인 DRAM(Dynamic Random Access Memory)의 단위소자는 하나의 트랜지스터와 정보저장 캐패시터로 구성되어 있다. 정보 저장 캐패시터의 축전 용량은 α- 입자 등에 의한 오동작을 방지하기 위해 최소한 30×10-15F/단위셀 정도가 확보해야 한다.
DRAM이 고집적화 됨에 따라 보다 작은 면적에서 충분한 정전용량을 확보하기 위한 방법에는 (1)캐패시터의 유효단면적을 증가시키는 방법, (2)유전체 박막의 두께를 줄이는 방법, (3) 유전상수가 큰 물질을 사용하는 방법 등이 있다.
일반적으로는 캐패시터에서 SiO2등의 유전물질을 초박막화하거나 캐패시터의 구조를 유효단면적의 효과적인 증대가 가능한 3차원 구조의 스택(stack), 트렌치(trench) 구조 등에 의해 정전용량을 확대하고 있다.
3차원 구조의 캐패시터는 가장 효과적으로 정전용량의 확대가 가능한 장점을 가지는 반면에 복잡한 제조 공정과 높은 제작단가를 요구한다. 집적도를 높이기 위한 입체적인 구조에는 적층(stack), 트렌치(trench), 핀(pin)형 및 원통형(cylinder) 캐패시터 등이 있는데, 256M DRAM을 경계로 제조 공정상의 한계가 드러나고 있다. 트렌치형 캐패시터에서는 집적도가 증가하면서 트렌치 간의 누설전류 문제가 발생하고, 적층형과 핀형 및 원통형 셀에서는 많은 축전용량을 얻기 위해 표면에 심한 굴곡과 단차를 형성하기 때문에 후속 공정의 사진 식각이 어려울 뿐 아니라 얇아진 핀이나 원통의 기계적 강도가 낮아 공정의 어려움을 가중시키고 있다.
박막화된 유전체층에 의한 캐패시터의 경우는, 유전물질로서 적용되는 SiO2박막의 두께가 100Å이하로 얇아지게 되면, 소위 파울러-노드하임(Fowler-Nordheim) 전류에 의해 박막의 신뢰성이 저하하고 따라서 대 용량 기억소자로 적용되기 어렵다.
고유전율 물질에 의한 캐패시터는 강유전성(ferroelectric) 물질을 적용한 것으로서, FRAM(Ferroelectric Random Access Memory)가 그 일종이다. 강유전성 물질은 퀴리(curie)온도 이하에서 자발분극을 갖고, 수백에서 1000 정도의 유전상수를 가지는 것으로서, 전계가 가해지지 않아도 자발적으로 분극이 발생되는 특징을 가지고 있다. 이러한 강 유전성 물질은 수 백Å 정도의 두꺼운 두께를 가지더라도 등가 산화막 두께(equivalent oxide thickness)가 10Å 이하를 가짐으로써 10Å 이하의 두께를 가지는 산화막에 의한 유전막과 등가를 나타내는 효과를 보인다.
DRAM에서 응용되는 강유전성 물질 중 페로브스카이트 형으로 불리는 결정구조를 갖는 BST(BaSrTiO3)는 PZT, SBT(SrxBiyTiOz)에 비해 고주파에서도 고 유전율을 유지할 수 있고, 적절한 Ba/Sr 비에 따라서 상 유전체로 변환되기 때문에 피로(fatigue), 노화(aging) 등의 특성이 우수하여 DRAM용 캐패시터의 유전물질로서 각광받고 있다. 그러나 이러한 강유전성 물질은 증착시 높은 온도를 요구하기 때문에 증착 시 또는 열처리 시에 전극과의 사이에 원자간 확산(diffusion)이 일어나 다른 산화물을 생성시켜 캐패시터의 용량을 감소시키는 단점이 있었다.
도 1은 강유전성 물질을 적용한 종래의 캐패시터의 개략적 단면도이다. BST 박막의 상하부에 백금(Pt)으로 된 상하부전극이 마련된다. 그리고, 경우에 따라서는 상기 하부전극에 확산 방지막이 위치하기도 한다. 이러한 캐패시터에 있어서, BST와 같은 고유전율 물질에 의한 박막은 스퍼터링 (sputtering)법, 유기금속 화학기상증착(metal-organic chemical vapor deposition)법, 회전도포(spin coating)법등에 의해 형성된다.
스퍼터링에 의한 증착 기술은 플라즈마(Plasma)를 발생시켜 플라즈마 내의 이온이 타킷에 있는 물질을 떼어내어 기판에 증착시키는 방법으로 박막의 순도와 접착력 등에서는 유리한 방법이지만 요철에서의 균일성을 확보하기 어렵다는 단점때문에 전극의 측면에서 누설전류를 발생하는 주원인으로 알려져 있어 미세한 패턴에서는 그 응용이 매우 제한적이다.
유기금속 화학 기상 증착 기술도 보편화된 기술로 여러 가지의 기체를 주입한 후 기체들에 열, 빛, 플라즈마등의 에너지를 이용하여 기체들의 반응을 유도하여 기판에 증착시키는 기술이다. 화학 기상 증착법에서의 화학 반응 속도는 반응 에너지를 공급하는 열, 빛, 플라즈마등에 의해 제어되거나 기체의 양과 비율 등을 통해 제어되게 된다. 그러나 이러한 화학 반응은 일반적으로 매우 빠르게 일어나 원자들의 열역학적 안정성을 이루면서 증착되도록 제어하기는 매우 어렵다. 따라서 박막의 물리적, 전기적, 화학적 성질 등이 원자 층 증착법에 비해 떨어지는 단점이 있고, 미세한 요철에서의 박막 균일성을 확보하기가 어렵다. 또한 반도체 소자의 집적도의 증가는 더 높은 종횡 비(Aspect Ratio)를 필요로 하기때문에 요철에서 박막 균일도의 요구는 한층 심화되어 가고 있다.
본 발명의 제1의 목적은 높은 유전율을 가짐으로서 반도체 소자에 고집적화에 대응할 수 있는 반도체 소자의 캐패시터 및 그 제조 방법을 제공하는 것이다.
본 발명의 제2의 목적은 우수한 전기적, 물리적 성질을 가지는 반도체 소자의 캐패시터 및 그 제조 방법을 제공하는 것이다.
본 발명의 제3의 목적은 높은 종횡 비에서도 균일한 유전체 박막을 가지는 반도체 소자의 캐패시터 및 그 제조방법을 제공하는 것이다.
도1은 종래의 고유전체를 이용한 캐패시터가 적용된 반도체 메모리 소자의 개략적 단면도이다.
도 2a 는 상 유전체 BST의 결정 구조를 보인다.
도 2b 강 유전체 BST의 결정 구조를 보인다.
도 3은 SrTiO3- BaTiO3 계에서의 격자상수 변화 선도이다.
도 4a는 본 발명에 따른 캐패시터 제조방법에 있어서, 제 1 유형의 STO 박막 형성 단계의 플로우 챠트이다.
도 4b는 본 발명에 따른 캐패시터 제조방법에 있어서, 제 1 유형의 BTO 박막 형성 단계의 플로우 챠트이다.
도 5a는 본 발명에 따른 캐패시터 제조방법에 있어서, 제 2 유형의 STO 박막 형성 단계의 플로우 챠트이다.
도 5b는 본 발명에 따른 캐패시터 제조방법에 있어서, 제 2 유형의 BTO 박막 형성 단계의 플로우 챠트이다.
도 6a는 본 발명에 따른 캐패시터 제조방법에 있어서, 제 3 유형의 STO 박막 형성 단계의 플로우 챠트이다.
도 6b는 본 발명에 따른 캐패시터 제조방법에 있어서, 제 3 유형의 BTO 박막 형성 단계의 플로우 챠트이다.
도 7a는 본 발명에 따른 캐패시터 제조방법의 제1실시예의 플로우 챠트이다.
도 7b는 본 발명에 따른 캐패시터 제조방법의 제2실시예의 플로우 챠트이다.
도 8은 본 발명에 따른 캐패시터의 한 실시예가 적용된 반도체 메모리 소자의 개략적 단면도이다.
도 9는 본 발명에 따른 캐패시터의 다른 실시예가 적용된 반도체 메모리 소자의 개략적 단면도이다.
상기 목적을 달성하기 위하여 본 발명에 따르면,
유전체막과 상기 유전체막의 상하에 위치하는 상하부 전극을 구비하는 반도체 메모리 소자의 캐패시터에 있어서,
상기 유전체막은 교번적으로 적층되는 원자층 단위 두께의 STO 박막 및 BTO 박막에 의한 다중 적층 구조물에 의해 구성되고,상기 유전체막은 상기 STO 박막 및 BTO 박막 간에 형성되는 스트레인에 의해 상전이가 발생될 수 있는 두께를 가지는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터가 제공된다.
상기 본 발명의 캐패시터에 있어서, 상기 유전체막은 STO/BTO/STO, BTO/STO/BTO 적층 구조 중의 어느 하나로 구성되는 것이 바람직하다.
또한, 상기 유전체막의 각 STO 박막 및 BTO 박막은 복수의 STO 단위층 및 BTO 단위층으로 형성되어 있는 것이 바람직하며, 상기 하부전극은 다결정 실리콘(Poly-silicon), TiN, SrRuO3, SiN, WN, W, Pt, Co, Ni, YBCO, LSCO, CaRuO3, (Ru,Sr)RuO3, LaNiO3의중의 어느 하나 인 것이 바람직하며, 특히, 상기 하부 전극은 다결정 실리콘으로 형성되며, 상기 유전체막에 직접 접촉되어 있는 것이 바람직하다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 따르면,
반도체 메모리 소자의 트랜지스터에 전기적으로 연결되는 하부 전극층을 기판 상에 형성하는 하부 전극 형성단계;
상기 하부 전극층 상에 원자층 단위의 STO 박막 및 BTO 박막에 의한 다중적층 구조물의 유전체막을 형성하되, 상기 유전체막이 상기 STO 박막 및 BTO 박막 간에 형성되는 스트레인에 의해 상전이가 발생될 수 있는 두께로 유전체막을 형성하는 유전체막 형성단계;
상기 유전체막 상에 상부 전극을 형성하는 상부 전극 형성단계;를 포함하는 반도체 메모리 소자의 캐패시터 제조방법이 제공된다.
상기 본 발명의 반도체 메모리 소자의 캐패시터 제조방법에 있어서,
상기 유전체막 형성 단계에서 STO 박막을 형성하는 단계의 제1유형은:
가) 상기 기판 상에 Sr 를 포함하는 기체 상태의 제 1 원료 물질을 접촉시켜 상기 기판 상에 상기 제 1 원료 물질을 흡착시키는 단계;
나) 상기 기판 상에 퍼지가스를 가하여 상기 제 1 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 1 원료 물질층을 형성하는 단계;
다) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 제 1 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
라) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과 아울러 제 1 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
마) 상기 기판에 가스상태의 산화물질을 접촉시켜 산화된 상기 제 1 원료 물질층과 제 2 원료 물질층과의 반응에 의해 STO 막을 형성하는 단계;를 구비하며,
상기 가) 단계 내지 마) 단계를 순차적으로 적어도 1회 이상 실시하는 것이 바람직하다.
상기 유전체막 형성 단계에서 STO 박막을 형성하는 단계의 제2유형은:
가) 상기 기판 상에 Sr 를 포함하는 기체 상태의 제 1 원료 물질을 접촉시켜 상기 기판 상에 상기 제 1 원료 물질을 흡착시키는 단계;
나) 상기 기판 상에 퍼지가스를 가하여 상기 제 1 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 1 원료 물질층을 형성하는 단계;
다) 상기 기판에 가스상태의 산화물질을 접촉시켜 상기 제 1 원료 물질층을 산화시키는 단계;
라) 상기 기판 상에 퍼지가스를 가하여 산화된 상기 제 1 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 산화된 제 1 원료 물질층을 형성하는 단계;
마) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 산화된 제 1 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
바) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과 아울러 제 1 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
사) 상기 기판에 가스상태의 산화물질을 접촉시켜 상기 제 1 원료 물질층과 제 2 원료 물질층과의 반응에 의해 STO 막을 형성하는 단계;를 구비하며,
상기 가) 단계 내지 사) 단계를 순차적으로 적어도 1회 이상 실시하는 것이 바람직하다.
상기 유전체막 형성 단계에서 STO 박막을 형성하는 단계의 제3유형은:
가) 상기 기판 상에 Sr 를 포함하는 기체 상태의 제 1 원료 물질을 접촉시켜 상기 기판 상에 상기 제 1 원료 물질을 흡착시키는 단계;
나) 상기 기판 상에 퍼지가스를 가하여 상기 제 1 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 1 원료 물질층을 형성하는 단계;
다) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 제 1 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
라) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과 아울러 제 1 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
마) 상기 가) 단계 내지 라)단계 동안 지속적으로 상기 기판에 가스상태의 산화물질을 접촉시켜 기판에 흡착되는 상기 제 1 원료 물질층 및 제 2 원료 물질층이 산화되도록 하여 산화된 제1원료 물질층과 제2원료 물질층으로 부터 STO 막을 형성하는 단계;를 구비하며,
상기 가) 단계 내지 마) 단계를 순차적으로 적어도 1회 이상 실시하는 것이 바람직하다.
상기 유전체막 형성 단계에서 BTO 박막을 형성하는 단계의 제1유형은:
가) 상기 기판 상에 Ba 를 포함하는 기체 상태의 제 3 원료 물질을 접촉시켜상기 기판 상에 상기 제 3 원료 물질을 흡착시키는 단계;
나) 상기 기판 상에 퍼지가스를 가하여 상기 제 3 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 3 원료 물질층을 형성하는 단계;
다) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 제 1 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
라) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과 아울러 제 3 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
마) 상기 기판에 가스 상태의 산화물질을 접촉시켜 상기 제 3 원료 물질층과 제 2 원료 물질층과의 반응에 의해 BTO 막을 형성하는 단계;를 더 구비하며,
상기 가) 단계 내지 마) 단계를 순차적으로 적어도 1회 이상 실시하는 것이 바람직하다.
상기 유전체막 형성 단계에서 BTO 박막을 형성하는 단계의 제2유형은:
가) 상기 기판 상에 Ba 를 포함하는 기체 상태의 제 3 원료 물질을 접촉시켜 상기 기판 상에 상기 제 3 원료 물질을 흡착시키는 단계;
나) 상기 기판 상에 퍼지가스를 가하여 상기 제 3 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 3 원료 물질층을 형성하는 단계;
다) 상기 기판에 가스상태의 산화물질을 접촉시켜 상기 제 3 원료 물질층을 산화시키는 단계;
라) 상기 기판 상에 퍼지가스를 가하여 산화된 상기 제 3 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 산화된 제 3 원료 물질층을 형성하는 단계;
마) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 산화된 제 3 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
바) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과 아울러 산화된 제 3 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
사) 상기 기판에 가스 상태의 산화물질을 접촉시켜 산화된 상기 제 3 원료 물질층과 제 2 원료 물질층과의 반응에 의해 BTO 막을 형성하는 단계;를 더 구비하며,
상기 가) 단계 내지 사) 단계를 순차적으로 적어도 1회 이상 실시하는 것이 바람직하다.
상기 유전체막 형성 단계에서 BTO 박막을 형성하는 단계의 제3유형은:
가) 상기 기판 상에 Ba 를 포함하는 기체 상태의 제 3 원료 물질을 접촉시켜 상기 기판 상에 상기 제 3 원료 물질을 흡착시키는 단계;
나) 상기 기판 상에 퍼지가스를 가하여 상기 제 3 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 3 원료 물질층을 형성하는 단계;
다) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 제 1 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
라) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과아울러 제 3 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
마) 상기 가) 단계 내지 라)단계 동안 지속적으로 상기 기판에 가스상태의 산화물질을 접촉시켜 기판에 흡착되는 상기 제 3 원료 물질층 및 제 2 원료 물질층이 산화되도록 하여 산화된 제3원료 물질층과 제2원료 물질층으로 부터 BTO 막을 형성하는 단계;를 구비하며,
상기 가) 단계 내지 마) 단계를 순차적으로 적어도 1회 이상 실시하는 것이 바람직하다.
상기 본 발명의 반도체 메모리 소자의 캐패시터 제조방법에 있어서, 상기 제 1 원료 물질은, Sr(C5 iPr3H2)2, SrS, Sr(thd)2(thd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Sr(acac)2, Sr(hfac)2, Sr(tfac)2, Sr(hfac)2, Sr(TMFD)2, [Sr(TMHD)2]L (L:lewis base), Sr(tmhd)2(tetraglyme), Sr(tmhd)2(pmdeta), [Sr(acac)2]L (L:lewis base), Sr(dpm)2, Sr(metmhd)2, Sr(tmhd)2(trine)n으로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것이 바람직하다.
그리고, 상기 제 2 원료 물질은, Ti(OiPr)4, Ti(TMHD)2(OiPr)2, Ti(acac)2, Ti(thac)2(OiPr)2, Ti(hfac)2(OiPr)2, Ti(TMHD)2(OnBu)2, Ti(acac)2(OnBu)0,Ti(tfac)2(OnBu)2, Ti(hfac)2(OnBu)2, Ti(TMHD)2(NMe2)2, Ti(TMHD)2(dmae), Ti(Nme2)4, Ti(NEt2)4, Ti(dmea)4, Ti(dmea)2(iPrO)2, Ti(hfac)2(nBuO)2, Ti(tfac)2(nBuO)2, Ti(acac)2(nBuO)2, Ti(TMHD)2(nBuO)2, Ti(TMHD)2(iPrO)2, Ti(hfac)2(iPrO)2, Ti(tfac)(iPrO)2, Ti(acac)2(iPrO)2, Ti(tmhd)2(mpd) 로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것이 바람직하다.
또한, 상기 제 3 원료 물질은, Ba(DPM)2, Ba(O2C2H(C2H5)-C4H9)2, Ba(C5Me5)2, Ba(acac)2, Ba(tfac)2, Ba(hfac)2, Ba(tmhd)2(tmhd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Ba(TMHD)2(tetraglyme), Ba(tmhd)2(pmdeta), Ba(tmhd)2(tetraen), Ba(metmhd)2, Ba(tmhd)2(trine)n, Ba(TMHD)2L(L:lewis base), Ba(acac)2L 으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것이 바람직하다.
한편, 반도체 메모리 소자의 캐패시터 제조방법에 있어서, 상기 산화물질은, H2O, O2, O3, N2O, H2O2, CH3OH, CH2OHC2OH, t-C2H4OH, n-C4H9OH 로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것이 바람직하며, 상기 퍼지가스는 알곤(Ar) 및 질소(N2) 중의 어느 하나인 것이 바람직하다.
반도체 메모리 소자의 캐패시터 제조방법의 공정조건에 있어서, 상기 유전체막 형성단계에서 STO 박막과 BTO 박막 형성시 온도를 100 내지 600℃ 범위 내로 조절하며, 상기 유전체막의 두께를 50 내지 500Å 의 범위 내로 조절하며, 그리고, 상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것이 바람직하다.
상기 유전체막 형성단계는; 상기 유전체막이 STO/BTO/STO, BTO/STO/BTO 중의 어느 하나의 적층 구조를 가지며, STO 막과 BTO 막 중 적어도 하나는 단위 STO 막또는 BTO 막에 의해 구성되도록 형성하는 것이 바람직하다.
상기 본 발명의 캐패시터 제조 방법에 있어서, 상기 유전체막은 동일 진공용기 내에 복수의 원료 가스를 일정한 주기로 교체 주입하도록 하는 디지털 화학기상 증착법에 의해 STO와 BTO를 연속적으로 다층 박막화하고, 각 층간의 구조적 상전이를 유동함으로써 유전율을 향상하게 된다.
상기와 같은 본 발명의 캐패시터 및 그 제조방법에 의하면, 국부적인 에피텍셜 층으로 성장된 유전체막 간의 자연 발생적인 스트레인에 의한 상전이를 이용함으로서 높은 유전율의 캐패시터를 얻을 수 있게 된다.
도 2a 는 상 유전상(paraelectric phase)의 입방정(cubic)의 BST구조를 나타내 보이며, 도 2b는 강 유전상(ferroelectric phase)의 테트라고날(tetragonal) BST구조를 나타내 보인다.
이러한 상 유전-강 유전성의 변화는 Ba/Sr의 비(ratio)에 기인하는 것으로 도 3에 BaTiO3-SrTiO3계의 조성변화에 따른 격자상수 변화 그래프를 나타내었다. 즉 순수한 BTO(a=b=3.994Å, c=4.038Å)로부터 순수한 STO(a=b=c=3.905Å)까지 단조감소하며 30몰(mole)% STO가 첨가되었을 때 더 이상의 테트라고날 구조는 보이지 않고 입방정 구조를 보인다.
고 유전 특성은 입방격자의 중심에 놓인 Ti원자의 상.하 이동에 기인하는 것으로 도 2b에 도시된 바와 같이 a축과 b축을 압축하여 c-축을 늘릴 수 있다면 입방격자의 중심에 놓인 Ti원자의 상.하 이동의 폭을 크게할 수 있는 공간이 커져 유전특성을 향상시킬 수 있는 것으로 T.Kawakubo, K.Abe, S.Komatsu, K.Sano, N.Yanase and H.Mochizuki, IEEE 1996에서 보여 주었다. 즉 BST격자 구조를 a-축, b-축으로 압축응력(compressive stress)이 작용하도록 하면 c-축으로 늘어나게 되어 더 높은 유전율을 나타내는 특성을 이용하면 통상적으로 나타내는 유전체막의 유전율을 크게 향상시킬 수 있다.
본 발명은 STO와 BTO를 연속적으로 증착하여 STO와 BTO가 가지는 고유한 격자상수를 갖는 국부적인 에피텍셜(epitaxial) 박막을 성장시켜 구조적 상전이(structural phase transition)가 유도되도록 한다.
본 발명에 따르면, 30몰(mole)% 이상의 STO 가 첨가되었을 때에도 테트라고날 구조를 갖는 BST 박막을 얻을 수 있다. 이러한 BST 박막은 STO와 BTO를 원자층 단위로 연속적인 증착을 통해 각각의 격자상수 차이에 기인한 스트레인(strain)을 유도함으로써 얻어진다. 즉 BST구조를 a-축, b-축으로 압축응력이 발생되도록 하기 위해서는 STO를 기판에 증착한 후 BTO를 증착하여 STO와 BTO의 격자상수 차이에 의한 격자 불일치(lattice mismatch)가 일어나도록 한다.
도 4a, 도 4b 각각은 본 발명에 따른 캐패시터 제조방법에서, STO 박막 형성단계와 BTO 박막형성단계의 제1유형으로서, 디지털박막 증착을 위한 원료물질 주입, 퍼지가스 주입, 산화물질 주입의 순서를 보인 보인 플로우 챠트이다.
이하에서 설명되는 박막형성과정은 진공용기 내에서 수행되며, 진공용기 내에는 기판이 로딩되어 있고, 기판은 소정의 온도로 가열된다. 또한 진공용기에는 내부를 진공 배기하기 위한 배기장치가 연결되어 있고, 그리고 필요한 다종의 가스를 공급하는 가스 공급장치가 마련되어 있는 것으로 전제로 한다.
<< STO 박막 형성 >>
도 4a, 도 5a, 도 6a를 참조하면서, STO 박막형성 단계의 여러 유형를 살펴본다.
제 1 유형의 STO 박막형성 단계 ( 도 4a 참조 )
가) 진공용기 내에 먼저 Sr 원료인 기체 상태의 제1원료 물질을 소정 시간 동안 주입하여 상기 기판의 표면에 상기 제1원료물질이 흡착되게 한다(11).
나) 상기 진공용기 내에 퍼지 가스를 주입하여, 제1원료물질이 기판 상에 단원자층 단위로 흡착되게 하고 잉여의 원료물질은 퍼지가스에 의해 제거 배기한다(12).
다) 상기 진공용기 내에 Ti 원료인 기체 상태의 제2원료물질을 소정 시간동안 주입하여 단원자층의 제1원료물질 위에 제2원료물질을 흡착시킨다(13).
라) 상기 진공용기 내에 퍼지 가스를 주입하여, 제2원료물질이 제1원료물질(층) 위에 단원자층 단위로 흡착되게 하고 잉여의 제2원료물질은 퍼지가스에 의해 제거 배기한다(14).
마) 상기 진공용기 내에 산소(O)를 포함하는 기체 상태의 산화물질을 주입하여 상기 제1원료물질과 제2원료물질과의 상호 반응에 의해 단위 STO 박막을 형성한다(15).
바) 상기 진공용기 내에 퍼지 가스를 주입하여, 잉여 산화물질 및 반응 부산물을 제거 배기한다(16).
상기 가) 내지 바) 의 과정(도 4a에서 참조번호 11 내지 16 의 과정)을 M 회 반복실시하여 단위 STO 박막이 다중으로 적층된 목적하는 하는 두께의 STO 박막을 형성한다. 여기에서 상기 가) 내지 바) 과정의 반복회수에 따라 STO 박막이 하나의 원자층 단위의 단위 STO 박막으로 구성되거나 수개 층의 단위 STO 박막으로 구성될 수 있다.
제 2 유형의 STO 박막형성 단계 ( 도 5a 참조 )
가) 진공용기 내에 먼저 Sr 원료인 기체 상태의 제1원료 물질을 소정 시간 동안 주입하여 상기 기판의 표면에 상기 제1원료물질이 흡착되게 한다(11a).
나) 상기 진공용기 내에 퍼지 가스를 주입하여, 제1원료물질이 기판 상에 단원자층 단위로 흡착되게 하고 잉여의 원료물질은 퍼지가스에 의해 제거 배기한다(12a).
다) 상기 진공용기 내에 산소(O)를 포함하는 기체 상태의 산화물질을 주입하여 상기 제1원료물질을 산화시킨다(13a)
라) 상기 진공용기 내에 퍼지 가스를 주입하여, 잉여의 산화물질과 산화 반응에 따른 반응부산물을 제거 배기한다(14a).
마) 상기 진공용기 내에 Ti 원료인 기체 상태의 제2원료물질을 소정 시간동안 주입하여 산화된 제1원료물질 위에 제2원료물질을 흡착시킨다(15a).
바) 상기 진공용기 내에 퍼지 가스를 주입하여, 상기 제2원료물질이 산화된 상기 제1원료물질 위에 단원자층 단위로 흡착되게 하고 잉여의 제2원료물질은 제거 배기한다(16a).
사) 상기 진공용기 내에 상기 산화물질을 주입하여 상기 제1원료물질과 상기 제2원료물질과의 반응에 의해 단위 STO 박막을 형성한다(17a)
아) 상기 진공용기 내에 퍼지 가스를 주입하여, 잉여 산화물질과 산화 반응에 따른 반응 부산물을 제거 배기한다(18a).
상기 가) 내지 아) 의 과정(도 5a에서 참조번호 11a 내지 18a 의 과정)을 M 회 반복실시하여 단위 STO 박막이 다중으로 적층된 목적하는 하는 두께의 STO 박막을 형성한다. 여기에서 상기 가) 내지 아) 과정의 반복회수에 따라 STO 박막이 하나의 원자층 단위의 단위 STO 박막으로 구성되거나 수개 층의 단위 STO 박막으로 구성될 수 있다.
제 3 유형의 STO 박막형성 단계 ( 도 6a 참조 )
가) 진공용기 내에 먼저 Sr 원료인 기체 상태의 제1원료 물질과 산화물질의 소정 시간 동안 주입하여 상기 기판의 표면에 상기 제1원료물질이 산화된 상태로 흡착되게 한다(11b, 15b).
나) 상기 진공용기 내에 퍼지 가스를 주입하여, 산화 제1원료물질이 기판 상에 단원자층 단위로 흡착되게 하고 잉여의 원료물질 및 산화물질 그리고 반응 부산물은 퍼지가스에 의해 제거 배기한다(12b, 15b).
다) 상기 진공용기 내에 Ti 원료인 기체 상태의 제2원료물질과 산화물질을 소정 시간동안 주입하여 산화된 제1원료물질 위에 제2원료물질이 산화된 상태로 흡착되면서 상기 제1원료물질과 제2원료 물질에 의해 원자층 단위의 단위 STO 박막을 형성시킨다(13b, 15b).
라) 상기 진공용기 내에 퍼지 가스를 주입하여, 상기 단위 STO 박막외의 잉여 가스 및 반응 부산물을 제거 배기한다(14b, 15b).
상기 가) 내지 라) 의 과정(도 6a에서 참조번호 11b 내지 15b 의 과정)을 M 회 반복실시하여 단위 STO 박막이 다중으로 적층된 목적하는 하는 두께의 STO 박막을 형성한다. 여기에서 상기 가) 내지 라) 과정의 반복회수에 따라 STO 박막이 하나의 원자층 단위의 단위 STO 박막으로 구성되거나 수개 층의 단위 STO 박막으로 구성될 수 있다. 여기에서 산화물질의 공급은 연료물질이 공급되는 시기에만 공급될 수 도 있고 전과정동안 지속적으로 공급될 수 있다.
<< BTO 박막 형성 >>
도 4b, 도 5b, 도 6b를 참조하면서, BTO 박막형성 단계의 여러 유형를 살펴본다.
제 1 유형의 BTO 박막형성 단계 ( 도 4b 참조 )
가) 내장된 기판이 소정온도로 가열되고 있는 진공용기 내에 먼저 Ba 원료인 기체 상태의 제3원료 물질을 소정 시간 동안 주입하여 상기 기판(기판의 표면에는 선행된 프로세스를 통해 생성된 어떠한 박막이 형성되어 있을 수 있다)의 표면에상기 제3원료물질이 흡착되게 한다(21).
나) 상기 진공용기 내에 퍼지 가스를 주입하여, 제3원료물질이 기판 상에 단원자층 단위로 흡착되게 하고 잉여의 원료물질은 퍼지가스에 의해 제거 배기한다(22).
다) 상기 진공용기 내에 Ti 원료인 기체 상태의 제2원료물질을 소정 시간동안 주입하여 단원자층의 제1원료물질 위에 제2원료물질을 흡착시킨다(23).
라) 상기 진공용기 내에 퍼지 가스를 주입하여, 제2원료물질이 제3원료물질(층) 위에 단원자층 단위로 흡착되게 하고 잉여의 제2원료물질은 퍼지가스에 의해 제거 배기한다(24).
마) 상기 진공용기 내에 산소(O)를 포함하는 기체 상태의 산화물질을 주입하여 상기 제2원료물질과 제3원료물질과의 상호 반응에 의해 단위 STO 박막을 형성한다(25).
바) 상기 진공용기 내에 퍼지 가스를 주입하여, 잉여 산화물질 및 반응 부산물을 제거 배기한다(26).
상기 가) 내지 바) 의 과정(도 4b에서 참조번호 11 내지 16 의 과정)을 N 회 반복실시하여 단위 BTO 박막이 다중으로 적층된 목적하는 하는 두께의 BTO 박막을 형성한다. 여기에서 상기 가) 내지 바) 과정의 반복회수에 따라 BTO 박막이 하나의 원자층 단위의 단위 BTO 박막으로 구성되거나 수개 층의 단위 BTO 박막으로 구성될 수 있다.
제 2 유형의 BTO 박막형성 단계 ( 도 5b 참조 )
가) 진공용기 내에 먼저 Ba 원료인 기체 상태의 제3원료 물질을 소정 시간 동안 주입하여 상기 기판의 표면에 상기 제3원료물질이 흡착되게 한다(21a).
나) 상기 진공용기 내에 퍼지 가스를 주입하여, 제3원료물질이 기판 상에 단원자층 단위로 흡착되게 하고 잉여의 원료물질은 퍼지가스에 의해 제거 배기한다(22a).
다) 상기 진공용기 내에 산소(O)를 포함하는 기체 상태의 산화물질을 주입하여 상기 제3원료물질을 산화시킨다(23a).
라) 상기 진공용기 내에 퍼지 가스를 주입하여, 잉여의 산화물질과 산화 반응에 따른 반응부산물을 제거 배기한다(24a).
마) 상기 진공용기 내에 Ti 원료인 기체 상태의 제2원료물질을 소정 시간동안 주입하여 산화된 제3원료물질 위에 제2원료물질을 흡착시킨다(25a).
바) 상기 진공용기 내에 퍼지 가스를 주입하여, 상기 제2원료물질이 산화된 상기 제3원료물질 위에 단원자층 단위로 흡착되게 하고 잉여의 제2원료물질은 제거 배기한다(26a).
사) 상기 진공용기 내에 상기 산화물질을 주입하여 상기 제3원료물질과 상기 제2원료물질과의 반응에 의해 단위 BTO 박막을 형성한다(27a)
아) 상기 진공용기 내에 퍼지 가스를 주입하여, 잉여 산화물질과 산화 반응에 따른 반응 부산물을 제거 배기한다(28a).
상기 가) 내지 아) 의 과정(도 5b에서 참조번호 21a 내지 28a 의 과정)을 N 회 반복실시하여 단위 BTO 박막이 다중으로 적층된 목적하는 하는 두께의 BTO 박막을 형성한다. 여기에서 상기 가) 내지 아) 과정의 반복회수에 따라 BTO 박막이 하나의 원자층 단위의 단위 BTO 박막으로 구성되거나 수개 층의 단위 BTO 박막으로 구성될 수 있다.
제 3 유형의 BTO 박막형성 단계 ( 도 6b 참조 )
가) 진공용기 내에 먼저 Ba 원료인 기체 상태의 제3원료 물질과 산화물질의 소정 시간 동안 주입하여 상기 기판의 표면에 상기 제3원료물질이 산화된 상태로 흡착되게 한다(21b, 25b).
나) 상기 진공용기 내에 퍼지 가스를 주입하여, 산화 제3원료물질이 기판 상에 단원자층 단위로 흡착되게 하고 잉여의 원료물질 및 산화물질 그리고 반응 부산물은 퍼지가스에 의해 제거 배기한다(22b, 25b).
다) 상기 진공용기 내에 Ti 원료인 기체 상태의 제2원료물질과 산화물질을 소정 시간동안 주입하여 산화된 제3원료물질 위에 제2원료물질이 산화된 상태로 흡착되면서 상기 제3원료물질과 제2원료 물질에 의해 원자층 단위의 단위 BTO 박막을 형성시킨다(23b, 25b).
라) 상기 진공용기 내에 퍼지 가스를 주입하여, 상기 단위 BTO 박막 외의 잉여 가스 및 반응 부산물을 제거 배기한다(24b, 25b).
상기 가) 내지 라) 의 과정(도 6b에서 참조번호 21b 내지 25b 의 과정)을 N 회 반복실시하여 단위 BTO 박막이 다중으로 적층된 목적하는 하는 두께의 BTO 박막을 형성한다. 여기에서 상기 가) 내지 라) 과정의 반복회수에 따라 BTO 박막이 하나의 원자층 단위의 단위 BTO 박막으로 구성되거나 수개 층의 단위 BTO 박막으로구성될 수 있다. 여기에서 산화물질의 공급은 연료물질이 공급되는 시기에만 공급될 수 도 있고 전과정동안 지속적으로 공급될 수 있다.
상기와 같이 본 발명에 따른 박막 형성 방법은 기존의 화학 기상 증착법과 달리 증착될 박막의 재료물질을 상기한 바와 같은 단계로 각각 일정한 시간 간격으로 각각 반응관 안으로 흘려 반응시킨다. 즉, 하나의 단위 STO 박막 및 BTO 박막 형성을 위한 한주기 동안 기체 상태의 원료 물질들을 반도체 메모리 소자를 위한 기판이 장착된 진공용기에 교번적으로 주입한다. 이때에, 일반적인 증착장치에서와 같이 진공배기는 지속되며, 그리고 기판은 소정의 온도로 가열된다. 이때에, 본 발명의 제조방법에 있어서는 기판의 온도를 약 100 내지 600℃를 유지시킨다.
STO의 증착에 필요한 원료물질로써, Sr은 Sr(C5-i-Pr3H2), Ti는 Ti(OiPr)4, 산화물의 원료로는 물(H2O)를 사용하며, 이 반응 물질들을 수송하기 위한 가스로는 질소(N2)를 사용하는 것이 바람직하다. Sr 공급원으로 사용될 수 있는 제 1 원료물질로는 Sr(C5 iPr3H2)2, SrS, Sr(thd)2(thd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Sr(acac)2, Sr(hfac)2, Sr(tfac)2, Sr(hfac)2, Sr(TMFD)2, [Sr(TMHD)2]L (L:lewis base), Sr(tmhd)2(tetraglyme), Sr(tmhd)2(pmdeta), [Sr(acac)2]L (L:lewis base), Sr(dpm)2, Sr(metmhd)2, Sr(tmhd)2(trine)n중의 적어도 어느 하나를 적용할 수 있다.
그리고, Ti 공급원으로 사용될 수 있는 제2원료물질로는 Ti(OiPr)4, Ti(TMHD)2(OiPr)2, Ti(acac)2, Ti(thac)2(OiPr)2, Ti(hfac)2(OiPr)2, Ti(TMHD)2(OnBu)2, Ti(acac)2(OnBu)0, Ti(tfac)2(OnBu)2, Ti(hfac)2(OnBu)2, Ti(TMHD)2(NMe2)2, Ti(TMHD)2(dmae), Ti(Nme2)4, Ti(NEt2)4, Ti(dmea)4, Ti(dmea)2(iPrO)2, Ti(hfac)2(nBuO)2, Ti(tfac)2(nBuO)2, Ti(acac)2(nBuO)2, Ti(TMHD)2(nBuO)2, Ti(TMHD)2(iPrO)2, Ti(hfac)2(iPrO)2, Ti(tfac)(iPrO)2, Ti(acac)2(iPrO)2, Ti(tmhd)2(mpd) 중의 적어도 어느 하나가 적용될 수 있다.
또한, 산화물질로서는 H2O, O2, O3, N2O, H2O2, CH3OH, CH2OHC2OH, t-C2H4OH, n-C4H9OH 중의 어느 하나를 선택할 수 있다.
STO 는 아래의 반응식 1에서와 같은 반응역학에 의해 기판 위에 증착된다.
Sr(C5-i-Pr3H2) + Ti(OiPr)4+ H2SrTiO3+ 부산물
이상과 같은 반응을 유도하기 위해, 예를 들어, 먼저 기판이 장착된 진공용기에 기체 상태의 Sr 원료 물질을 소정 시간 동안 공급한다. 이와 같이 하면, Sr 원료 물질이 기판 상에 한 층이 쌓이게 된다. 이어서 퍼지가스를 주입하면 퍼지가스의 압력 등에 의해 기판에 2층으로 쌓인 잉여의 Sr 원료 물질은 진공용기 외부로 배출되고, 기판에는 원자층 단위의 Sr 원료물질층이 남게 된다.
이어서, 기체상태의 Ti 원료 물질을 진공용기로 소정 시간동안 주입한다. 이와 같이 하면, Ti 원료 물질도 역시 기판 상에 원자단위로 흡착된다. Ti 원료 물질이 기판 상에 한 층이 쌓이게 된다. 이어서 퍼지가스를 주입하면 역시 퍼지가스의 압력 등에 의해 잉여의 Ti 원료 물질은 진공용기 외부로 배출되고, 기판에는 원자층 단위의 Ti 원료물질층이 남게 된다.
마지막으로 진공용기에 기체상태의 산화물질을 주입하면, 상기 반응식 1에서와 같은 메커니즘으로 반응하여, 기판 상에 STO 막이 형성되게 된다.
STO 막이 형성된 후, 또 다시 퍼지 가스를 진공용기에 주입하면, 진공용기 내부 및 기판 상의 잉여물질 및 부산물 등이 진공용기 외부로 배출된다.
이상과 같은 과정에서, 상기 퍼지가스는 잉여의 원료물질을 제거하여 단원자 단위의 원료물질층 만이 기판 상에 남게함과 아울러 잉여물질이 다른 원료물질과 반응하는 것을 방지하고, 결과적으로 원자층 단위의 STO 막을 얻을 수 있게 된다.
BTO의 증착에 필요한 원료물질로써, Ba은 Ba(C5Me5)2, Ti는 Ti(OiPr)4, 산화물의 원료로는 물(H2O)를 사용하며, 이 반응 물질들을 수송하기 위한 가스로는 질소(N2)를 사용하는 것이 바람직하다.
Ba 공급원으로 사용될 수 있는 제3원료물질로는 Ba(DPM)2, Ba(O2C2H(C2H5)-C4H9)2, Ba(C5Me5)2, Ba(acac)2, Ba(tfac)2, Ba(hfac)2, Ba(tmhd)2(tmhd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Ba(TMHD)2(tetraglyme), Ba(tmhd)2(pmdeta), Ba(tmhd)2(tetraen), Ba(metmhd)2, Ba(tmhd)2(trine)n, Ba(TMHD)2L(L:lewis base), Ba(acac)2L 중의 적어도 어느 하나를 적용할 수 있다.
BTO반응에 대한 상세한 메커니즘을 보면 아래의 반응역학으로 기판 위에 BTO의 형태로 증착된다.
Ba(C5Me5)2+ Ti(OiPr)4+ H2BaTiO3+ 부산물
STO 막이 형성된 기판 상에 기체 상태의 Ba원료물질을 접촉시키면 기판 상에 원자층 단위의 Ba 원료물질층이 흡착되며, 이어서 공급되는 퍼지가스에 의해 기판에 2층이상 쌓인 원료물질을 포함하는 진공용기 내의 잉여 원료물질은 배출된다.
동일한 방법으로 Ti 원료물질을 주입한 후 퍼지가스를 공급하면, 기판 상에 원자층 단위의 Ti 원료물질층이 형성된다. 이어서, 산화물질을 진공용기에 주입하면, 상기 반응식 2와 같이 반응하여 상기 STO 막 위에 BTO 막이 형성되게 된다. 그리고 퍼지가스를 소정시간 주입하면 BTO 막 형성 후, 잔류하는 잉여 물질 및 잔류물질이 진공용기 외부로 배출된다.
이상과 같은 STO 막 및 BTO 막의 형성 과정을 1회 내지 수회 반복실시하면, 본 발명에서 목적하는 고유전률의 BST가 원자층 단위로 형성되게 된다.
본 발명에 따르면 위의 (1) 식에 의해 STO를 한 원자층 증착시킨뒤 (2) 식에 의해 BTO를 한 원자 층 증착시킨 뒤 이를 반복하여 복합 층을 형성하거나 (2) 식에 BTO를 한 원자 층 증착시킨 뒤 (1)에 의해 STO를 한 원자 층 증착시키는 것이 바람직하고 이를 반복함으로서 일정 두께를 증착하는 것이 바람직하다.
본 발명에 따르면 위의 (1)식에 의해 STO를 임계두께로 증착한 뒤 (2)식에 의해 BTO를 임계두께로 증착한 뒤 다시 (1)식에 의해 STO를 증착하는 것이 바람직하다.
본 발명에 의해, 위의 반응식 1에 의해 STO 막을 임계두께로 증착 시킨 뒤, 반응식 2식에 의해 BTO 막을 임계 두께로 증착한 후 다시 반응식 1에 의해 STO 막을 임계두께만큼 증착함으로써, STO/BTO/STO 적층구조의 유전체막을 얻을 수 있다.
이상과 같은 방법에 의해 얻을 수 있는 바람직한 적층구조는 STO/BTO/STO, BTO/STO/BTO이며, STO 막과 BTO 막 중 적어도 하나는 단위 STO 막또는 BTO 막에 의해 구성되도록 형성하는 것이 바람직하다.
도 7a는 STO/BTO/STO 적층 구조에 의한 BST 유전체막을 형성하기 위한 본 발명에 따른 반도체 메모리의 캐패시터 제조방법을 보인 플로우 챠트이며, BTO/STO/BTO 적층 구조에 의한 BST 유전체막을 형성하기 위한 본 발명에 따른 반도체 메모리의 캐패시터 제조방법을 보인 플로우 챠트이다.
먼저, 도 7a를 참조하면, STO/BTO/STO 적층 구조에 의한 BST 유전체막을 형성하기 위하여 먼저 STO 박막 형성 단계(31)가 수행하고, 이에 이어 BTO 박막 형성 단계(32)가 수행한 후 다시 STO 박막형성단계(33)를 수행한다.
그리고, 도 7b를 참조하면, BTO/STO/BTO 적층 구조에 의한 BST 유전체막을 형성하기 위하여 먼저 BTO 박막 형성 단계(41)가 수행하고, 이에 이어 STO 박막 형성 단계(42)가 수행한 후 다시 STO 박막형성단계(43)를 수행한다.
도 7a 및 도 7b에 도시된 프로세스는 각각 1회만 수행되거나, 또는 각각 X 회 및 Y 회 반복될 수 있고, 그리고, 각각의 STO 및 BTO 박막 형성단계는 도 5 내지 도 7에 도시된 형태의 단계를 채택할 수 있다. 이러한 본 발명에 따르면 다양한 적층구조의 BST 유전체막을 얻을 수 있다. 예를 들어 본 발명에 따르면, 상기 BST 유전체막은 STO/BTO/STO, BTO/STO/BTO, BTO/BTO/STO/BTO, STO/BTO/BTO/STO 적층구조 또는 이들 적층구조가 반복적으로 다중 적층된 구조를 가질 수 있다.
도 8은 본 발명에 따른 반도체 메모리 소자의 제1실시예의 개략적인 단면도를 보인다.
도 8을 참조하면, 기판(10) 상의 하부층에 트랜지스터를 구성하는 적층구조물이 위치하고 이 적층구조물 위에 본 발명에 따른 캐패시터가 위치한다. 캐패시터는 STO/BTO/STO 적층구조의 유전체막을 가지고 그 상하에 상부 전극 및 하부 전극이 위치한다. 상기 하부 전극의 기능은 상기 트랜지스터의 드레인에 전기적으로 접속된 폴리 실리콘층이 담당한다.
도 9는 본 발명에 따른 반도체 메모리 소자의 제2실시예의 개략적인 단면도를 보인다.
도 9를 참조하면, 기판 상의 하부층에 트랜지스터를 구성하는 적층구조물이 위치하고 이 적층구조물 위에 본 발명에 따른 캐패시터가 위치한다. 캐패시터는STO/STO/BTO/STO 적층구조의 BST 유전체막을 가지고 그 상하에 상부 전극 및 하부 전극이 위치한다. 상기 하부 전극의 기능은 상기 트랜지스터의 드레인에 전기적으로 접속된 폴리 실리콘층이 담당한다.
전술한 바와 같이 상기 STO/BTO/STO 적층 구조와 BTO/STO/BTO 적층구조의 유전체막은 BTO/STO/BTO, STO/STO/BTO, BTO/STO/STO, STO/STO/BTO/STO/STO/BTO../STO 및 BTO/STO/STO../BTO 적층구조 등 다양한 형태의 구조로의 변경이 가능하다. 그러나, 어떠한 적층 구조의 경우에 있어서, 상기 유전체막의 전체 두께는 50 내지 500Å 범위 내로 조절하는 것이 바람직하다.
한편 상기 하부전극의 물질은 상기한 바와 같은 폴리 실리콘 이외에, TiN, SrRuO3, SiN, WN, W, Pt, Co, Ni, YBCO, LSCO, CaRuO3, (Ru,Sr)RuO3, LaNiO3등이 적용될 수 있다. 특히 상기 하부전극은 폴리실리콘이 하부전극인 경우 종래와 같이 확산 방지막을 가지지 않고 상기 유전체막에 직접 접촉된다. 이는 본 발명의 캐패시터 및 제조 방법은 고온이 아닌 저온의 상태에서 유전체막이 형성되기 때문에 가능하다.
이와 같은 본 발명에 따르면, STO와 BTO을 연속적으로 증착 함으로서 원자층 단위의 두께 제어와 균일한 박막을 얻을 수 있을 뿐만 아니라 격자 변형을 유도할 수 있어 유전율이 큰 유전체막을 얻을 수 있게 된다.
또한 STO과 BTO을 연속적으로 증착함으로써, 향후 고집적 소자에서 얇아지는캐패시터 유전막 두께를 한 주기에 한 원자층씩 증착하는 원리를 이용하여 반응물질을 흘려 보내주는 주기에 의해서 제어할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

Claims (79)

  1. 유전체막과 상기 유전체막의 상하에 위치하는 상하부 전극을 구비하는 반도체 메모리 소자의 캐패시터에 있어서,
    상기 유전체막은 교번적으로 적층되는 원자층 단위 두께의 STO 박막 및 BTO 박막에 의한 다중 적층 구조물에 의해 구성되고,
    상기 유전체막은 상기 STO 박막 및 BTO 박막 간에 형성되는 스트레인에 의한 상전이가 발생되는 두께를 가지는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
  2. 제 1 항에 있어서,
    상기 유전체막은 STO/BTO/STO, BTO/STO/BTO 중 어느 하나의 적층구조를 가지는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
  3. 제 2 항에 있어서,
    상기 유전체막은 STO/BTO/STO 및 BTO/STO/BTO 적층 구조가 다중으로 적층되어 있는 적층구조를 가지는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막 각각은 복수의 단위 STO 박막과 BTO 박막으로 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
  5. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 하부전극은 다결정 실리콘(Poly-silicon), TiN, SrRuO3, SiN, WN, W, Pt, Co, Ni, YBCO, LSCO, CaRuO3, (Ru,Sr)RuO3, LaNiO3의중의 어느 하나 인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
  6. 제 4 항에 있어서,
    상기 하부전극은 다결정 실리콘(Poly-silicon), TiN, SrRuO3, SiN, WN, W, Pt, Co, Ni, YBCO, LSCO, CaRuO3, (Ru,Sr)RuO3, LaNiO3의중의 어느 하나 인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
  7. 제 5 항에 있어서,
    상기 하부 전극은 다결정 실리콘으로 형성되며, 상기 유전체막에 직접 접촉되어 있는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
  8. 제 6 항에 있어서,
    상기 하부 전극은 다결정 실리콘으로 형성되며, 상기 유전체막에 직접 접촉되어 있는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
  9. 반도체 메모리 소자의 트랜지스터에 전기적으로 연결되는 하부 전극층을 기판 상에 형성하는 하부 전극 형성단계;
    상기 하부 전극층 상에 원자층 단위의 STO 박막 및 BTO 박막에 의한 다중적층 구조물의 유전체막을 형성하되, 상기 유전체막이 상기 STO 박막 및 BTO 박막 간에 형성되는 스트레인에 의해 상전이가 발생될 수 있는 두께로 유전체막을 형성하는 유전체막 형성단계;
    상기 유전체막 상에 상부 전극을 형성하는 상부 전극 형성단계;를 포함하는 반도체 메모리 소자의 캐패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 유전체막 형성 단계에서 STO 박막을 형성하는 단계는:
    가) 상기 기판 상에 Sr 를 포함하는 기체 상태의 제 1 원료 물질을 접촉시켜 상기 기판 상에 상기 제 1 원료 물질을 흡착시키는 단계;
    나) 상기 기판 상에 퍼지가스를 가하여 상기 제 1 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 1 원료 물질층을 형성하는 단계;
    다) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 제 1 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
    라) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과 아울러 제 1 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
    마) 상기 기판에 가스상태의 산화물질을 접촉시켜 산화된 상기 제 1 원료 물질층과 제 2 원료 물질층과의 반응에 의해 STO 막을 형성하는 단계;를 구비하며,
    상기 가) 단계 내지 마) 단계를 순차적으로 적어도 1회 이상 실시하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  11. 제 9 항에 있어서,
    상기 유전체막 형성 단계에서 STO 박막을 형성하는 단계는:
    가) 상기 기판 상에 Sr 를 포함하는 기체 상태의 제 1 원료 물질을 접촉시켜 상기 기판 상에 상기 제 1 원료 물질을 흡착시키는 단계;
    나) 상기 기판 상에 퍼지가스를 가하여 상기 제 1 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 1 원료 물질층을 형성하는 단계;
    다) 상기 기판에 가스상태의 산화물질을 접촉시켜 상기 제 1 원료 물질층을 산화시키는 단계;
    라) 상기 기판 상에 퍼지가스를 가하여 산화된 상기 제 1 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 산화된 제 1 원료 물질층을 형성하는 단계;
    마) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 산화된 제 1 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
    바) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과 아울러 제 1 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
    사) 상기 기판에 가스상태의 산화물질을 접촉시켜 상기 제 1 원료 물질층과 제 2 원료 물질층과의 반응에 의해 STO 막을 형성하는 단계;를 구비하며,
    상기 가) 단계 내지 사) 단계를 순차적으로 적어도 1회 이상 실시하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  12. 제 9 항에 있어서,
    상기 유전체막 형성 단계에서 STO 박막을 형성하는 단계는:
    가) 상기 기판 상에 Sr 를 포함하는 기체 상태의 제 1 원료 물질을 접촉시켜 상기 기판 상에 상기 제 1 원료 물질을 흡착시키는 단계;
    나) 상기 기판 상에 퍼지가스를 가하여 상기 제 1 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 1 원료 물질층을 형성하는 단계;
    다) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 제 1 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
    라) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과아울러 제 1 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
    마) 상기 가) 단계 내지 라)단계 동안 지속적으로 상기 기판에 가스상태의 산화물질을 접촉시켜 기판에 흡착되는 상기 제 1 원료 물질층 및 제 2 원료 물질층이 산화되도록 하여 산화된 제1원료 물질층과 제2원료 물질층으로 부터 STO 막을 형성하는 단계;를 구비하며,
    상기 가) 단계 내지 마) 단계를 순차적으로 적어도 1회 이상 실시하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  13. 제 9 내지 제 12 항 중의 어느 한 항에 있어서,
    상기 유전체막 형성 단계에서 BTO 박막을 형성하는 단계는:
    가) 상기 기판 상에 Ba 를 포함하는 기체 상태의 제 3 원료 물질을 접촉시켜 상기 기판 상에 상기 제 3 원료 물질을 흡착시키는 단계;
    나) 상기 기판 상에 퍼지가스를 가하여 상기 제 3 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 3 원료 물질층을 형성하는 단계;
    다) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 제 1 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
    라) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과 아울러 제 3 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
    마) 상기 기판에 가스 상태의 산화물질을 접촉시켜 상기 제 3 원료 물질층과 제 2 원료 물질층과의 반응에 의해 BTO 막을 형성하는 단계;를 더 구비하며,
    상기 가) 단계 내지 마) 단계를 순차적으로 적어도 1회 이상 실시하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  14. 제 9 내지 제 12 항 중의 어느 한 항에 있어서,
    상기 유전체막 형성 단계에서 BTO 박막을 형성하는 단계는:
    가) 상기 기판 상에 Ba 를 포함하는 기체 상태의 제 3 원료 물질을 접촉시켜 상기 기판 상에 상기 제 3 원료 물질을 흡착시키는 단계;
    나) 상기 기판 상에 퍼지가스를 가하여 상기 제 3 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 3 원료 물질층을 형성하는 단계;
    다) 상기 기판에 가스상태의 산화물질을 접촉시켜 상기 제 3 원료 물질층을 산화시키는 단계;
    라) 상기 기판 상에 퍼지가스를 가하여 산화된 상기 제 3 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 산화된 제 3 원료 물질층을 형성하는 단계;
    마) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 산화된 제 3 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
    바) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과 아울러 산화된 제 3 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
    사) 상기 기판에 가스 상태의 산화물질을 접촉시켜 산화된 상기 제 3 원료 물질층과 제 2 원료 물질층과의 반응에 의해 BTO 막을 형성하는 단계;를 더 구비하며,
    상기 가) 단계 내지 사) 단계를 순차적으로 적어도 1회 이상 실시하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  15. 제 9 내지 제 12 항 중의 어느 한 항에 있어서,
    상기 유전체막 형성 단계에서 BTO 박막을 형성하는 단계는:
    가) 상기 기판 상에 Ba 를 포함하는 기체 상태의 제 3 원료 물질을 접촉시켜 상기 기판 상에 상기 제 3 원료 물질을 흡착시키는 단계;
    나) 상기 기판 상에 퍼지가스를 가하여 상기 제 3 원료물질의 잉여분을 제거함과 아울러 단원자 단위의 두께를 가지는 제 3 원료 물질층을 형성하는 단계;
    다) 상기 기판에 Ti 를 함유하는 기체 상태의 제 2 원료 물질을 접촉시켜 제 1 원료 물질층 상에 제 2 원료 물질을 흡착시키는 단계;
    라) 상기 기판 상에 퍼지가스를 가하여 제 2 원료 물질의 잉여분을 제거함과 아울러 제 3 원료 물질층 상에 단원자 단위의 두께를 가지는 제 2 원료 물질층을 형성하는 단계;
    마) 상기 가) 단계 내지 라)단계 동안 지속적으로 상기 기판에 가스상태의 산화물질을 접촉시켜 기판에 흡착되는 상기 제 3 원료 물질층 및 제 2 원료 물질층이 산화되도록 하여 산화된 제3원료 물질층과 제2원료 물질층으로 부터 BTO 막을 형성하는 단계;를 구비하며,
    상기 가) 단계 내지 마) 단계를 순차적으로 적어도 1회 이상 실시하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  16. 제 10 항 내지 제 12 항 중의 어느 한 항에 있어서,
    상기 제 1 원료 물질은, Sr(C5 iPr3H2)2, SrS, Sr(thd)2(thd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Sr(acac)2, Sr(hfac)2, Sr(tfac)2, Sr(hfac)2, Sr(TMFD)2, [Sr(TMHD)2]L (L:lewis base), Sr(tmhd)2(tetraglyme), Sr(tmhd)2(pmdeta), [Sr(acac)2]L (L:lewis base), Sr(dpm)2, Sr(metmhd)2, Sr(tmhd)2(trine)n으로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  17. 제 13 항에 있어서,
    상기 제 1 원료 물질은, Sr(C5 iPr3H2)2, SrS, Sr(thd)2(thd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Sr(acac)2, Sr(hfac)2, Sr(tfac)2, Sr(hfac)2, Sr(TMFD)2, [Sr(TMHD)2]L (L:lewis base), Sr(tmhd)2(tetraglyme),Sr(tmhd)2(pmdeta), [Sr(acac)2]L (L:lewis base), Sr(dpm)2, Sr(metmhd)2, Sr(tmhd)2(trine)n으로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  18. 제 14 항에 있어서,
    상기 제 1 원료 물질은, Sr(C5 iPr3H2)2, SrS, Sr(thd)2(thd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Sr(acac)2, Sr(hfac)2, Sr(tfac)2, Sr(hfac)2, Sr(TMFD)2, [Sr(TMHD)2]L (L:lewis base), Sr(tmhd)2(tetraglyme), Sr(tmhd)2(pmdeta), [Sr(acac)2]L (L:lewis base), Sr(dpm)2, Sr(metmhd)2, Sr(tmhd)2(trine)n으로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  19. 제 15 항에 있어서,
    상기 제 1 원료 물질은, Sr(C5 iPr3H2)2, SrS, Sr(thd)2(thd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Sr(acac)2, Sr(hfac)2, Sr(tfac)2, Sr(hfac)2, Sr(TMFD)2, [Sr(TMHD)2]L (L:lewis base), Sr(tmhd)2(tetraglyme),Sr(tmhd)2(pmdeta), [Sr(acac)2]L (L:lewis base), Sr(dpm)2, Sr(metmhd)2, Sr(tmhd)2(trine)n으로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  20. 제 10 항 내지 제 12 항 및 제 17 항 내지 제 19 항 중의 어느 한 항에 있어서,
    상기 제 2 원료 물질은, Ti(OiPr)4, Ti(TMHD)2(OiPr)2, Ti(acac)2, Ti(thac)2(OiPr)2, Ti(hfac)2(OiPr)2, Ti(TMHD)2(OnBu)2, Ti(acac)2(OnBu)0, Ti(tfac)2(OnBu)2, Ti(hfac)2(OnBu)2, Ti(TMHD)2(NMe2)2, Ti(TMHD)2(dmae), Ti(Nme2)4, Ti(NEt2)4, Ti(dmea)4, Ti(dmea)2(iPrO)2, Ti(hfac)2(nBuO)2, Ti(tfac)2(nBuO)2, Ti(acac)2(nBuO)2, Ti(TMHD)2(nBuO)2, Ti(TMHD)2(iPrO)2, Ti(hfac)2(iPrO)2, Ti(tfac)(iPrO)2, Ti(acac)2(iPrO)2, Ti(tmhd)2(mpd) 로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  21. 제 13 항에 있어서,
    상기 제 2 원료 물질은, Ti(OiPr)4, Ti(TMHD)2(OiPr)2, Ti(acac)2, Ti(thac)2(OiPr)2, Ti(hfac)2(OiPr)2, Ti(TMHD)2(OnBu)2, Ti(acac)2(OnBu)0, Ti(tfac)2(OnBu)2, Ti(hfac)2(OnBu)2, Ti(TMHD)2(NMe2)2, Ti(TMHD)2(dmae), Ti(Nme2)4, Ti(NEt2)4, Ti(dmea)4, Ti(dmea)2(iPrO)2, Ti(hfac)2(nBuO)2, Ti(tfac)2(nBuO)2, Ti(acac)2(nBuO)2, Ti(TMHD)2(nBuO)2, Ti(TMHD)2(iPrO)2, Ti(hfac)2(iPrO)2, Ti(tfac)(iPrO)2, Ti(acac)2(iPrO)2, Ti(tmhd)2(mpd) 로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  22. 제 14 항에 있어서,
    상기 제 2 원료 물질은, Ti(OiPr)4, Ti(TMHD)2(OiPr)2, Ti(acac)2, Ti(thac)2(OiPr)2, Ti(hfac)2(OiPr)2, Ti(TMHD)2(OnBu)2, Ti(acac)2(OnBu)0, Ti(tfac)2(OnBu)2, Ti(hfac)2(OnBu)2, Ti(TMHD)2(NMe2)2, Ti(TMHD)2(dmae), Ti(Nme2)4,Ti(NEt2)4, Ti(dmea)4, Ti(dmea)2(iPrO)2, Ti(hfac)2(nBuO)2, Ti(tfac)2(nBuO)2, Ti(acac)2(nBuO)2, Ti(TMHD)2(nBuO)2, Ti(TMHD)2(iPrO)2, Ti(hfac)2(iPrO)2, Ti(tfac)(iPrO)2, Ti(acac)2(iPrO)2, Ti(tmhd)2(mpd) 로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  23. 제 15 항에 있어서,
    상기 제 2 원료 물질은, Ti(OiPr)4, Ti(TMHD)2(OiPr)2, Ti(acac)2, Ti(thac)2(OiPr)2, Ti(hfac)2(OiPr)2, Ti(TMHD)2(OnBu)2, Ti(acac)2(OnBu)0, Ti(tfac)2(OnBu)2, Ti(hfac)2(OnBu)2, Ti(TMHD)2(NMe2)2, Ti(TMHD)2(dmae), Ti(Nme2)4, Ti(NEt2)4, Ti(dmea)4, Ti(dmea)2(iPrO)2, Ti(hfac)2(nBuO)2, Ti(tfac)2(nBuO)2, Ti(acac)2(nBuO)2, Ti(TMHD)2(nBuO)2, Ti(TMHD)2(iPrO)2, Ti(hfac)2(iPrO)2, Ti(tfac)(iPrO)2, Ti(acac)2(iPrO)2, Ti(tmhd)2(mpd) 로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터제조방법.
  24. 제 10 항 내지 제 12 항, 제 17 항 내지 제 19 항 및 제 21 항 내지 제 23 항 중의 어느 한 항에 있어서,
    상기 제 3 원료 물질은, Ba(DPM)2, Ba(O2C2H(C2H5)-C4H9)2, Ba(C5Me5)2, Ba(acac)2, Ba(tfac)2, Ba(hfac)2, Ba(tmhd)2(tmhd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Ba(TMHD)2(tetraglyme), Ba(tmhd)2(pmdeta), Ba(tmhd)2(tetraen), Ba(metmhd)2, Ba(tmhd)2(trine)n, Ba(TMHD)2L(L:lewis base), Ba(acac)2L 으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  25. 제 13 항에 있어서,
    상기 제 3 원료 물질은, Ba(DPM)2, Ba(O2C2H(C2H5)-C4H9)2, Ba(C5Me5)2, Ba(acac)2, Ba(tfac)2, Ba(hfac)2, Ba(tmhd)2(tmhd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Ba(TMHD)2(tetraglyme), Ba(tmhd)2(pmdeta), Ba(tmhd)2(tetraen), Ba(metmhd)2, Ba(tmhd)2(trine)n, Ba(TMHD)2L(L:lewis base), Ba(acac)2L 으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  26. 제 14 항에 있어서,
    상기 제 3 원료 물질은, Ba(DPM)2, Ba(O2C2H(C2H5)-C4H9)2, Ba(C5Me5)2, Ba(acac)2, Ba(tfac)2, Ba(hfac)2, Ba(tmhd)2(tmhd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Ba(TMHD)2(tetraglyme), Ba(tmhd)2(pmdeta), Ba(tmhd)2(tetraen), Ba(metmhd)2, Ba(tmhd)2(trine)n, Ba(TMHD)2L(L:lewis base), Ba(acac)2L 으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  27. 제 15 항에 있어서,
    상기 제 3 원료 물질은, Ba(DPM)2, Ba(O2C2H(C2H5)-C4H9)2, Ba(C5Me5)2, Ba(acac)2, Ba(tfac)2, Ba(hfac)2, Ba(tmhd)2(tmhd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Ba(TMHD)2(tetraglyme), Ba(tmhd)2(pmdeta), Ba(tmhd)2(tetraen), Ba(metmhd)2, Ba(tmhd)2(trine)n, Ba(TMHD)2L(L:lewis base), Ba(acac)2L 으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  28. 제 16 항에 있어서,
    상기 제 3 원료 물질은, Ba(DPM)2, Ba(O2C2H(C2H5)-C4H9)2, Ba(C5Me5)2, Ba(acac)2, Ba(tfac)2, Ba(hfac)2, Ba(tmhd)2(tmhd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Ba(TMHD)2(tetraglyme), Ba(tmhd)2(pmdeta), Ba(tmhd)2(tetraen), Ba(metmhd)2, Ba(tmhd)2(trine)n, Ba(TMHD)2L(L:lewis base), Ba(acac)2L 으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  29. 제 20 항에 있어서,
    상기 제 3 원료 물질은, Ba(DPM)2, Ba(O2C2H(C2H5)-C4H9)2, Ba(C5Me5)2, Ba(acac)2, Ba(tfac)2, Ba(hfac)2, Ba(tmhd)2(tmhd=2, 2, 6, 6-tetramethyl-3, 5-heptanedione), Ba(TMHD)2(tetraglyme), Ba(tmhd)2(pmdeta), Ba(tmhd)2(tetraen), Ba(metmhd)2, Ba(tmhd)2(trine)n, Ba(TMHD)2L(L:lewis base), Ba(acac)2L 으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  30. 제 10 항 내지 제 12 항, 제 17 항 내지 제 19 항, 제 21 항 내지 23 항 및 제 25 항 내지 제 29 항 중의 어느 한 항에 있어서,
    상기 산화물질은, H2O, O2, O3, N2O, H2O2, CH3OH, CH2OHC2OH, t-C2H4OH, n-C4H9OH 로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모시 소자의 제조 방법.
  31. 제 13 항에 있어서,
    상기 산화물질은, H2O, O2, O3, N2O, H2O2, CH3OH, CH2OHC2OH, t-C2H4OH, n-C4H9OH 로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모시 소자의 제조 방법.
  32. 제 14 항에 있어서,
    상기 산화물질은, H2O, O2, O3, N2O, H2O2, CH3OH, CH2OHC2OH, t-C2H4OH, n-C4H9OH 로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모시 소자의 제조 방법.
  33. 제 15 항에 있어서,
    상기 산화물질은, H2O, O2, O3, N2O, H2O2, CH3OH, CH2OHC2OH, t-C2H4OH, n-C4H9OH 로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모시 소자의 제조 방법.
  34. 제 16 항에 있어서,
    상기 산화물질은, H2O, O2, O3, N2O, H2O2, CH3OH, CH2OHC2OH, t-C2H4OH, n-C4H9OH 로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모시 소자의 제조 방법.
  35. 제 20 항에 있어서,
    상기 산화물질은, H2O, O2, O3, N2O, H2O2, CH3OH, CH2OHC2OH, t-C2H4OH, n-C4H9OH 로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모시 소자의 제조 방법.
  36. 제 24 항에 있어서,
    상기 산화물질은, H2O, O2, O3, N2O, H2O2, CH3OH, CH2OHC2OH, t-C2H4OH, n-C4H9OH 로 이루어 지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모시 소자의 제조 방법.
  37. 제 10 항 내지 제 12 항, 제 17 항 내지 제 19 항, 제 21 항 내지 23 항, 제 25 항 내지 제 29 항 및 제 31 항 내지 제 36 항 중의 어느 한 항에 있어서,
    상기 퍼지가스는 알곤(Ar) 및 질소(N2) 중의 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  38. 제 13 항에 있어서,
    상기 퍼지가스는 알곤(Ar) 및 질소(N2) 중의 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  39. 제 14 항에 있어서,
    상기 퍼지가스는 알곤(Ar) 및 질소(N2) 중의 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  40. 제 15 항에 있어서,
    상기 퍼지가스는 알곤(Ar) 및 질소(N2) 중의 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  41. 제 16 항에 있어서,
    상기 퍼지가스는 알곤(Ar) 및 질소(N2) 중의 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  42. 제 20 항에 있어서,
    상기 퍼지가스는 알곤(Ar) 및 질소(N2) 중의 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  43. 제 24 항에 있어서,
    상기 퍼지가스는 알곤(Ar) 및 질소(N2) 중의 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  44. 제 30 항에 있어서,
    상기 퍼지가스는 알곤(Ar) 및 질소(N2) 중의 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  45. 제 10 항 내지 제 12 항, 제 17 항 내지 제 19 항, 제 21 항 내지 23 항, 제 25 항 내지 제 29 항, 제 31 항 내지 제 36 항 및 제 38 항 내지 44 항 중의 어느 한 항에 있어서,
    상기 유전체막 형성단계에서 STO 박막과 BTO 박막 형성시 온도를 100 내지 600℃ 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  46. 제 13 항에 있어서,
    상기 유전체막 형성단계에서 STO 박막과 BTO 박막 형성시 온도를 100 내지 600℃ 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  47. 제 14 항에 있어서,
    상기 유전체막 형성단계에서 STO 박막과 BTO 박막 형성시 온도를 100 내지 600℃ 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  48. 제 15 항에 있어서,
    상기 유전체막 형성단계에서 STO 박막과 BTO 박막 형성시 온도를 100 내지 600℃ 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  49. 제 16 항에 있어서,
    상기 유전체막 형성단계에서 STO 박막과 BTO 박막 형성시 온도를 100 내지 600℃ 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  50. 제 20 항에 있어서,
    상기 유전체막 형성단계에서 STO 박막과 BTO 박막 형성시 온도를 100 내지 600℃ 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  51. 제 24 항에 있어서,
    상기 유전체막 형성단계에서 STO 박막과 BTO 박막 형성시 온도를 100 내지 600℃ 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  52. 제 30 항에 있어서,
    상기 유전체막 형성단계에서 STO 박막과 BTO 박막 형성시 온도를 100 내지 600℃ 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  53. 제 37 항에 있어서,
    상기 유전체막 형성단계에서 STO 박막과 BTO 박막 형성시 온도를 100 내지 600℃ 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  54. 제 10 항 내지 제 12 항, 제 17 항 내지 제 19 항, 제 21 항 내지 23 항, 제 25 항 내지 제 29 항, 제 31 항 내지 제 36 항, 제 38 항 내지 44 항 및 제 46 항 내지 53 항 중의 어느 한 항에 있어서,
    상기 유전체막의 두께를 50 내지 500Å 의 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  55. 제 13 항에 있어서,
    상기 유전체막의 두께를 50 내지 500Å 의 범위 내로 조절하는 것을 특징으로 하는 방법.
  56. 제 14 항에 있어서,
    상기 유전체막의 두께를 50 내지 500Å 의 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  57. 제 15 항에 있어서,
    상기 유전체막의 두께를 50 내지 500Å 의 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  58. 제 16 항에 있어서,
    상기 유전체막의 두께를 50 내지 500Å 의 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  59. 제 20 항에 있어서,
    상기 유전체막의 두께를 50 내지 500Å 의 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  60. 제 24 항에 있어서,
    상기 유전체막의 두께를 50 내지 500Å 의 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  61. 제 30 항에 있어서,
    상기 유전체막의 두께를 50 내지 500Å 의 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  62. 제 37 항에 있어서,
    상기 유전체막의 두께를 50 내지 500Å 의 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  63. 제 45 항에 있어서,
    상기 유전체막의 두께를 50 내지 500Å 의 범위 내로 조절하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  64. 제 10 항 내지 제 12 항, 제 17 항 내지 제 19 항, 제 21 항 내지 23 항, 제 25 항 내지 제 29 항, 제 31 항 내지 제 36 항, 제 38 항 내지 44 항, 제 46 항 내지 53 항 및 제 55 항 내지 제 63 항 중의 어느 한 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
  65. 제 13 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
  66. 제 14 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
  67. 제 15 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
  68. 제 16 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
  69. 제 20 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
  70. 제 24 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
  71. 제 30 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
  72. 제 37 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
  73. 제 45 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
  74. 제 64 항에 있어서,
    상기 유전체막의 STO 박막과 BTO 박막을 동일 진공 용기에서 연속적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  75. 제 9 항 내지 제 12 항, 제 17 항 내지 제 19 항, 제 21 항 내지 23 항, 제 25 항 내지 제 29 항, 제 31 항 내지 제 36 항, 제 38 항 내지 44 항, 제 46 항 내지 53 항, 제 55 항 내지 제 63 항 및 제 65 항 내지 74 항 중의 어느 한 항에 있어서,
    상기 유전체막 형성단계는: 상기 유전체막이 STO/BTO/STO, BTO/STO/BTO 중 어느 하나의 적층 구조를 가지도록 STO 막과 BTO 막을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  76. 제 75 항에 있어서,
    상기 유전체막 형성단계는: 상기 유전체막이 STO/BTO/STO 및 BTO/STO/BTO 적층 구조 중의 어느 한 적층 구조가 반복적으로 다중으로 적층되어 있는 적층구조를 가지도록 하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터.
  77. 제 75 항에 있어서,
    상기 유전체막 형성단계는: 상기 유전체막의 STO 박막과 BTO 박막 중 적어도 어느 하나가 복수층의 단위 STO 박막 또는 BTO 박막으로 구성되도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  78. 제 76 항에 있어서,
    상기 유전체막 형성단계는: 상기 유전체막의 STO 박막과 BTO 박막 중 적어도 어느 하나가 복수층의 단위 STO 박막 또는 BTO 박막으로 구성되도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  79. 제 9 항 내지 제 12 항, 제 17 항 내지 제 19 항, 제 21 항 내지 23 항, 제 25 항 내지 제 29 항, 제 31 항 내지 제 36 항, 제 38 항 내지 44 항, 제 46 항 내지 53 항, 제 55 항 내지 제 63 항 및 제 65 항 내지 74 항 중의 어느 한 항에 있어서,
    상기 유전체막 형성단계는: 상기 유전체막의 STO 박막과 BTO 박막 중 적어도 어느 하나가 복수층의 단위 STO 박막 또는 BTO 박막으로 구성되도록 형성하는 것을특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
KR10-2000-0021900A 2000-04-25 2000-04-25 반도체 메모리 소자의 캐패시터 및 그 제조 방법 KR100372018B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0021900A KR100372018B1 (ko) 2000-04-25 2000-04-25 반도체 메모리 소자의 캐패시터 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0021900A KR100372018B1 (ko) 2000-04-25 2000-04-25 반도체 메모리 소자의 캐패시터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20010097641A KR20010097641A (ko) 2001-11-08
KR100372018B1 true KR100372018B1 (ko) 2003-02-14

Family

ID=19666761

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0021900A KR100372018B1 (ko) 2000-04-25 2000-04-25 반도체 메모리 소자의 캐패시터 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100372018B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100444304B1 (ko) * 2001-12-31 2004-08-16 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR20050007496A (ko) 2003-07-08 2005-01-19 삼성전자주식회사 원자층 적층 방식의 복합막 형성방법 및 이를 이용한반도체 소자의 커패시터 형성방법
KR102194764B1 (ko) * 2019-05-28 2020-12-23 한국해양대학교 산학협력단 2차원 페로브스카이트 유전막을 형성한 반도체 장치와 그의 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104396A (ja) * 1992-09-22 1994-04-15 Fujitsu Ltd 高誘電率薄膜の形成方法
JPH0786514A (ja) * 1993-09-13 1995-03-31 Nec Corp 薄膜キャパシタ
US5731220A (en) * 1994-09-30 1998-03-24 Texas Instruments Incorporated Method of making barium strontium titanate (BST) thin film by erbium donor doping
KR0138322B1 (ko) * 1994-10-21 1998-06-01 김광호 유전막 및 그 형성방법
US5781404A (en) * 1993-03-31 1998-07-14 Texas Instruments Incorporated Electrode interface for high-dielectric-constant materials
JPH10200069A (ja) * 1997-01-07 1998-07-31 Nec Corp 薄膜キャパシタ
KR20000028681A (ko) * 1998-10-30 2000-05-25 포만 제프리 엘 다층 구조의 강유전성 커패시터

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104396A (ja) * 1992-09-22 1994-04-15 Fujitsu Ltd 高誘電率薄膜の形成方法
US5781404A (en) * 1993-03-31 1998-07-14 Texas Instruments Incorporated Electrode interface for high-dielectric-constant materials
JPH0786514A (ja) * 1993-09-13 1995-03-31 Nec Corp 薄膜キャパシタ
US5731220A (en) * 1994-09-30 1998-03-24 Texas Instruments Incorporated Method of making barium strontium titanate (BST) thin film by erbium donor doping
KR0138322B1 (ko) * 1994-10-21 1998-06-01 김광호 유전막 및 그 형성방법
JPH10200069A (ja) * 1997-01-07 1998-07-31 Nec Corp 薄膜キャパシタ
KR20000028681A (ko) * 1998-10-30 2000-05-25 포만 제프리 엘 다층 구조의 강유전성 커패시터

Also Published As

Publication number Publication date
KR20010097641A (ko) 2001-11-08

Similar Documents

Publication Publication Date Title
KR100737304B1 (ko) 텍스처 커패시터 전극 위의 컨포멀 박막
JP3328389B2 (ja) 強誘電体薄膜の製造方法
US6800567B2 (en) Method for forming polyatomic layers
KR100519146B1 (ko) 고 ｋ값 유전층 형성을 위한 화학적 증착방법과 커패시터 형성방법
Vehkamäki et al. Growth of SrTiO3 and BaTiO3 thin films by atomic layer deposition
KR100555543B1 (ko) 원자층 증착법에 의한 고유전막 형성 방법 및 그고유전막을 갖는 커패시터의 제조 방법
KR100275738B1 (ko) 원자층 증착법을 이용한 박막 제조방법
US6660660B2 (en) Methods for making a dielectric stack in an integrated circuit
US5686151A (en) Method of forming a metal oxide film
KR20050103210A (ko) Ｔａ2Ｏ5 포함층 형성 방법
JP2009059889A (ja) キャパシタ及びその製造方法
JPH1041486A (ja) 半導体装置の強誘電体膜及びその形成方法
KR19990012246A (ko) 원자층 증착법에 의한 금속 배리어막을 구비한 반도체장치및 그 제조방법
KR100372018B1 (ko) 반도체 메모리 소자의 캐패시터 및 그 제조 방법
US20030175425A1 (en) Vapor phase deposition method for metal oxide dielectric film
KR100443350B1 (ko) 스트론튬루테늄산화물의 단원자층 증착 방법
KR20090022332A (ko) 스트론튬과 티타늄이 함유된 유전막을 구비하는 캐패시터및 그 제조 방법
KR100902102B1 (ko) 반도체 소자의 캐패시터 및 그의 제조방법
US5976624A (en) Process for producing bismuth compounds, and bismuth compounds
US20040023416A1 (en) Method for forming a paraelectric semiconductor device
KR20080084434A (ko) Ｍⅰｍ 커패시터 및 이의 제조 방법
KR101096227B1 (ko) 다성분계 전도성산화물의 형성 방법 및 그를 이용한 캐패시터 제조 방법
KR20070114519A (ko) 캐패시터의 유전막 및 그 제조 방법과 이를 이용한 반도체소자의 캐패시터 및 그 제조 방법
KR100438769B1 (ko) 화학 기상증착 방법을 이용한 반도체장치의 금속 산화물 박막 형성방법 및 이를 이용한 커패시터 형성방법
KR100303678B1 (ko) 높은유전상수와낮은누설전류밀도를가지는비에스티(bst)박막커패시터의형성방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080128

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee