KR0138322B1

KR0138322B1 - 유전막 및 그 형성방법

Info

Publication number: KR0138322B1
Application number: KR1019940027022A
Authority: KR
Inventors: 황철성
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1994-10-21
Filing date: 1994-10-21
Publication date: 1998-06-01

Abstract

SrTiO₃으로 된 유전막 및 그 제조방법에 대해 기재되어 있다. 이는 SrTiO₃를 증착하여 형성된 제1 증착막, 상기 제1 증착막 상에 상기 SrTiO₃를 재증착하여 형성된 제2 증착막 및 상기 제2 증착막 상에 상기 SrTiO₃를 재층착하여 형성된 제3 증착막으로 구성되는 것을 특징으로 한다. 따라서, 유전상수가 높으면서도 누설전류가 큰 유전막을 얻을 수 있다.

Description

유전막 및 그 형성방법

제1도는 일반적인 방식에 의해 형성된 SrTiO₃막의 단면도를 도시한 것이다.

제2A도 및 제2B도는 SrTiO₃막을 형성하는 일반적인 방식의 막 형성 조건을 나타내는 그래프들이다.

제3도는 본 발명의 방법에 의해 형성된 SrTiO₃막의 단면도를 도시한 것이다.

제4도는 SrTiO₃막을 형성하는 본 발명의 막 형성 조건을 도시한 그래프이다.

제5A도 및 제5B도는 본 발명의 방법에 의해 형성된 SrTiO₃막의 단면과 평면 SEM 사진이다.

제6도는 본 발명의 방법에 의해 형성된 SrTiO₃막의 전류-전압을 측정한 그래프이다.

제7도는 SrTiO₃막을 형성하는데 필요한 제조장치의 일 예를 간략하게 도시한 장치도이다.

본 발명은 유전막 및 그 형성방법에 관한 것으로, 특히 SrTiO₃막을 세 차례의 증착공정을 거쳐 형성하는 유전막 및 그 형성방법에 관한 것이다.

DRAM(Dynamic Random Access Memory)의 집적도가 64M 비트(bit)이상으로 증가함에 따라, 기존의 ON(Oxide/Nitride)박막을 그 유전막으로 이용한 커패시터 구조는, 최소의 유효 정전용량의 확보를 위해, 평면(planer) 구조에서 시작하여 트렌치(trench), 스택(stack)셀 구조를 거쳐 실린더(cylinder), 핀(fin) 구조로까지 개발되어 왔다. 그러나, 이와 같은 실린더 또는 핀 구조등은 커패시터의 구조를 극단적으로 복잡하게 만들고, 이에 따른 제조공정을 매우 복잡하고 어렵게 하여 경제성 및 신뢰도의 측면에서 문제시 되고 있다.

커패시터 구조의 복잡성에 따른 문제들을 해결하기 위하여, 약 10년 전부터 고유전율의 박막에 대한 연구가 미국, 일본등에서 시작되어 현재는 상당한 진전을 보이고 있는 상태이다. 이 분야에서 주목되는 재료로는 페로브스카이트(perovskite)구조의 바륨티탄산(BaTiO₃), 납티탄산(PbTiO₃), 스트론튬티탄산(SrTiO₃), 납지르코늄티탄산(Pb(Zr, Ti)O₃), 바륨스트론튬티탄산((Ba, Sr)TiO₃) 등인데, DRAM재료로는 유전율이 높으면서도 상온에서 상유전성(paraelectricity)를 나타내는 SrTiO₃및 (Ba, Sr)TiO₃가 현재 널리 연구되고 있는 실정이다.

상기한 재료들을 DRAM의 유전막으로 사용하는 연구가 현재 가장 앞서 있는 것으로 보이는 곳은 일본의 NEC 사로서, SrTiO₃박막을 64M DRAM에 적용하고자 하고 있다.(Japan Journal of Applied Physics, Vol. 32, Part 1, No. 913, P 4069-4073(1993); Structural and Electrical Characterization of SrTiO₃Thin Films Prepared by Metal Organic Chemical Vapor Deposition; H. Yamaguchi et al,; NEC Corporation 참조)

제1도는 일반적인 방식에 의해 형성된 SrTiO₃막의 단면도를 도시한 것으로서, 이산화실리콘(12)과 백금(Pt)(14)이 적층되어 있는 실리콘기판(10) 상에 단일층의 SrTiO₃막(16)이 형성되어 있는 경우이다.

제2A도 및 제2B도는 상기 제1도에 도시된 SrTiO₃막을 형성하기 위한 막 형성 조건을 나타내는 그래프들로서, 제2A도는 200℃의 온도에서 SrTiO₃막을 형성할 때의 조건을, 그리고 제2B도는 600℃에서 SrTiO₃막을 형성할 때의 조건을 시간과 온도의 관계로 나타낸다.

상기 제2A도에 있어서, ①은 SrTiO₃막이 형성될 기판을 650℃가 될 때까지 30분동안 가열하는 구간을, ②는 상기 기판을 650℃에서 3시간동안 열처리하는 구간을, ③은 기판 온도를 650℃에서 200℃가 될 때까지 30분동안 조절하는 구간을, ④는 200℃로 그 온도가 조절되어 있는 기판 상에 SrTiO₃을 60분동안 스퍼터(sputter)하여 증착함으로써 SrTiO₃막을 형성하는 구간을, 그리고 ⑤는 기판을 냉각하고 언로딩(unloading)하는 구간을 나타낸다.

그리고, 상기 제2B도에 있어서, ①은 SrTiO₃막이 형성될 기판을 650℃가 될 때까지 30분동안 가열하는 구간을, ②는 상기 기판을 650℃에서 3시간 동안 열처리하는 구간을, ③은 기판 온도를 650℃에서 600℃가 될 때까지 30분동안 조절하는 구간을, ④는 600℃로 그 온도가 조절되어 있는 기판 상에 SrTiO₃를 60분동안 스퍼터(sputter)하여 증착함으로써 SrTiO₃막을 형성하는 구간을, 그리고 ⑤는 기판을 냉각하고 언로딩(unloading)하는 구간을 나타낸다.

제2A도 및 제2B도의 막 형성조건으로 SrTiO₃막을 형성한 후, 이를 분석해 본 결과, SrTiO₃막의 증착시의 증착 온도가 200℃ 정도의 저온영역일 경우엔(제2A도 참조), 비정질 또는 비정질과 매우 미세한 결정립이 혼재한 형태의 SrTiO₃막이 형성되었고, SrTiO₃막의 증착시의 증착 온도가 600℃ 정도의 고온 영역일 경우엔(제2B도 참조), 주상정의 형태로 잘 결정화되며 결정립의 크기도 500Å 이상이 되는 SrTiO₃막이 형성되었다. 조성분석 결과에 의하면, 200℃에서 증착된 박막의 Sr/Ti의 조성비는 약 1.08인데 비해, 600℃에서 증착된 박막의 Sr/Ti의 조성비는 약 0.99정도임을 알 수 있다.

또한, SrTiO₃막의 전기적 성질의 분석 결과에 의하면, 후자의 경우엔, 유전상수가 200 정도이고 누설전류가 매우 큰 반면, 전자의 경우엔, 유전상수와 누설전류가 전자의 경우 보다 크게 감소하였다. 이는, 600℃에서 증착된 SrTiO₃막을 구성하는 결정립의 Sr/Ti 조성비가 1에서 벗어나 전기절연성이 나쁘기 때문이며, 200℃에서 증착된 경우에는 큰 결정립이 존재하지 않기 때문에 누설전류도 감소하게 된다.

SrTiO₃막이 DRAM 커패시터의 유전막으로 사용되기 위해서는, 300이상의 유전상수와 1V 인가전압에서 누설전류 200nA/㎠ 이하의 우수한 전기 절연특성을 가지는 것이 필요하다.

일정한 온도에서 (예컨대 600℃ 또는 200℃) 단일 공정에 의해 SrTiO₃막을 증착하는 상술한 일반적인 SrTiO₃막 형성방법에 의하면, 유전상수가 클 경우엔 누설전류도 증가하고, 누설전류가 감소할 경우엔 유전상수가 작아지는 특성이 나타나므로, 막 형성조건을 최적화 하더라도 200정도의 유전상수와 450nA/㎠ 정도의 누설전류 이상의 결과는 얻지 못하였다.

따라서, 본 발명에서는 다단계의 증착공정으로 SrTiO₃막을 형성하는 것에 의해, 높은 유전상수를 유지하면서도 박막을 통해 흐르는 누설전류는 감소시킬 수 있는 방안을 모색하고자 하였다.

본 발명의 목적은 커패시터의 유전막으로서 적당한 SrTiO₃로 된 유전막 형성방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 의한 유전막 형성방법은, 제1 온도에서 제1 시간 동안 SrTiO₃를 증착하여 제1 증착막을 형성하는 제1 공정, 상기 제1 증착막 상에 상기 제1 온도 보다 낮은 제2 온도에서 제2 시간 동안 상기 SrTiO₃를 증착하여 제2 증착막을 형성하는 제2 공정, 상기 제2 증착막 상에 상기 제2 온도 보다 높은 제3 온도에서 제3 시간 동안 상기 SrTiO₃를 증착하여 제3 증착막을 형성하는 제3 공정을 포함하는 것을 특징으로 한다.

상기 제1 증착막은 제1 백금(Pt)층 상에 형성되고, 상기 제3증착막 상에는 제2 백금층이 형성되는 것이 바람직하다.

상기 제1 온도는 약 600℃이고, 상기 제2 온도는 약 200℃이며, 상기 제3 온도는 약 600℃인 것이 바람직하고, 이때, 상기 제1 공정, 제2 공정 및 제3 공정 각각 7분 동안 행해지는 것이 바람직하다. 또한, 상기 제1 증착막, 제2 증착막 및 제3 증착막은 각각 130Å 정도의 두께로 형성되는 것이 바람직하다.

상기 제1 공정을 행하기 전에, 반도체기판을 600℃까지 승온하면서 가열하는 공정, 상기 반도체기판을 650℃에서 3시간 동안 열처리하는 공정 및 반도체기판의 온도를 650℃에서 600℃로 조절하는 공정을 행하고, 상기 제1 공정 후 및 제2 공정 전에, 반도체기판의 온도를 600℃에서 200℃로 조절하는 공정을 행하고, 상기 제2 공정 후 및 제3공정 전에, 반도체기판 온도를 200℃에서 600℃로 조절하고, 상기 제3 공정 후에, 반도체기판을 냉각한 후 언로딩(unloading)하는 공정을 진행하는 것이 바람직하다.

한편, 상기 공정들은 인-시튜(in-situ) 방식으로 진행할 수 있으며, 이때 상기 인-시튜 방식은 열처리하는 히팅 챔버(heating chamber)와 제1 온도로 반도체기판의 온도를 유지되는 제1 챔버, 제2 온도로 반도체기판의 온도를 유지되는 제2 챔버 및 제3 온도로 반도체기판의 온도를 유지되는 제3 챔버로 구성되는 멀티 챔버 스퍼터링 시스템(Multi chamber sputtering system)을 이용하는 것이 바람직하다.

따라서, SrTiO₃막을 단일 공정으로 형성하지 않고, 서로 다른 온도에서 여러차례의 증착 공정을 거쳐 형성함으로써 유전상수가 높으면서도 누설전류가 큰 유전막을 얻을 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.

제2A도 및 제2B도에서 언급한 바와 같이, 고온에서 증착된 SrTiO₃막은 유전성질은 좋으나 절연성이 나쁘고, 저온에서 증착된 SrTiO₃막은 유전성은 좋지 않으나 절연성이 우수하였다. 본 발명은 SrTiO₃이 고온 증착될 때와 저온 증착될 때의 언급한 바와 같은 전기적 특성을 결합하여 유전성과 전기 절연성이 모두 우수한 SrTiO₃막을 얻고자 한다.

이는, 고온 증착에 의해 형성된 SrTiO₃막과 저온 증착에 의해 형성된 SrTiO₃막을 적층하여 하나의 유전막으로 사용함으로써 가능하다는 것이 밝혀졌다.

먼저, 제3도는 본 발명의 방법에 의해 형성된 SrTiO₃막의 단면도를 도시한 것으로서, 도면부호 10은 반도체기판을, 12는 이산화실리콘을, 14는 백금층을, 16a는 제1 증착막을, 16b는 제2 증착막을, 그리고 16c는 제3 증착막을 나타낸다.

상기 제3도에 있어서, 상기 제1 증착막(16a)은 고온, 즉 600℃정도의 온도에서 SrTiO₃를 증착하여 형성한 것으로, 고온 증착의 특성인 고유전율(유전상수가 크다)과 저절연율(누설전류가 크다)을 가지고, 상기 제2 증착막(16b)은 저온, 즉 200℃ 정도의 온도에서 SrTiO₃를 증착하여 형성한 것으로, 저온 증착의 특성인 저유전율과 고절연율을 가지며, 상기 제3 증착막(16c)은 고온 증착에 의해 형성되어 고온 증착의 특성을 가진다.

또한, 본 발명의 일 실시예에 의한 상기 제1 증착막, 제2 증착막 및 제3 증착막은 각각 약 130Å 정도의 두께를 갖는다.

제4도는 SrTiO₃막을 형성하는 본 발명의 막 형성 조건을 도시한 그래프로서, 증착온도와 시간과의 관계를 나타낸다. 이때, 상기 막 형성은 단일 챔버 스퍼터링 장치에서 행해진다.

상기 제4도에서, ①은 기판을 650℃까지 승온되도록 가열하는 구간을, ②는 650℃에서 3시간 동안 기판을 열처리하는 구간을, ③은 기판 온도를 650℃에서 600℃로 조절하는 구간을, ④는 600℃에서 7분간 SrTiO₃를 증착하여 제1 증착막을 형성하는 구간을, ⑤는 기판 온도를 600℃에서 200℃로 조절하는 구간을, ⑥은 200℃에서 7분간 SrTiO₃를 증착하여 제2 증착막을 형성하는 구간을, ⑦은 기판 온도를 200℃에서 600℃로 조절하는 구간을, ⑧은 600℃에서 7분간 SrTiO₃를 증착하여 제3 증착막을 형성하는 구간을, 그리고 ⑨은 기판을 냉각하고 언로딩하는 구간을 나타낸다.

기존 공정에서는, 600℃ 또는 200℃의 온도에서 RF 전력을 300W로 조절한 후 SrTiO₃를 증착하는 단일 공정을 채택하였으며, 이때 70분간 증착하면 약 1,500Å 정도의 두께로 증착되었다. 그러나 본 발명의 공정의 경우, 먼저 600℃에서 동일한 조건(RF 전력을 300W로 조절)으로 7분간 증착한 후, 기판 온도를 200℃로 낮추어, 다시 7분간 증착하고, 이후에 기판 온도를 다시 600℃로 승온시켜 7분간 증착하는 3단계 증착공정을 채택하였다.

이때, 초기 600℃ 증착층(즉, 제1 증착층)은 높은 온도로 말미암아 결정화가 잘되고, 따라서 높은 유전상수와 큰 누설전류를 가진다. 또한 이 초기 증착층은 중간 200℃ 증착층(즉, 제2 증착층)이 말기 600℃ 증착층(즉, 제3 증착층)의 증착 과정에서 결정화 되는데 있어서 불균질 결정화 위치(Heterogeneous nucleation size)로 제공된다. 중간 200℃증착층은 증착 중에는 비정질로 증착되어 유전율은 낮으나 누설전류는 대단히 감소시킨다. 그리고, 말기 600℃ 증착층은 고유전막을 다시 제공하여 유전막 전체의 유전율을 높이고, 증착되는 과정에서 비정질의 중간 증착층을 결정화한다.

상술한 바와 같은 본 발명에 의한 유전막의 구조에서는, 서로 다른 조성비를 가지는 다층의 SrTiO₃막층이 열에너지에 의해 상호 확산되어 Sr/Ti의 조성비가 1에 가까운 값을 갖는 단일 층으로 변형됨으로써, 절연성이 향상되며, 전체 유전막의 유전상수도 커지게 된다.

제5A도 및 제5B도는 본 발명의 방법에 의해 형성된 SrTiO₃막의 단면과 평면 SEM 사진으로, 상술한 바와 같은 3단계의 증착 공정에 의해 증착된 SrTiO₃막을 보여준다.

단면 사진 (제5A도 참조)에서 알 수 있듯이, 증착된 SrTiO₃막은 매우 치밀하게 증착된 주상구조의 그레인(grain)들을 보여주며, 표면 사진(제5B도 참조)에서 알 수 있듯이, 평균 입자 크기는 300Å 정도의 치밀하고 균일한 결정 그레인 형태를 보여준다.

상기 단면 구조에 의하면, 3단계의 증착 공정에 의해 형성된 3개의 막으로 분리된 증착막을 보여주지 않고, 기판과 유전막의 계면에서 부터 유전막의 표면에 이르기까지 단일막 구조를 보여주는데, 그 이유는 다음과 같다.

즉, 제2 증착막이 증착된 후 제3 증착막을 형성하기 위하여 기판 온도를 상승시키는데 약 30-40분이 소요되는데, 이 과정에서 비정질이던 제2 증착막이 제1 증착막의 표면에서 비균질 핵 생성을 일으켜 제1 증착막 표면으로 부터 연속적인 주상정의 형태로 결정화된다. 그리고, 이러한 결정화는 제3 증착막의 결정화에도 영향을 미쳐, 결과적으로 제3 증착막은 제2 증착막의 결정구조와 동일한 결정구조를 가지도록 성장된다. 따라서, 3단계의 증착 공정으로 유전막을 형성하지만 결과적으로는 단일막의 구조가 된다.

상온에서 10KHz의 주파수에서 측정한 유전상수는 약 200이었고, 누설전류 값은 ±1.6V에서 46nA/㎠정도 이었다. 이는 유전막으로서의 조건 200 이상의 유전상수 값과 200nA/㎠ 이하의 누설전류 값)을 충족하는 것이다.

제7도는 SrTiO₃막을 형성하는데 필요한 제조장치의 일 예를 간략하게 도시한 장치도로서, 3단계의 증착 공정을 단일의 챔버에서 실시하는 것이 아니라 각각의 온도가 다른 3개의 챔버 내에서 행할 수 있도록 하기 위한 것이다.

즉, 상기 제7도에 있어서, 제1 챔버는 제1 증착막 형성시 600℃로 기판의 온도를 유지할 수 있도록 되어 있고, 제2 챔버는 제2 증착막 형성시 200℃로 기판의 온도를 유지할 수 있도록 되어 있으며, 제3 챔버는 제3 증착막 형성시 600℃로 기판의 온도를 유지할 수 있도록 되어 있다.

따라서, 상기 제7도에 도시된 증착 장치에 의하면, 동일 챔버를 사용할 때 발생하는 승온과 감온을 위해 소비하느 ㄴ시간들을 절약할 수 있다.

따라서, 본 발명에 의한 유전막 및 그 제조방법에 의하면, 단일 온도에서 단일막으로 형성하던 SrTiO₃유전막을, 3단계의 다른 증착 공정으로 형성함으로써 유전상수가 높으면서도 누설전류가 큰 유전막을 얻을 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims

제1 온도에서 제1 시간 동안 SrTiO₃를 증착하여 제1 증착막을 형성하는 제1 공정, 상기 제1 증착막 상에 상기 제1 온도 보다 낮은 제2 온도에서 제2 시간 동안 상기 SrTiO₃를 증착하여 제2 증착막을 형성하는 제2 공정, 상기 제2 증착막 상에 상기 제2 온도보다 높은 제3 온도에서 제3 시간 동안 상기 SrTiO₃를 증착하여 제3 증착막을 형성하는 제3 공정을 포함하는 것을 특징으로 하는 유전막 형성방법.
제1항에 있어서, 상기 제1 증착막은 제1 백금(Pt)층 상에 형성되고, 상기 제3 증착막 상에는 제2 백금층이 형성되는 것을 특징으로 하는 유전막 형성방법.
제1항에 있어서, 상기 제1 온도는 약 600℃이고, 상기 제2 온도는 약 200℃이며, 상기 제3 온도는 약 600℃인 것을 특징으로 하는 유전막 형성방법
제3항에 있어서, 상기 제1 공정, 제2 공정 및 제3 공정은 각각 7분 동안 행해지는 것을 특징으로 하는 유전막 형성방법.
제3항에 있어서, 상기 제1 증착막, 제2 증착막 및 제3 증착막은 각각 130Å 정도의 두께로 형성되는 것을 특징으로 하는 유전막 형성방법.
제1항에 있어서, SrTiO₃를 증착하는 상기 공정들은 인-시튜(in-situ)방식으로 진행되는 것을 특징으로 하는 유전막 형성방법.
제6항에 있어서, 상기 인-시튜 방식은 열처리하는 히팅 챔버, 제1 온도로 반도체기판의 온도를 유지되는 제1 챔버, 제2 온도로 반도체기판의 온도를 유지되는 제2 챔버 및 제3 온도로 반도체기판의 온도를 유지되는 제3 챔버로 구성되는 멀티 챔버 스퍼터링 시스템(Multi chamber sputtering system)을 이용하는 것을 특징으로 하는 유전막 형성방법.
제1항에 있어서, 상기 제1 공정을 행하기 전에, 반도체기판을 600℃까지 승온하면서 가열하는 공정, 상기 반도체기판을 650℃에서 3시간 동안 열처리하는 공정 및 반도체기판의 온도를 650℃에서 600℃로 조절하는 공정을 행하고, 상기 제1 공정 후 및 제2 공정 전에, 반도체기판의 온도를 600℃에서 200℃로 조절하는 공정을 행하고, 상기 제2 공정 후 및 제3 공정 전에, 반도체기판 온도를 200℃에서 600℃로 조절하고, 상기 제3 공정 후에, 반도체기판을 냉각한 후 언로딩(unloading)하는 공정을 진행하는 것을 특징으로 하는 유전막 형성방법.