KR100303678B1 - 높은유전상수와낮은누설전류밀도를가지는비에스티(bst)박막커패시터의형성방법 - Google Patents
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Abstract
높은 유전상수와 낮은 누설전류 밀도를 가지는 BST 박막을 형성하는 본 발명에 의하면, 먼저 반도체 기판상에 하부전극 패턴을 형성한다. 이어서, 상기 반도체 기판에 Ba 소오스 가스, Sr 소오스 가스 및 Ti 소오스 가스를 일정기간을 주기로 단속적(斷續的)으로 공급하여 BST 박막을 증착한다.
Description
본 발명은 반도체 제조방법에 관한 것으로서, 특히 디램(DRAM) 또는 에프램(FRAM)의 커패시터용 유전재료인 BST 박막의 증착방법에 관한 것이다.
디램(DRAM)의 고집적화에 따라 좁은 면적에서 더욱 많은 셀을 제작해야 하므로 하나의 셀이 차지하는 면적은 급격히 줄어든다. 이에 따라 기존의 반도체 공정에서 사용되던 커패시터 형성 기술이 한계를 보이고 있다.
디램에서 소프트 에러를 방지하고 안정된 동작을 유지하기 위해서는 단위셀당 25∼30 fF의 정전용량이 필요하고 누설 전류는 충분히 낮아야 한다. 정전용량의 증가는 커패시터의 면적 증가, 유전체 박막의 두께 감소와 고유전율 재료의 이용을 통하여 얻을 수 있다. 누설 전류는 DRAM의 재충전 시간을 결정하는 주요 인자이고 재충전 시간은 DRAM의 성능을 나타내는 지표의 하나이므로 매우 중요하다.
단위셀당 정전 용량을 증가시키기 위해 커패시터의 면적을 증가시키는 방법으로 트렌치(trench) 또는 적층 구조와 같은 3차원 구조를 사용할 수 있다. 그러나, GBit급 DRAM에서 기존의 Si3N4/SiO2(NO) 유전 박막을 이용한 3차원 구조의 형성은 필연적으로 제조 공정의 복잡화와 셀 영역과 주변 회로 영역의 높이 차이를 가져와 제품의 양산화에 적용할 수 없다. 또한, Si3N4/SiO2(NO)의 박막화 한계는 산화막 환산 두께(oxide equivalent thickness, tox,eq)로 약 40Å 정도이고, 이보다 얇은 두께에서는 누설전류의 증가와 항복 전압의 급격한 감소에 의해 소자의 신뢰성 문제가 심각해진다.
이러한 한계로 인해 일정한 면적에서 정전 용량을 증가시키는 방법으로 고유전율 재료를 이용하는 것이 중요하게 되었다. 따라서, Gbit급 DRAM의 극단적으로 작은 커패시터 투영 면적에서 일정한 정전 용량을 확보하기 위해서는 고유전율 박막을 사용하여 셀 구조 및 공정을 단순화하는 것이 가장 유망한 방법이다.
많은 고유전율 재료들 중에서 페로브스카이트 구조를 갖는 BST는 높은 유전율과 우수한 절연 특성을 가지며, ㎓까지의 고주파에서도 유전 분산과 유전 손실이 작고, 상온에서 상유전상으로 존재하여 피로나 열화등의 문제가 없으므로 높은 유전율과 낮은 누설전류 특성이 요구되는 차세대 GBit급 DRAM의 커패시터용 재료로 가장 유망하다.
그러나, BST 박막의 유전상수와 누설전류는 BST 박막의 제조 공정과 전극 물질의 종류에 따라 현격한 차이가 보고되고 있다. BST 박막의 유전상수는 두께에 따라 감소하며 이는 GBit급 DRAM용으로서 관심이 있는 500Å 이하의 두께 영역에서 특히 심각하다. 2000Å 이상의 두께 영역에서는 600∼800 정도의 높은 유전상수를 갖는 것으로 알려진 BST 박막이 그 두께가 400Å 이하가 되면 그 값이 200∼300 정도로 감소하여 산화막 환산 두께를 감소시키는데 장애 요인이 되고 있다. 또한, 누설전류가 SiN/SiO2계 혹은 Ta2O5계와 같은 비정질 박막에 비하여 월등히 커서 허용 누설전류 범위 이내의 값을 얻을 수 있는 박막의 두께가 현재로서는 200∼300Å 정도로 제한되는 점이다.
이에 따라 최근에 스퍼터링법에 비하여 조성조절의 용이성과 다양성, 넓은 면적의 균일한 박막 증착 및 우수한 단차 피복성을 가지는 화학기상증착법의 개발이 활발히 진행되고 있다. 500Å 이하의 얇은 두께에서 높은 유전상수와 낮은 누설전류를 가지는 BST 박막을 증착하기 위하여 ECR 플라즈마 화학증착법과 2단계 화학증착법 등이 제안되었다.
ECR 플라즈마 화학증착법은 비교적 낮은 에너지를 가지는 ECR 방식의 전자기장으로 진공 반응기내에서 방전을 생성시켜 상기 반응기 내의 유기금속 원료인 Ba(2,2,6,6,-tetramethyl-3,5-heptanedionato; 이하 TMHD)2, Sr(TMHD)2및 TIP 등의 분해를 촉진하여 BST 박막의 증착온도를 낮추는 것을 특징으로 하고 있다. 그리고 2단계 증착법은 60Å 정도의 얇은 버퍼층의 BST 박막을 증착하고 1차 열처리 과정을 통해 버퍼층을 결정화시킨 후에 메인(main) BST 박막을 증착하는 것을 특징으로 하고 있다. 따라서 상기의 ECR 플라즈마와 2단계 화학 증착법은 ECR 플라즈마 발생기와 같은 복잡한 구조를 가지는 장비의 개발과 공정 단계의 증가에 의해 실용화에 어려움이 많다.
본 발명이 이루고자 하는 기술적 과제는 상기 문제점을 해결하여, 유전상수가 높고 누설전류가 낮은 BST 박막을 증착하는 BST 박막 형성방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 BST 박막을 유전체막으로 포함하는 반도체 장치 커패시터의 제조방법을 제공하는 것이다.
도 1a 및 도 1b는 본 발명에 따른 (Ba,Sr)TiO3박막의 증착 단계를 설명하기 위한 개략적인 단면도들이다.
도 2a 및 도 2b는 본 발명에 따른 BST 박막을 채용하는 커패시터의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 3은 (Ba,Sr)TiO3박막의 두께 변화에 따른 유전상수와 산화막 환산 두께의 변화를 나타내는 그래프이다.
도 4는 (Ba,Sr)TiO3박막의 두께 변화에 따른 누설전류 밀도의 변화를 나타내는 그래프이다.
상기 과제를 이루기 위하여 본 발명에 따른 BST 박막 형성방법에 의하면, 먼저 반도체 기판상에 하부전극 패턴을 형성한다. 이어서, 상기 반도체 기판에 Ba 소오스 가스, Sr 소오스 가스 및 Ti 소오스 가스를 일정기간을 주기로 단속적(斷續的)으로 공급하여 BST 박막을 증착한다.
상기 BST 박막 증착 단계는, 상기 반도체 기판에 상기 소오스 가스들을 공급하는 단계와, 상기 소오스 가스들을 공급하지 않는 단계를 반복하여 이루어지는 것이 바람직하다. 상기 소오스 가스들을 공급하는 단계는 20 내지 120초 동안 이루어지고, 상기 소오스 가스들을 공급하지 않는 단계는 20 내지 60초 동안 이루어지는 것이 바람직하다.
또한, 상기 BST 박막 증착은 산소 분위기하에서 400∼600℃의 온도, 0.5∼10 Torr의 압력하에서 이루어지는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터의 제조방법에 의하면, 먼저 확산방지막과 하부전극이 형성된 반도체 기판을 준비한다. 이어서, 상기 반도체 기판에 Ba 소오스 가스, Sr 소오스 가스 및 Ti 소오스 가스를 일정기간을 주기로 단속적(斷續的)으로 공급하여 BST 박막을 증착한다. 상기 BST 박막상에 상부전극을 형성하여 커패시터 전극을 형성한다.
본 발명에 따른 커패시터 제조방법에 있어서, 상기 BST 박막 증착 단계는, 상기 반도체 기판에 상기 소오스 가스들을 공급하는 단계와, 상기 소오스 가스들을 공급하지 않는 단계를 반복하여 이루어지는 것이 바람직하다. 상기 소오스 가스들을 공급하는 단계는 20 내지 120초 동안 이루어지고, 상기 소오스 가스들을 공급하지 않는 단계는 20 내지 60초 동안 이루어지는 것이 바람직하다.
또한, 상기 BST 박막 증착은 산소 분위기하에서 400∼600℃의 온도, 0.5∼10 Torr의 압력하에서 이루어지는 것이 바람직하다.
본 발명의 Ba 소오스 가스는 Ba(TMHD)2, Sr 소오스 가스는 Sr(TMHD)2, Ti 소오스 가스는 Ti(o-i-C3H8)4또는 Ti(o-i-C3H8)2(TMHD)2인 것이 바람직하다.
본 발명에 따르면 반도체 기판에 BST 박막을 증착할 때 기존의 화학기상증착법을 사용하되 소오스 가스를 주기적으로 단속하여 공급함으로써, 증착되는 박막의 결정성이 향상되고 반응 부산물의 탈락이 촉진되어 양질의 박막을 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 그러나, 본 발명의 실시예는 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 정확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층은 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제 3의 층이 개재되어질 수도 있다.
도 1a 및 도 1b는 본 발명에 따라 반도체 기판상에 BST 박막을 증착하는 단계를 도시한 단면도들이다.
도 1a를 참조하면, 통상의 방법에 의해 기판(10)을 세정하고 통상의 열산화법 또는 화학기상증착법으로 절연막 예를 들어 산화막(12)을 기판(10)의 상부에 성장시킨다. 이어서, 상기의 절연막(12) 위에 하부전극 박막(14)을 스퍼터링 방법으로 증착시킨다.
도 1b를 참조하면, 상기 하부전극 박막(14) 위에 BST 박막(16)을 증착시킨다. 이를 상세히 설명하면, 우선 상기 하부전극 박막(14)이 형성된 기판(10)을 유기금속 화학증착용 반응기(미도시)의 내부로 투입한다. 반응기 내부의 온도는 400∼600℃이고, 압력이 0.5∼10 Torr이며, 산소분위기에서 유기금속 원료인 Ba(TMHD)2, Sr(TMHD)2, Ti(o-i-C3H8)4또는 Ti(o-i-C3H8)2(TMHD)2를 반응기 내에 일정기간 공급하고, 일정기간 공급하지 않는 공정을 반복한다. 이때 상기 소오스 가스들을 공급하는 단계는 20 내지 120초 동안 이루어지고, 상기 소오스 가스들을 공급하지 않는 단계는 20 내지 60초 동안 이루어진다. 이렇게 함으로써 결정성이 우수하고 탄소 등과 같은 불순물의 함량이 적은 BST 박막(16)을 증착한다.
이와 같은 펄스 주입법으로 증착하는 BST 박막은 원료 공급을 중단하는 동안에 기판의 표면에 흡착된 원자들의 표면 반응과 이동이 촉진되어 결정성이 향상되고 기판 표면에서 원료들의 화학 반응에 의해 생성되는 반응 부산물의 탈락이 촉진되어 탄소 등과 같은 불순물의 박막 내부로의 함입이 감소된다.
도 2a 및 도 2b는 본 발명에 따른 BST 박막을 유전체막으로 채용한 반도체 장치의 커패시터 형성단계를 도시한 단면도들이다.
도 2a를 참조하면, DRAM의 커패시터를 제조하기 위해서 우선 MOSFET이 제조된 실리콘 기판(20)위에 절연막(미도시)을 형성하고 이후 통상적인 사진 식각법에 의해 콘택 영역(h)을 형성한다. 이어서 폴리실리콘(22)으로 콘택 영역을 매립하고 확산방지막과 하부전극용 도전층을 증착한 후 통상의 사진식각법으로 확산 방지막(24)과 하부전극(26)을 적층 구조 형태로 제조한다.
도 2b를 참조하면, 상기 하부전극 박막(26) 위에 BST 박막(28)을 증착시킨다. 이를 상세히 설명하면, 우선 상기 하부전극 박막(26)이 형성된 기판(20)을 유기금속 화학증착용 반응기(미도시)의 내부로 투입한다. 반응기 내부의 온도는 400∼600℃이고, 압력이 0.5∼10 Torr이며, 산소분위기에서 유기금속 원료인 Ba(TMHD)2, Sr(TMHD)2, Ti(o-i-C3H8)4또는 Ti(o-i-C3H8)2(TMHD)2를 반응기 내에 20 내지 120초 동안 공급한 후 20 내지 60초간 공급을 중단한 후, 다시 소오스 가스들을 공급하는 단계를 반복한다. 이렇게 함으로써 결정성이 우수하고 탄소 등과 같은 불순물의 함량이 적은 BST 박막(28)을 증착한다. 상기 결과물상에 상부 전극(30)을 형성함으로써 커패시터를 완성한다.
도 3은 본 발명에 따라 증착된 BST 박막(-●-)과 종래 기술에 따라 증착된 BST 박막(-□-)의 두께에 따른 유전상수 및 산화막 환산 두께의 변화를 나타내는 그래프이다. 일반적인 경우와 마찬가지로 두 방법 모두에서 유전상수는 박막의 물리적 두께가 감소함에 따라 감소한다. 그러나, 본 발명에 따라 증착된 BST 박막(-●-)의 경우 유전상수는 전체적으로 50 정도 더 높게 나온다. 이는 BST 박막의 결정성이 향상됨에 기인한 것이다.
도 4는 본 발명에 따라 증착된 BST 박막(-●-)과 종래 기술에 따라 증착된 BST 박막(-□-)의 두께에 따른 누설 전류 밀도를 나타내는 그래프이다. 도시된 바와 같이 본 발명에 따른 BST 박막(-●-)이 1/10 정도 더 낮게 나타난다. 이는 하부 전극위에 증착되는 초기 BST 박막의 결정성이 향상되었고, 또한 탄소등과 같은 불순물이 감소함에 따라 계면 트랩 밀도와 BST 박막내의 결함밀도가 감소함에 기인한 것이다. 만일 소오스 가스 공급 중단 시간을 길게 하거나 소오스 가스 공급 중단시산소 분압을 증가시킨다면 더욱 낮은 누설 전류를 얻을 수 있다.
이상에서 살펴본 바와 같이 본 발명의 BST 박막 증착방법에 따르면, 유기금속 화학 증착법에 의해 BST 박막을 증착하는 과정에서 소오스 가스를 단속적으로 공급함으로써 높은 유전상수와 낮은 누설 전류 밀도를 가지는 우수한 BST 박막을 형성할 수 있다.
Claims (12)
- a) 확산 방지막과 하부전극이 형성된 반도체 기판을 준비하는 단계;b) 상기 반도체 기판에 Ba 소오스 가스, Sr 소오스 가스 및 Ti 소오스 가스를 공급하는 단계;c) 상기 소오스 가스들의 공급을 차단하고 상기 소오스 가스들을 반응시켜 상기 반도체 기판 상에 BST박막을 형성하는 단계;d) 상기 b) 및 c) 단계를 일정기간을 주기로 순차적으로 반복하여 BST 유전막을 형성하는 단계; 및상기 BST 유전막상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
- 제1항에 있어서, 상기 b) 단계는 20 내지 120초간 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
- 제1항에 있어서, 상기 c) 단계는 20 내지 60초간 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
- 제1항에 있어서, 상기 b) 내지 d) 단계는 산소 분위기하에서 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
- 제1항에 있어서, 상기 b) 내지 d) 단계가 400∼600℃의 온도에서 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
- 제1항에 있어서, 상기 b) 내지 d) 단계가 0.5∼10 Torr의 압력하에서 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
- 제1항에 있어서, 상기 BST 박막은 Ba와 Sr을 포함하는 페로브스카이트 구조의 유전막인 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
- 제1항에 있어서, 상기 Ba 소오스 가스는 Ba(TMHD)2인 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
- 제1항에 있어서, 상기 Sr 소오스 가스는 Sr(TMHD)2인 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
- 제1항에 있어서, 상기 Ti 소오스 가스는 Ti(o-i-C3H8)4또는 Ti(o-i-C3H8)2(TMHD)2인 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
- 제1항에 있어서, 상기 b) 내지 d)단계가 화학기상증착법에 의해 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
- 제1항에 있어서, 상기 하부전극 재질은 Pt, Ir, IrO2또는 RuO2인 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
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