KR20020013189A - 원자층 증착 캐패시터 제조방법 및 장치 - Google Patents

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    • C23C16/45525—Atomic layer deposition [ALD]

Abstract

본 발명은 원자층 증착 캐패시터 제조방법 및 장치에 관한 것으로서, 특히 본 발명의 방법은 반도체 기판 상에 캐패시터 하부전극이 형성된 웨이퍼를 멀티 챔버 증착장비에 로딩하고, 로딩된 웨이퍼를 질화막 증착 챔버에 이송하고, 질화막 증착챔버 내에서 원자층 증착방법으로 캐패시터 하부전극 표면에 질화막을 증착하고, 질화막이 증착된 웨이퍼를 유전막 증착챔버에 이송하고, 유전막 증착챔버 내에서 원자층 증착방법으로 상기 질화막 표면에 고유전막을 증착하고, 유전막이 증착된 웨이퍼를 상부전극 증착챔버에 이송하고, 상부전극 증착챔버 내에서 금속 증착방법으로 상기 유전막 표면에 상부전극을 증착한다. 따라서, 본 발명에서는 인시츄 원자층 증착방법으로 캐패시터를 제조함으로써 초고집적 반도체 메모리 장치에서 요구되는 정밀한 두께 조절과 뛰어난 스텝 커버리지 특성을 확보할 수 있어서 캐패시터의 특성을 향상시킬 수 있다.

Description

원자층 증착 캐패시터 제조방법 및 장치{method for manufacturing capacitor using atomic layer deposition and apparatus thereof}
본 발명은 원층 증착 캐패시터 제조방법 및 제조방치에 관한 것으로서, 특히 256M DRAM 이상의 초고집적 반도체 메모리 장치의 캐패시터 제조방법 및 장치에 관한 것이다.
메모리 집적도가 증가함에 따라 제한된 셀면적에서 충분한 캐패시턴스를 얻기 위한 여러 가지 방법들이 연구되어지고 있다. 셀 캐패시턴스를 증가시키기 위한 방법으로는 캐패시터 유전막으로 높은 유전율을 갖는 물질을 적용하는 방법과 HSG(Hemisphere Silicon Grain) 성장을 이용한 셀의 유효면적을 증가시키는 방법, 유전막으로 고유전율 물질을 사용하는 방법 등이 있다.
그러나, 이와 같은 방법들도 디바이스의 디자안 룰이 1.4㎛에서 1.1㎛로 감소함에 따라 충분한 셀 캐패시턴스를 확보하기 위해서는 하부전극인 스토리지 폴리의 높이를 높이게 되었다. 이에 높은 단차를 스토리지 폴리실리콘 패턴들 사이의형상비가 더욱 높아지게 된다. 이 후에 불순물 도핑 및 SiN 증착시 높은 형상비 때문에 깊은 단차가 깊은 바닥부분까지 SiN이 균일하게 증착되지 않은 문제가 발생하게 된다. 이 후, 균일한 SiN가 증착되지 않은 부분에서는 후속 유전막 증착시 결함 포인트로 작용하게 되며, 또한, Al2O3, Ta2O5 유전막 증착시 사용되는 O3가스는 SiN가 균일하게 증착되지 않은 부분에서 하부전극 스토리지 폴리실리콘과 접촉되어 산화시키게 되어 유전율 열화를 야기하며 이에 캐패시턴스, 누설전류 및 각종 전기적 특성을 열화시키는 원인을 제공한다.
한편, 유전막 증착후 웨이퍼를 상부전극 증착장비로 이동하게 될 경우에는 웨이퍼가 공기 중에 노출되게 되고, 노출시간이 경과함에 따라 흡습 및 카본 등의 불순물이 유전막에 흡착됨에 따라 상부전극 증착시 까지 시간이 오래 경과 될 경우 유전막 열화를 야기할 수 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 우수한 스텝 커버리지와 균일성을 갖는 박막을 치밀하게 제조할 수 있는 ALD(ATOMIC LAYER DEPOSITION) 증착법을 이용하여 유전막 및 상부전극을 한 장비 내에서 인시츄방식으로 증착함으로써 캐패시터 특성을 향상시킬 수 있는 원자층 증착 캐패시터 제조방법 및 장치를 제공하는 데 있다.
도 1은 본 발며엥 의한 초고집적 DRAM 장치의 단면도.
도 2a 내지 도2d는 원자층 증착방법에 대한 설명을 위한 도면들.
도 3은 본 발명에 의한 원자층 증착 캐패시터의 제조장비를 설명하기 위한 도면.
도 4는 본 발명에 의한 Al2O3 유전막의 원자층 증착 사이클 횟수에 대한 증착두께를 나타낸 그래프.
도 5는 본 발명에 의한 Al2O3 유전막의 스텝커버리지 특성을 나타낸 전자현미경 사진.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자분리층
104 : 게이트 폴리실리콘층 106 : 금속 실리사이드층
108 : 캡층 110 ; 소스 드레인영역
112 : 측벽 스페이서 114 : 절연막
116 : 콘택 패드 118 : 절연막
120 : 비트라인 122, 123 : 절연막
124 : 스토리지 패드 126 : 하부전극
128 : 유전막 130 : 상부전극
202 : 로딩수단 204 : 제 1 원자층 증착챔버
206 : 제 2 원자층 증착챔버 208 : 후처리 챔버
210 : 금속증착챔버 212 : 언로딩수단
214 : 이송수단
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 방법은 반도체 기판 상에 캐패시터 하부전극이 형성된 웨이퍼를 멀티 챔버 증착장비에 로딩하고, 로딩된웨이퍼를 질화막 증착 챔버에 이송하고, 질화막 증착챔버 내에서 원자층 증착방법으로 캐패시터 하부전극 표면에 질화막을 증착하고, 질화막이 증착된 웨이퍼를 유전막 증착챔버에 이송하고, 유전막 증착챔버 내에서 원자층 증착방법으로 상기 질화막 표면에 고유전막을 증착하고, 유전막이 증착된 웨이퍼를 상부전극 증착챔버에 이송하고, 상부전극 증착챔버 내에서 금속 증착방법으로 상기 유전막 표면에 상부전극을 증착하는 단계를 구비하는 것을 특징으로 한다. 여기서, 유전막 증착 후 상부전극 증착전에 오존 또는 플라즈마 후처리를 수행할 수도 있다.
상기 질화막의 두께는 5 내지 100Å로 하는 것이 바람직하고, 유전막은 Al2O3, TiO2, ZrO2, HfO2, Ta2O5, Nb2O5, SrTiO3, (Ba, Sr)TiO3, PbTiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3, SrRuO3, CaRuO3, (Sr, Ca)RuO3, (Ba, Sr)RuO3, SiO2, In2O3, RuO2, IrO2, Sn doped In2O3, F doped In2O3, 및 Zr doped In2O3 군 중에서 선택된 하나를 사용한다. 상기 상부전극은 TiN, Al, Cu, Mo, W, Ag, Pt, Ir, 및 Ru 군 중 선택된 하나를 사용한다.
본 발명의 장치는 반도체 기판 상에 캐패시터 하부전극이 형성된 웨이퍼를 로딩하는 로딩수단과, 상기 로딩된 웨이퍼 상에 원자층 증착방법으로 질화막을 증착하기 위한 제 1 원자층 증착챔버와, 상기 질화막이 증착된 웨이퍼 상에 원자층 증착방법으로 유전막을 증착하기 위한 제 2 원자층 증착챔버와, 유전막이 증착된 웨이퍼를 후처리하기 위한 후처리 챔버와, 후처리된 웨이퍼 상에 상부전극을 증착하기 위한 금속증착챔버와, 상기 상부전극이 형성된 웨이퍼를 언로딩하기 위한 언로딩수단과, 상기 로딩수단과 언로딩수단 및 복수의 챔버들 사이에 웨이퍼를 이송하기 위한 이송수단을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 의한 초고집적 DRAM 장치의 단면을 나타낸다. DRAM 장치는 반도체 기판(100)에 트렌치형 소자분리층(102)을 형성한다. 반도체 기판(100) 상에 폴리실리콘층(104), 금속실리사이드층(106), 캡층(108)을 적층한 다음에 게이트 전극 사진식각공정을 통하여 게이트 전극 패턴을 형성한다. 이어서, 게이트 전극 패턴을 이용하여 반도체 표면에 소스 드레인을 위한 고농도의 불순물을 이온주입하고 게이트 전극 VO턴의 측벽에 측벽 스페이서(112)를 형성한다. 측벽 스페이서를 이용하여 소스 드레인을 위한 저농도의 불순물을 이온주입 하여 소스 드레인영역(110)을 형성한다. 이어서, 결과물을 절연막(114)으로 덮는다.
셀프얼라인 사진식각공정을 통하여 셀프얼라인 콘택홀을 형성한다. 셀프얼라인 콘택홀을 폴리실리콘으로 채운 다음에 CMP 또는 에치백 공정으로 콘택패드(116)을 형성한다. 절연막(118)을 덮고 절연막(118)에 비트라인 콘택홀을 형성한다. 금속 또는 폴리실리콘으로 비트라인(120)을 형성하고 비트라인 캡층을 형성한다. 이어서 절연막(122, 123)를 덮는다. 절연막(122, 123)에 스토리지 노드 콘택홀을 형성하고 폴리실리콘을 증착한다. 폴리실리콘을 사진식각공정으로 패터닝하여 스토리지 노드 패드(124)를 형성한다. 캐패시터 하부전극을 위한 폴리실리콘을 10,000Å 이상으로 증착한 후에 사진 식각공정을 통하여 스토리지 폴리실리콘 패턴(126)을 형성한다. 스토리지 폴리실리콘 패턴(126)의 표면에 HSG를 형성한 후에 본 발명에의한 ALD 방식의 유전막(128)을 증착하고, 캐패시터 상부전극을 위한 금속층(130)을 증착한다.
도 2a 내지 도2d는 본 발명에 의한 원자층 증착방법은 다음과 같다.
원자층 증착방법은 도 2a에 도시한 바와 같이, 가스상태의 반응물 AXn(g)를 박막을 도포하고자 하는 물질의 표면에 전달한다. 전달된 반응물 AXn(g)은 화학적 흡착(chemisorption) 및 물리적 흡착(physisorption)에 의해 표면에 흡착된다. 도 2b에 도시한 바와 같이, 정화(purging) 공정에 의해 물리적으로 흡착된 AXn을 제거하면 화학적으로 흡착된 고체 상태의 AXn(s)만 남게 된다. 여기서, Xn은 n개의 기로 형성된 화학적 리잰드(chemical ligand)를 의미한다.
이어서, 도 2c에 도시한 바와 같이, AXn(s)로 코팅된 물질의 표면에 가스상태의 반응물 BYn(g)를 전달한다. 전달된 반응물 BYn(g)은 화학적 흡착(chemisorption) 및 물리적 흡착(physisorption)에 의해 표면에 흡착된다. 이 때, 화학적 치환(chemical exchange)에 의해 XYn(g) 형태로 불필요한 성분은 제거된다. 도 2d에 도시한 바와 같이, 정화(purging) 공정에 의해 물리적으로 흡착된 BYn을 제거하면 화학적으로 흡착된 고체 상태의 AB(s)만 남게 된다. 남겨진 AB(s)는 단원자층으로 증착된다. 본 발명에서는 이와 같은 원자층 증착방법에 의해 캐패시터의 유전막으로 사용되는 질화막과 유전막의 적층구조를 형성하고자 한다.
도 3은 본 발명에 의한 원자층 증착 캐패시터의 제조장비를 나타낸다. 도 3에서 본 발명의 멀티챔버 원자층 증착장비는 로딩수단(202), 제 1 원자층 증착챔버(204), 제 2 원자층 증착챔버(206), 후처리 챔버(208),금속증착챔버(210), 언로딩수단(212)으로 둘러싸인 이송수단(214)을 포함한다.
하부전극인 폴리실리콘층이 형성된 웨이퍼가 로딩수단(202)을 통해 로딩되면, 이송수단(214)은 로딩된 웨이퍼를 제 1 원자층 증착챔버(204)에 이송한다. 제 1 원자층 증착챔버(204)에서는 유전막과 하부전극 사이의 반응을 방지하기 위해 원자층 증착방법으로 폴리실리콘층 표면에 질화막을 약 5 내지 100Å 정도의 두께로 증착한다. 본 발명에서 질화막은 SiN, NbN, TiN, TaN, Ya3N5, AlN, GaN, WN, WBN, TiSiN, TaSiN 및 AlSiN 등 어느 하나를 사용한다.
질화막이 코팅된 웨이퍼는 이송수단(214)에 의해 다음 챔버인 제 2 원자층 증착챔버(206)에 이송된다. 제 2 원자층 증착챔버(206)에서는 질화막 표면에 유전막을 증착시킨다. 상기 유전막은 Al2O3, TiO2, ZrO2, HfO2, Ta2O5, Nb2O5, SrTiO3, (Ba, Sr)TiO3, PbTiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3, SrRuO3, CaRuO3, (Sr, Ca)RuO3, (Ba, Sr)RuO3, SiO2, In2O3, RuO2, IrO2, Sn doped In2O3, F doped In2O3, 및 Zr doped In2O3 군 중에서 선택된 하나를 사용한다.
유전막이 코팅된 웨이퍼는 이송수단(214)에 의해 다음 챔버인 후처리 챔버(208)에 이송된다. 후처리 챔버(206)에서는 증착된 유전막을 오존 또는 플라즈마 후처리한다.
후처리된 웨이퍼는 이송수단(214)에 의해 다음 챔버인 금속증착챔버(210)에 이송된다. 금속증착챔버(210)에서는 유전막 표면에 캐패시터 상부전극용 금속을 증착시킨다. 상기 상부전극은 TiN, Al, Cu, Mo, W, Ag, Pt, Ir, 및 Ru 군 중 선택된 하나를 사용한다.
상부전극이 형성된 웨이퍼는 이송수단(214)에 의해 언로딩수단(212)에 이송되어 언로딩된다. 본 발명에서는 멀티챔버 장비 내에서 진공 브레이크 없이 인시츄방식으로 유전막과 상부전극이 형성되므로 유전막 형성후 공기 중에 노출되지 않게 되어 유전막 특성을 유지할 수 있다.
본 발명에서 유전막의 원자층 증착 실시예는 다음과 같다.
Al2O3의 원자층 증착은 반응물로 Al(CH3)3, TMA, 오존을 사용한다. 각 반응물은 버블링방식으로 캐리어 가스인 정화된 Ar을 각각 450sccm을 흘려서 진행한다. 이 때 증착온도는 약 450℃정도로 유지하고 공정압력은 1토르로 한다. 본 실시예에 의하면 1사이클당 약 0.85Å의 Al2O3가 성장된다.
도 4는 본 발명에 의한 Al2O3 유전막의 원자층 증착 사이클 횟수에 대한 증착두께를 나타낸다. 도 4의 그래프에 나타난 바와 같이 사이클 횟수에 비례하여 증착된 Al2O3막의 두께가 선형적으로 증가하는 것을 알 수 있다. 즉, 유전막의 두께는 사이클 반복횟수에 의해 정밀하게 제어가 가능하다.
도 5는 본 발명에 의한 Al2O3 유전막의 스텝커버리지 특성을 나타낸 전자현미경 사진이다. 사진에 나타난 바와 같이, 패턴들 사이의 단차 형상비가 7이고, CD가 약 0.3mm인 경우에 100%의 우수한 스텝커버리지를 가짐을 알 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상, 설명한 바와 같이 본 발명에서는 유전막을 원자층 증착방법으로 증착함으로써 하부전극 표면에 균일한 두께의 유전막을 정밀하게 형성할 수 있고, 상부전극까지 한 장비 내에서 인시츄방식으로 형성함으로써 유전막 열화를 방지할 수 있다.

Claims (10)

  1. 반도체 기판 상에 캐패시터 하부전극이 형성된 웨이퍼를 멀티 챔버 증착장비에 로딩하는 단계;
    상기 로딩된 웨이퍼를 질화막 증착 챔버에 이송하는 단계;
    상기 질화막 증착챔버 내에서 원자층 증착방법으로 캐패시터 하부전극 표면에 질화막을 증착하는 단계;
    상기 질화막이 증착된 웨이퍼를 유전막 증착챔버에 이송하는 단계;
    상기 유전막 증착챔버 내에서 원자층 증착방법으로 상기 질화막 표면에 고유전막을 증착하는 단계;
    상기 유전막이 증착된 웨이퍼를 상부전극 증착챔버에 이송하는 단계; 및
    상기 상부전극 증착챔버 내에서 금속 증착방법으로 상기 유전막 표면에 상부전극을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 원자층 증착 캐패시터 제조방법.
  2. 제 1 항에 있어서, 상기 질화막의 두께는 5 내지 100Å로 하는 것을 특징으로 하는 반도체 장치의 원자층 증착 캐패시터 제조방법.
  3. 제 1 항에 있어서, 상기 유전막은 Al2O3, TiO2, ZrO2, HfO2, Ta2O5, Nb2O5, SrTiO3, (Ba, Sr)TiO3, PbTiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3, SrRuO3,CaRuO3, (Sr, Ca)RuO3, (Ba, Sr)RuO3, SiO2, In2O3, RuO2, IrO2, Sn doped In2O3, F doped In2O3, 및 Zr doped In2O3 군 중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 원자층 증착 캐패시터 제조방법.
  4. 제 1 항에 있어서, 상기 상부전극은 TiN, Al, Cu, Mo, W, Ag, Pt, Ir, 및 Ru 군 중 선택된 하나인 것을 특징으로 하는 반도체 장치의 원자층 증착 캐패시터 제조방법.
  5. 반도체 기판 상에 캐패시터 하부전극이 형성된 웨이퍼를 멀티 챔버 증착장비에 로딩하는 단계;
    상기 로딩된 웨이퍼를 질화막 증착 챔버에 이송하는 단계;
    상기 질화막 증착챔버 내에서 원자층 증착방법으로 캐패시터 하부전극 표면에 질화막을 증착하는 단계;
    상기 질화막이 증착된 웨이퍼를 유전막 증착챔버에 이송하는 단계;
    상기 유전막 증착챔버 내에서 원자층 증착방법으로 상기 질화막 표면에 고유전막을 증착하는 단계;
    상기 유전막이 증착된 웨이퍼를 후처리 챔버에 이송하는 단계; 및
    상기 후처리 증착챔버 내에서 증착된 유전막을 후처리하는 단계
    상기 후처리된 웨이퍼를 상부전극 증착챔버에 이송하는 단계; 및
    상기 상부전극 증착챔버 내에서 금속 증착방법으로 상기 유전막 표면에 상부전극을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 원자층 증착 캐패시터 제조방법.
  6. 제 5 항에 있어서, 상기 후처리 증착챔버는 오존 또는 플라즈마 중 어느 하나를 공급하여 후처리하는 것을 을 특징으로 하는 반도체 장치의 원자층 증착 캐패시터 제조방법.
  7. 제 5 항에 있어서, 상기 질화막의 두께는 5 내지 100Å로 하는 것을 특징으로 하는 반도체 장치의 원자층 증착 캐패시터 제조방법.
  8. 제 5 항에 있어서, 상기 유전막은 Al2O3, TiO2, ZrO2, HfO2, Ta2O5, Nb2O5, SrTiO3, (Ba, Sr)TiO3, PbTiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3, SrRuO3, CaRuO3, (Sr, Ca)RuO3, (Ba, Sr)RuO3, SiO2, In2O3, RuO2, IrO2, Sn doped In2O3, F doped In2O3, 및 Zr doped In2O3 군 중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 원자층 증착 캐패시터 제조방법.
  9. 제 5 항에 있어서, 상기 상부전극은 TiN, Al, Cu, Mo, W, Ag, Pt, Ir, 및 Ru 군 중 선택된 하나인 것을 특징으로 하는 반도체 장치의 원자층 증착 캐패시터 제조방법.
  10. 반도체 기판 상에 캐패시터 하부전극이 형성된 웨이퍼를 로딩하는 로딩수단;
    상기 로딩된 웨이퍼 상에 원자층 증착방법으로 질화막을 증착하기 위한 제 1 원자층 증착챔버;
    상기 질화막이 증착된 웨이퍼 상에 원자층 증착방법으로 유전막을 증착하기 위한 제 2 원자층 증착챔버;
    상기 유전막이 증착된 웨이퍼를 후처리하기 위한 후처리 챔버;
    상기 후처리된 웨이퍼 상에 상부전극을 증착하기 위한 금속증착챔버;
    상기 상부전그이 형성된 웨이퍼를 언로딩하기 위한 언로딩수단; 및
    상기 로딩수단과 언로딩수단 및 복수의 챔버들 사이에 웨이퍼를 이송하기 위한 이송수단을 구비한 것을 특징으로 하는 인시츄 멀티 챔버형 원자층 증착 캐패시터 제조장치.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390831B1 (ko) * 2000-12-18 2003-07-10 주식회사 하이닉스반도체 플라즈마 원자층 증착법에 의한 탄탈륨옥사이드 유전막형성 방법
KR100455287B1 (ko) * 2002-02-28 2004-11-06 삼성전자주식회사 반도체 장치의 커패시터, 그 제조방법 및 상기 커패시터를채용하고 있는 전자 소자
US7442982B2 (en) 2004-10-11 2008-10-28 Samsung Electronics Co., Ltd. Capacitor having reaction preventing layer and methods of forming the same
KR100964270B1 (ko) * 2003-04-29 2010-06-16 주식회사 하이닉스반도체 원자층 증착법을 이용한 이산화하프늄 유전체 형성방법
US7825043B2 (en) 2005-11-28 2010-11-02 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device
CN103377875A (zh) * 2012-04-23 2013-10-30 南亚科技股份有限公司 电容的制作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102449895B1 (ko) 2018-05-18 2022-09-30 삼성전자주식회사 반도체 장치와 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100275727B1 (ko) * 1998-01-06 2001-01-15 윤종용 반도체 장치의 커패시터 형성방법
KR20000013654A (ko) * 1998-08-12 2000-03-06 윤종용 원자층 증착 방법으로 형성한 알루미나/알루미늄나이트라이드복합 유전체막을 갖는 캐패시터와 그제조 방법
KR100624903B1 (ko) * 1999-12-22 2006-09-19 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100705926B1 (ko) * 1999-12-22 2007-04-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US6551399B1 (en) * 2000-01-10 2003-04-22 Genus Inc. Fully integrated process for MIM capacitors using atomic layer deposition

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390831B1 (ko) * 2000-12-18 2003-07-10 주식회사 하이닉스반도체 플라즈마 원자층 증착법에 의한 탄탈륨옥사이드 유전막형성 방법
KR100455287B1 (ko) * 2002-02-28 2004-11-06 삼성전자주식회사 반도체 장치의 커패시터, 그 제조방법 및 상기 커패시터를채용하고 있는 전자 소자
US7105401B2 (en) 2002-02-28 2006-09-12 Samsung Electronics Co., Ltd. Capacitor for semiconductor device, manufacturing method thereof, and electronic device employing the same
KR100964270B1 (ko) * 2003-04-29 2010-06-16 주식회사 하이닉스반도체 원자층 증착법을 이용한 이산화하프늄 유전체 형성방법
US7442982B2 (en) 2004-10-11 2008-10-28 Samsung Electronics Co., Ltd. Capacitor having reaction preventing layer and methods of forming the same
US7825043B2 (en) 2005-11-28 2010-11-02 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device
CN103377875A (zh) * 2012-04-23 2013-10-30 南亚科技股份有限公司 电容的制作方法

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