KR20030043380A - 반도체 소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 유전막으로서 Ta2O5및 TaON 박막보다 높은 유전상수를 가지는 Ta3N5박막을 적용하고 이 Ta3N5박막을 원자층증착(Atomic Layer Deposition; ALD) 방식으로 형성함으로써, 고집적화에 대응하는 우수한 전기적 특성을 얻을 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다. 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판의 활성영역과 콘택하는 하부전극을 형성하는 단계; 하부전극 상부에 Ta3N5유전막을 형성하는 단계; 유전막 상부에 상부전극을 형성하는 단계; 및 상기 기판 전면 상에 도핑된 폴리실리콘막으로 완충층을 형성하는 단계를 포함하고, Ta3N5유전막은 TaCl5의 개스 전구체를 사용하여 ALD 방식으로 형성하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 유전막으로서 Ta3N5박막을 적용한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
미세화된 반도체 공정기술의 발달로 인하여 소자의 고집적화가 가속화됨에 따라, 셀면적의 감소 및 동작전압의 저전압화에 관한 연구 및 개발이 활발히 진행되고 있다. 그러나, 이러한 셀면적 감소에도 불구하고, 메모리 소자의 동작에 필요한 캐패시터 용량은 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time) 단축을 방지하기 위하여 셀당 25fF 이상이 요구된다. 따라서, 좁은 셀면적 내에서 충분한 캐패시터를 확보하기 위하여, 실리콘산화막으로 형성하던 유전막을 질화막(Nitride)과 산화막(Oxide)의 적층막인 NO막으로 형성하고 있으며, 또한 이러한 NO막의 유전막을 사용하고 있는 DRAM 소자의 경우에는, 반구형 실린더 구조로 하부전극인 스토리지 전극을 형성하고 캐패시터의 높이도 증가시켜 충분한 캐패시터 용량을 확보하였다.
그러나, 캐패시터의 높이가 증가하게 되면 셀영역과 주변회로 영역 사이의 큰 단차로 인하여 후속 노광 공정시 초점심도(Depth Of Focus; DOF)의 여유가 확보되지 않아 배선공정 이후 집적공정에 악영향을 미치게 되는 문제가 발생하므로, NO막의 유전막을 사용하고 있는 캐패시터도 256M 이상의 차세대 DRAM 소자에 필요한 용량을 확보하는데에는 한계가 있다.
따라서, 이를 극복하기 위하여 25 내지 30 정도의 유전상수를 갖는 차세대 유전물질인 Ta2O5박막의 개발이 본격적으로 이루어지고 있으나, 이 Ta2O5박막 역시 불안정한 화학양론비(stoichiometry)를 가지기 때문에, Ta와 O의 조성비 차이에 기인한 치환형 Ta 원자(vacancy atom)가 박막 내에 존재하게 된다. 이를 해결하기 위하여, NH3개스와 Ta(OC2H5)5의 증발개스를 사용하여 웨이퍼 상에서 표면화학반응을 유도하여 얻어진 TaON 박막이 제시되었는데, 이 TaON 박막은 결합력이 강한 Ta-O-N 구조로 상호 공유결합되어 있기 때문에 Ta2O5보다 구조적으로 안정하다.
한편, 상술한 TaON 및 Ta2O5박막을 형성하기 위하여 화학기상증착(Chemical Vapor Deposition; CVD) 방식을 이용하는데, 이러한 CVD 방식을 이용한 증착은 도 1a에 도시된 바와 같이, 일 주기(cycle; C1) 동안 동시에 소오스 개스(source gas; S), 퍼지개스(purge gas; P) 및 반응개스(reactant gas; R)를 주입시켜, 도 1b에 도시된 바와 같이, 개스의 전구체들(gas precursors)을 기판(10) 표면에 흡착(A)시키고, 흡착된 전구체들은 표면확산(B)을 통하여 표면반응(C)하도록 하여 소정의 막을 형성하므로 화학양론적으로 안정적인 성분 및 구조를 가질 수 없다. 특히, TaON 및 Ta2O5박막을 얻고자 사용하는 Ta(OC2H5)5유기물은 CVD를 통하여 증착할 경우 탄소(carbon)기를 잔류시켜 유전막의 누설전류 및 절연파괴전압 특성을 저하시키는 문제가 발생한다.
또한, 소자동작에 요구되는 충분한 캐패시터 용량을 확보하기 위해서는 유전막이 셀 전반에 걸쳐 일정한 두께의 박막, 즉 유효유전막 두께(Teff 또는 Tox)를 가져야 하나, CVD 와 같은 연속성장(continuosu growth) 방식은 3차원 구조의 캐패시터 내부의 깊은 영역에서 열악한 스텝 커버리지(step coverage) 특성을 가지며, HSG(Hemi Spherical Grain)를 적용할 경우에는 더욱 더 열악한 스텝 커버리지 특성을 가지기 때문에, 캐패시터의 전기적 특성을 확보하는데 필요한 유효유전막 두께를 확보할 수 없다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 유전막으로서 Ta2O5및 TaON 박막보다 높은 유전상수를 가지는 Ta3N5박막을 적용하고 이 Ta3N5박막을 원자층증착(Atomic Layer Deposition; ALD) 방식으로 형성함으로써, 고집적화에 대응하는 우수한 전기적 특성을 얻을 수 있는 반도체 소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 CVD 방식의 메커니즘을 설명하기 위한 도면.
도 2a 및 도 2b는 ALD 방식의 메카니즘을 설명하기 위한 도면.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터를 나타낸 단면도.
※ 도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 층간절연막
32 : 하부전극 33 : 질화막
34 : Ta3N5 유전막 35 : 상부전극
36 : 완충층
상기 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판의 활성영역과 콘택하는 하부전극을 형성하는 단계; 하부전극 상부에 Ta3N5유전막을 형성하는 단계; 유전막 상부에 상부전극을 형성하는 단계; 및 상기 기판 전면 상에 도핑된 폴리실리콘막으로 완충층을 형성하는 단계를 포함하고, Ta3N5유전막은 TaCl5의 개스 전구체를 사용하여 ALD 방식으로 형성하는 것을 특징으로 한다.
또한, 하부전극을 형성하는 단계와 상기 유전막을 형성하는 단계 사이에, 질화공정을 수행하여 상기 하부전극 상부에 질화막을 형성하는 단계를 포함하고, 질화막은 5 내지 30Å 미만의 얇은 두께로 형성한다. 여기서, 질화공정은 인-시튜 또는 엑스-시튜로 플라즈마처리, 급속열처리 또는 노공정을 이용하여 수행한다.
또한, Ta3N5유전막 형성시, 퍼지개스로서 Ar 또는 N2과 같은 불활성 개스를 이용하고, 반응개스로서 NH3를 이용하며, TaCl5개스 전구체 및 상기 반응개스의 유량을 각각 10 내지 500 sccm으로 조절한다. 바람직하게, Ta3N5유전막의 성장속도를 일주기당 0.1 내지 0.1 내지 0.5Å을 유지하여 상기 Ta3N5유전막을 약 150Å 미만의 두께로 형성한다.
또한, Ta3N5유전막을 형성하는 단계와 상부전극을 형성하는 단계 사이에, Ta3N5유전막의 산화공정을 수행하는데, 산화공정은 인-시튜 또는 엑스시튜로 플라즈마 처리, RTP 또는 노공정을 이용하여 수행하거나, 저습식산화로 수행한다.
또한, 상부전극은 TaN, TiN, W, WN, WSi, Ru, RuO2, Ir, IrO2, 및 Pt 로부터 선택되는 하나의 막으로, 100 내지 600Å의 두께로 형성한다.
또한, 유전막을 형성하기 전에 하부전극 표면 상에 잔류하는 자연산화막을 제거하기 위하여, 인-시튜 또는 엑스-시튜로 HF 증기 또는 HF 용액을 이용하여 HF표면처리를 수행한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
우선, 본 발명의 Ta3N5박막 형성시 적용되는 ALD 방식의 메카니즘을 도 2a 및 도 2b를 참조하여 간략하게 설명한다.
ALD 방식은 도 2a에 나타낸 바와 같이, CVD 방식과는 달리 일주기(C1) 동안 소오스 개스(S), 퍼지개스(P) 및 반응개스(R)를 순차적으로 번갈아 주입시켜, 도 3b에 도시된 바와 같이, 얻고자 하는 박막의 형성시 요구되는 개스 전구체들을 증착하고자 하는 기판(10) 표면에 번갈아 가면서 순차적으로 반응시키는 방식으로, 소오스 개스(S)의 전구체들(20)을 표면에 포화상태로 반응시켜 원자층을 화학증착(A)하고, 퍼지개스(P)를 이용하여 잔류 소오스 개스(S)를 제거(B)한 후 반응개스(R)를 포화상태로 상기 원자층과 반응시켜 단층(monolayer)을 형성(B)하게 되며, 이러한 주기를 반복(C, D)하여 원하는 만큼의 두께로 막을 형성하므로, 두께 조절이 용이하다. 또한, 각각의 개스 전구체들이 포화상태의 반응을 하기 때문에, ALD 방식에 의해 증착된 박막은 우수한 두께 균일도(uniformity) 및 우수한 동질성(homogeneity)을 가지기 때문에, 복잡한 3차원 구조에서도 스텝 커버리지가 우수하므로, 캐패시터의 전기적 특성을 확보하는데 필요한 유효유전막 두께를 용이하게 확보할 수 있을 뿐만 아니라, 탄소기 등의 잔류가 발생하지 않으므로 유전막의 누설전류 및 절연파괴전압의 특성저하를 방지할 수 있게 된다.
다음으로, 도 3a 내지 도 3c를 참조하여, 상술한 ALD 방식을 적용한 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명한다.
도 3a를 참조하면, 실리콘과 같은 반도체 기판(30) 상에 층간절연막(31)을 형성하고, 기판(30)의 활성영역(미도시)이 노출되도록 층간절연막(31)을 식각하여 캐패시터 형성을 위한 콘택홀을 형성한다. 그 다음, 저압화학기상증착(Low Pressure CVD; LPCVD) 방식을 이용하여 폴리실리콘막을 증착하고 패터닝하여 캐패시터의 하부전극(32)을 형성한다. 여기서, 하부전극(32)의 형태는 스택(stack), 실린더(cylinder), 핀(fin), 스택실린더(stack cylinder) 중 선택되는 하나의 형태로 형성하는데, 본 실시예에서는 스택형태로 형성하기로 한다. 그 다음, 하부전극(32) 표면 상에 잔류하는 자연산화막 등을 제거하기 위하여, 인-시튜(in-situ) 또는 엑스-시튜(ex-situ)로 HF 증기(vapor) 또는 HF 용액(solution)을 이용하여 하부전극(32)의 HF 표면처리를 수행한다. 이때, HF 표면처리 전후에 계면을 세정하거나 균일도를 향상시키기 위하여 NH4OH 용액이나 H2SO4용액등의 화합물을 사용하여 계면처리를 수행한다.
도 3b를 참조하면, 이후 형성될 Ta3N5유전막의 증착공정 및 후속 열처리 공정시 하부전극(32)의 폴리실리콘과 Ta3N5유전막의 계면에 저유전 산화막(SiO2)의 형성을 방지하기 위하여, 질화공정을 수행하여 하부전극(32)이 형성된 기판 표면 상부에 5 내지 30Å 미만의 얇은 두께로 Si3N4와 같은 질화막을 형성한다. 여기서, 질화공정은 인-시튜 또는 엑스-시튜로 플라즈마처리, 급속열처리(Rapid Thermal Process; RTP) 또는 노(furnace) 공정을 이용하여 수행한다. 여기서, 플라즈마처리를 이용하는 경우에는 NH3(또는 N2/H2) 개스 분위기에서 300 내지 600℃의 온도로 30초 내지 5분 동안 수행하고, RTP를 이용하는 경우에는 650 내지 950℃의 온도에서 NH3분위기로 수행하며, 노공정을 이용하는 경우에는 500 내지 1000℃의 온도에서 NH3분위기로 수행한다.
그 다음, 질화막(33) 상부에 TaCl5의 개스 전체를 사용하여 상술한 ALD 방식으로 약 150Å 미만의 두께로 Ta3N5박막의 유전막(34)을 형성한다. 이 Ta3N5박막의 유전막(34) 형성을 상술한 도 2a 및 도 2b를 참조하여 좀더 상세하게 설명하면, 일주기(C1) 동안 소오스 개스(S)인 TaCl5개스 전구체를 표면에 포화상태로 반응시켜 Ta 원자층을 화학증착(A)하고, 퍼지개스(P)로서 Ar 또는 N2를 이용하여 잔류 소오스 개스(S)를 제거(B)한 후 반응개스(R)로서 NH3를 포화상태로 상기 Ta 원자층의 Ta와 반응시켜 Ta3N5의 단층을 형성(B)하고, 이러한 주기를 반복(C, D)하여 상기 약 150Å 미만의 두께로 Ta3N5박막을 형성하게 되며, 이때 예상되는 화학 반응은 하기의 반응식 1과 같다.
3TaCl5(g) ＋ 5NH3(g) → Ta3N5(s) ＋ 15HCl(g)
여기서, Ta 성분의 화학증기는 99.999% 이상의 TaCl5개스 전구체를 MFC(Mass Flow Controller)와 같은 유량조절기를 사용하여 90℃ 이상으로 유지되고 있는 증발기 또는 증발관으로 정량 공급하며, 이때, 오리피스(orifice), 노즐(nozzle) 및 솔레노이드(solenoid) 밸브를 포함한 증발기는 물론, Ta 증기의 유로(flow path)가 되는 공급관은 Ta 증기의 응축을 방지하기 위해 90 내지 200℃의 온도범위를 항상 유지시킨다. 이와 같은 방법을 통해 200 내지 500℃의 범위에서 온도가 유지되고 있는 챔버 내로 공급된 Ta 화학증기와 NH3개스 전구체를 원자층 단위로 반복 증착하여 원하는 두께만큼의 Ta3N5박막을 얻는다. 이때, 챔버내로 TaCl5개스 전구체 및 반응개스인 NH3개스를 10 내지 500sccm 범위내에서 표면 포화상태로 그 유량을 각각 정량하여 공급하며, 증착속도 즉, 박막의 성장속도는 일주기 당 0.1 내지 0.5Å을 유지하고, Ta3N5의 표면반응 후 잔류하는 개스는 퍼지개스인 Ar 또는 N2등의 불활성 개스에 의해 제거되므로, 반응개스인 NH3에 의한 기상반응(gas phase reaction)은 발생하지 않는다.
상술한 방식으로 Ta3N5박막의 유전막(34)을 형성한 후, 마이크로 크랙(micro crack) 또는 핀홀(pin hole) 등과 같은 유전막(34)의 구조적 결함 및 불균일성을 개선하고 결정화(crystallization)하여 유전율을 증가시키기 위하여, 소정의 산화공정을 수행한다. 여기서, 산화공정은 인-시튜 또는 엑스시튜로 플라즈마 처리, RTP 또는 노공정을 이용하여 수행한다. 바람직하게, 플라즈마 처리를이용하는 경우에는 300 내지 600℃의 온도에서 N2O 또는 O2분위기로 수행하고, RTP 공정을 이용하는 경우에는 600 내지 950℃의 온도에서 N2O(O2또는 N2) 분위기로 30초 내지 10분 동안 수행하고, 노 공정을 이용하는 경우에는 600 내지 950℃의 온도에서 N2O(O2또는 N2) 분위기로 1분 내지 120분 동안 수행한다. 또한, 산화공정을 인-시튜 또는 엑스-시튜로 O2와 H2분위기에서 O2/H2개스의 유량비를 3 이하로 정량하여 저습식산화(light wet oxidation)로 수행할 수도 있다.
그 다음, 도 3c에 도시된 바와 같이, 금속계 물질의 막을 증착하여 상부전극(35)을 형성하여 Ta3N5유전막을 갖는 고용량의 캐패시터를 완성한다. 바람직하게, 상부전극(35)은 TaN, TiN, W, WN, WSi, Ru, RuO2, Ir, IrO2, 및 Pt 로부터 선택되는 하나의 막으로 100 내지 600Å의 두께로 형성한다. 그 후, 후속 열처리 공정시 캐패시터의 특성열화를 방지하기 위하여, 기판 전면 상에 도핑된 폴리실리콘막을 완충층(36)으로서 형성한다.
도 4는 본 발명의 다른 실시예에 따라 제조된 Ta3N5박막의 유전체를 갖는 반도체 소자의 캐패시터를 나타낸 단면도로서, 본 실시예에서는 캐패시터의 고용량을 확보하기 위하여 하부전극(32A)을 반구형 요철 구조로 폴리실리콘을 성장시킨 HSG(Hemi Spherical Grain) 형태의 표면을 갖도록 형성하고, 이 하부전극(32A) 상부에 상술한 실시예와 동일한 처리과정을 거쳐 Ta3N5유전막을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 캐패시터의 유전막을 약 100이상의 높은 유전상수를 갖는 Ta3N5박막으로 형성하므로 캐패시터의 용량을 크게 증가시킬 수 있다. 또한, Ta3N5박막을 ALD 방식으로 형성하기 때문에 카본기의 잔류가 방지되어 유전막의 누설전류 및 절연파괴전압의 특성저하를 방지할 수 있을 뿐만 아니라, 우수한 스텝커버리지 특성에 의해 캐패시터의 전기적 특성을 확보하는데 필요한 유효유전막 두께를 용이하게 확보할 수 있다.
본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
전술한 본 발명은 고집적화에 대응하는 우수한 전기적 특성을 가지는 고용량의 캐패시터를 용이하게 형성할 수 있는 효과를 얻을 수 있다.

Claims (21)

  1. 반도체 소자의 캐패시터 제조방법으로서,
    반도체 기판의 활성영역과 콘택하는 하부전극을 형성하는 단계;
    상기 하부전극 상부에 Ta3N5유전막을 형성하는 단계; 및
    상기 유전막 상부에 상부전극을 형성하는 단계를 포함하고,
    상기 Ta3N5유전막은 TaCl5의 개스 전구체를 사용하여 ALD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 하부전극을 형성하는 단계 수행 후,
    질화공정을 수행하여 상기 하부전극 상부에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 2 항에 있어서,
    상기 질화막은 5 내지 30Å 미만의 얇은 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 질화공정은 인-시튜 또는 엑스-시튜로 플라즈마처리, 급속열처리 또는 노공정을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 4 항에 있어서,
    상기 플라즈마처리는 NH3또는 N2/H2분위기에서 300 내지 600℃의 온도로 30초 내지 5분 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 4 항에 있어서,
    상기 급속열처리는 650 내지 950℃의 NH3분위기로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 4 항에 있어서,
    상기 노공정은 500 내지 1000℃의 온도에서 NH3분위기로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 Ta3N5유전막은 반응개스로서 NH3를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 1 항 또는 제 8 항에 있어서,
    상기 Ta3N5유전막은 상기 TaCl5개스 전구체 및 상기 반응개스의 유량을 각각 10 내지 500 sccm으로 조절하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 Ta3N5유전막의 성장속도를 일주기당 0.1 내지 0.5Å으로 유지하여 상기 Ta3N5유전막을 약 150Å 미만의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 1 항에 있어서,
    상기 Ta3N5유전막을 형성하는 단계 수행 후,
    상기 Ta3N5유전막의 산화공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제 11 항에 있어서,
    상기 산화공정은 플라즈마 처리, 급속열처리, 노공정 중 어느 하나를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제 12 항에 있어서,
    상기 플라즈마 처리는 300 내지 600℃의 온도에서 N2O 또는 O2분위기로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  14. 제 12 항에 있어서,
    상기 급속열처리는 600 내지 950℃의 온도에서 N2O, O2, N2중 적어도 어느하나의 가스를 포함하는 분위기로 30초 내지 10분 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  15. 제 12 항에 있어서,
    상기 노공정은 600 내지 950℃의 온도에서 N2O, O2, N2중 적어도 어느 하나의 가스를 포함하는 분위기로 1분 내지 120분 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  16. 제 11 항에 있어서,
    상기 산화공정은 O2/H2분위기에서 O2/H2개스의 유량비를 3 이하로 정량하여 저습식산화법으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  17. 제 1 항에 있어서,
    상기 상부전극은 TaN, TiN, W, WN, WSi, Ru, RuO2, Ir, IrO2, 및 Pt 로부터 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  18. 제 1 항 또는 제 17 항에 있어서,
    상기 상부전극은 100 내지 600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  19. 제 1 항에 있어서,
    상기 상부전극을 형성하는 단계 수행 후,
    상기 도핑된 폴리실리콘막으로 이루어진 완충층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  20. 제 1 항에 있어서,
    상기 유전막을 형성하기 전에 상기 하부전극 표면 상에 잔류하는 자연산화막을 제거하기 위하여 HF 표면처리를 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  21. 제 20 항에 있어서,
    상기 HF 표면처리는 HF 증기 또는 HF 용액을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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