KR20050056408A - 반도체 소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 유전막의 신뢰성을 향상시키면서 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 상부에 유전막으로서 비정질의 하프늄-테르븀-산화(Hf1-xTbxO) 박막을 형성하는 단계; 유전막이 형성된 기판을 열처리하여 유전막을 결정화시키는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다. 바람직하게, 하프늄-테르븀-산화(Hf1-xTbxO) 박막의 x 범위는 0.03 내지 0.1이고, 그 두께는 약 100Å 이하이다.

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 유전막으로서 하프늄-테르븀-산화(Hf1-xTbxO) 박막을 적용한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
최근 미세화된 반도체 공정기술의 발달로 인하여 메모리 소자의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 동작전압의 저전압화가 이루어지고 있다. 그러나, 셀면적 감소에도 불구하고 소프트에러(soft error) 발생 및 리프레시시간(refresh time) 단축 등을 방지하기 위해서는 셀당 약 25fF 이상의 충분한 캐패시터 용량이 지속적으로 요구되어야 한다. 따라서, 현재 DCS(Di-Chloro -Silane) 개스를 사용하여 증착한 실리콘질화막(Si3N4)을 유전막으로 사용하고 있는 DRAM(Dynamic Random Access Memory)용 캐패시터의 경우에는, 캐패시터 용량 확보를 위하여 표면적이 큰 반구형 구조의 전극표면을 갖는 3차원 형태로 하부전극을 형성하면서 캐패시터 높이를 계속적으로 증가시키고 있다. 그러나, 캐패시터 높이가 증가하게 되면 셀영역과 주변영역 사이의 큰 단차로 인하여 후속 노광공정시 초점심도(depth of forcus)가 확보되지 않아 공정에 악영향을 미치므로, 256M 이상의 차세대 DRAM에서 요구되는 충분한 캐패시터 용량을 확보하는데 한계가 있다.
따라서, 최근에는 적정 캐패시터 높이를 적용하면서 충분한 캐패시터 용량을 확보하기 위하여, 유전상수가 큰 탄탈륨산화(Ta2O5; ε= 25)막, 하프늄산화(HfO 2; ε= 30∼50)막, 및 알루미나(Al2O3; ε= 9)막 등의 유전막을 적용한 캐패시터 개발이 본격적으로 이루어지고 있다.
그러나, Ta2O5막은 증착 후 수행되는 열처리 공정에 의한 유전막 열화로 인해 누설전류에 취약하고, Al2O3막은 HfO2막 및 Ta2O5 막에 비해 상대적으로 낮은 유전상수에 의해 캐패시터 용량 확보에 제약이 따르며, HfO2막은 항복전압(breakdown voltage) 강도가 낮아 반복적인 전기적 충격에 취약하여 캐패시터의 내구성이 저하되는 문제가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 유전막의 신뢰성을 향상시키면서 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 상부에 유전막으로서 비정질의 하프늄-테르븀-산화(Hf1-xTbxO) 박막을 형성하는 단계; 유전막이 형성된 기판을 열처리하여 유전막을 결정화시키는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
바람직하게, 하프늄-테르븀-산화(Hf1-xTbxO) 박막의 x 범위는 0.03 내지 0.1이고, 그 두께는 약 100Å 이하이다.
또한, 하프늄-테르븀-산화(Hf1-xTbxO) 박막은 Hf 소오스 개스로서는 C16 H36HfO4 또는 Hf를 함유한 유기금속화합물을 전구체로 사용하고, Tb 소오스 개스로서는 Tb(OC2H5)3 또는 Tb를 함유한 유기금속화합물을 전구체로 사용하고, 각각의 반응개스로서 O3 또는 플라즈마 O2 개스나 H2O 증기를 사용하여, 원자층증착 또는 저압화학기상증착에 의해 형성한다.
또한, Hf 및 Tb 소오스 개스의 플로우 속도는 각각 50 내지 500sccm으로 조절하고, 반응개스는 각각 0.1 내지 1slm 으로 조절하며, 반응개스인 O3 의 농도는 200±20g/㎥로 조절한다.
또한, 원자층증착에 의한 하프늄-테르븀-산화(Hf1-xTbxO) 박막의 형성은 HfO 2 박막 증착 주기와 TbxOy 박막 증착 주기를 9 : 1 이하의 비율로 반복 수행하거나, Hf 소오스 개스 플로우, 퍼지, Tb 소오스 개스 플로우, 퍼지, 반응개스 플로우, 및 퍼지로 이루어진 증착 주기를 상기 Hf 와 Tb 소오스 플로우 횟수를 9 : 1 이하의 비율로 하여 반복 수행하는 것으로 이루어지고, 저압화학기상증착에 의한 하프늄-테르븀-산화(Hf1-xTbxO) 박막의 형성은 상기 Hf 및 Tb를 함유한 각각의 유기금속화합물을 유량조절기를 통해 Hf : Tb를 9 : 1 이하의 비율로 하여 기화시켜 250 내지 500℃ 온도의 챔버 내부로 각각 주입하는 것으로 이루어진다.
또한, 결정화를 위한 열처리는 500 내지 900℃의 온도에서 N2 또는 0.1 이하 비율의 O2/N2 분위기의 상압 또는 감압 상태로 노어닐링 또는 급속열처리로 수행한다.
또한, 하부전극 및 상부전극은 각각 도핑된 폴리실리콘막 또는 금속막으로 이루어지고, 금속막은 TiN막, Ru막, TaN막, W막, WSi막, WN막, RuO2막, Ir막, IrO2막 및 Pt막 중 선택되는 하나이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 실린더형 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 실리콘산화막(SiO2)으로 층간절연막(11)을 형성하고, 층간절연막 (11)을 식각하여 기판(10)의 일부가 노출시키는 하부전극 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 기판 전면 상에 폴리실리콘막 등의 도전막을 증착하고, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정에 의해 도전막을 분리시켜 기판(10)과 콘택하는 하부전극콘택 플러그(12)를 형성한다. 그 후, 기판 전면 상에 캐패시터 산화막(미도시)을 형성하고, 콘택플러그(12)가 노출되도록 캐패시터 산화막을 식각하여 캐패시터 형성을 위한 홀을 형성한다.
그 다음, 홀을 포함하는 캐패시터 산화막 상부에 하부전극 물질로서 TiN막, Ru막, TaN막, W막, WSi막, WN막, RuO2막, Ir막, IrO2막 및 Pt막과 같은 금속막이나 도핑된 폴리실리콘막을 증착하고, CMP 공정이나 에치백 공정에 의해 이를 분리시킨 후, 캐패시터 산화막을 제거하여 실린더형 하부전극(13)을 형성한다. 하부전극 물질로서 도핑된 폴리실리콘막을 사용하는 경우에는, 하부전극(13) 형성 후 유전막을 형성하기 전에, 하부전극(13) 표면에 형성된 자연산화막 제거 및 수소차단 (hydrogen)을 위하여 HF 혼합액을 이용하여 하부전극(13)의 표면을 세정한 후, 이후 형성될 유전막으로 실리콘 또는 불순물들이 침투하지 않도록 하부전극(13) 표면에 질화막(SiNx)의 확산방지막(미도시)을 형성한다. 바람직하게, HF 혼합액으로서는 H2O/HF가 10 내지 100 인 희석된 HF 용액이나 DI 혼합으로 NH4OH/HF가 5 내지 500으로 혼합된 HF 용액을 사용하고, 확산방지막은 NH3 개스 분위기로 노어닐링 (furnace annealing) 또는 급속열처리(Rapid Thermal Process; RTP)에 의해 하부전극(13) 표면을 질화시켜 형성한다. 또한, 상술한 HF 혼합액에 의한 세정 전 또는 후에, 폴리실리콘막 표면의 무기(inorganic) 또는 유기(organic) 파티클 및 기타 이물질이 제거되도록, NH4OH 혼합액(NH4OH:H2O2:H2 O) 또는 H2SO4 혼합액(H2SO4: H2O2 또는 H2SO4:H2O)을 사용하여 추가 세정을 더 수행할 수도 있다.
그 후, 하부전극(13) 상부에, Hf 소오스 개스로서는 C16H36HfO4를 사용하거나 TDEAHf 및 TEMAHf와 같이 Hf를 함유한 유기금속화합물을 전구체로 사용하고, Tb 소오스 개스로서는 Tb(OC2H5)3을 전구체를 사용하거나 Tb(CH3 )3와 같이 Tb를 함유한 유기금속화합물을 전구체로 사용하고, 각각의 반응개스로서 O3 또는 플라즈마 O2 개스나 H2O 증기(vapor)를 사용하여, 원자층증착(Atomic Layer Deposition; ALD) 또는 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)에 의해, 유전막으로서 비정질의 하프늄-테르븀-산화(Hf1-xTbxO) 박막(14)을 약 100Å 이하의 두께로 형성한다. 이때, Tb 함유량에 따라 Hf1-xTbxO 박막(14)의 유전상수, 누설전류 발생 수준 및 항복전압 특성을 결정할 수 있는데, 유전상수가 30 내지 50 정도 되도록 x의 범위를 0.03 내지 0.1 로 설정한다. 즉, Tb 함유량을 적절하게 조절하여 유전막으로서 30 내지 50 정도의 큰 유전상수를 가지는 Hf1-xTbxO 박막(14)을 적용하면 10 내지 20Å 정도의 등가 산화막 두께(Tox)를 얻을 수 있으므로 충분한 캐패시터 용량 확보가 가능할 뿐만 아니라 HfO2 박막에 비해 낮은 누설전류 및 강한 항복전압 특성을 얻을 수 있다. 또한, Hf1-xTbxO 박막(14)은 HfO2 박막보다 고온에서의 열안정성이 우수하기 때문에 결정화를 위한 고온에서의 열처리 시 전기적 특성 열화등이 발생되지 않으므로 캐패시터의 내구성 및 신뢰성을 향상시킬 수 있다.
바람직하게, Hf 및 Tb 소오스 개스의 플로우 속도는 각각 50 내지 500sccm으로 조절하고, 반응개스는 각각 0.1 내지 1slm으로 조절하며, 각각의 반응개스로서 O3를 이용하는 경우 O3의 농도는 200±20g/㎥로 조절한다. ,
또한, ALD에 의한 Hf1-xTbxO 박막(14)의 형성은, 도 2에 나타낸 바와 같이, Hf 소오스 개스 플로우(flow), N2 또는 Ar 퍼지개스에 의한 퍼지(purge), O3 반응개스 플로우, 및 N2 또는 Ar 퍼지개스에 의한 퍼지로 이루어진 HfO2 박막 증착 주기(cycle)와, Tb 소오스 개스 플로우, N2 또는 Ar 퍼지개스에 의한 퍼지, O3 반응개스 플로우, 및 N2 또는 Ar 퍼지개스에 의한 퍼지로 이루어진 TbxOy 박막 증착 주기를 9 : 1 이하의 비율로 반복 수행하거나, Hf 소오스 개스 플로우, N2 또는 Ar 퍼지개스에 의한 퍼지, Tb 소오스 개스 플로우, N2 또는 Ar 퍼지개스에 의한 퍼지, O3 반응개스 플로우, 및 N2 또는 Ar 퍼지개스에 의한 퍼지로 이루어진 증착 주기를 Hf 와 Tb 소오스 플로우 횟수를 9 : 1 이하의 비율로 하여 반복 수행한다.
또한, LPCVD에 의한 Hf1-xTbxO 박막(14)의 형성은 상술한 Hf 및 Tb를 함유한 각각의 유기금속화합물을 MFC(Mass Flow Controller)와 같은 유량조절기를 통해 Hf : Tb를 9 : 1 이하의 비율로 하여 150 내지 300℃의 온도에서 정온으로 유지되고 있는 증발기 또는 증발관으로 각각 정량 공급하여 기화시킨 후, Hf 및 Tb 소오스 개스를 250 내지 500℃의 LPCVD 챔버 내부로 각각 주입하는 것으로 이루어진다.
그 다음, 열처리를 수행하여 Hf1-xTbxO 박막(14)을 결정화시켜 유전성을 향상시킨다. 열처리는 유전막 내의 탄소 불순물이 제거되도록 500 내지 900℃의 온도에서 N2 또는 0.1 이하 비율의 O2/N2 분위기의 상압 또는 감압 상태로 노어닐링 (furnace annealing) 또는 급속열처리(Rapid Thermal Process; RTP)로 수행한다.
그 후, Hf1-xTbxO 박막(14) 상부에 TiN막, Ru막, TaN막, W막, WSi막, WN막, RuO2막, Ir막, IrO2막 및 Pt막과 같은 금속막이나 도핑된 폴리실리콘막으로 상부전극(15)을 형성한다. 상부전극(15)을 폴리실리콘막으로 형성할 경우에는 상술한 하부전극(13)에서와 동일한 방법에 의해 유전막인 Hf1-xTbxO 박막(14)의 표면을 질화시켜 상부전극(15)과 Hf1-xTbxO 박막(14) 사이에 질화막(SiNx)의 확산방지막(미도시)을 형성한다. 그 후, 도시되지는 않았지만, 습도, 온도 또는 전기적 충격으로부터 구조적인 안정성을 유지하도록 상부전극(15) 상에 완충보호막으로서 도핑된 폴리실리콘막이나 실리콘질화막을 200 내지 1000Å의 두께로 형성한다.
상기 실시예에 의하면, 캐패시터 유전막으로서 Hf1-xTbxO 박막을 적용함으로써, 30 내지 50 정도의 큰 유전상수 및 10 내지 20Å 정도의 등가 산화막 두께(Tox)를 얻을 수 있을 수 있으므로 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있게 된다. 또한, HfO2 박막에 비해 낮은 누설전류 및 강한 항복전압 특성을 얻을 수 있으므로 유전막의 신뢰성을 향상시킬 수 있을 뿐만 아니라 고온에서의 우수한 열안정성에 의해 캐패시터의 내구성 및 신뢰성을 향상시킬 수 있게 된다.
한편, 상기 실시예에서는 하부전극 표면에 HSG 또는 요철 구조를 적용하지 않았지만, 하부전극을 폴리실리콘막으로 형성하여 표면에 HSG 또는 요철 등의 러그드(rugged) 구조를 형성하여 표면적을 극대화시킬 수도 있다.
또한, 상기 실시예에서는 실린더형 하부전극에 대해서만 설명하였지만, 도 3 및 도 4에 나타낸 바와 같이, 콘케이브형 하부전극(13a) 및 내부실린더형 하부전극(13b)의 경우에도 동일하게 적용하여 실시할 수 있고, 각각의 하부전극(13a, 13b)을 폴리실리콘막으로 형성하여 표면에 HSG 또는 요철 등의 러그드 구조(20)를 형성한 경우에도 동일하게 적용하여 실시할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 반도체 소자의 캐패시터 제조시 캐패시터 유전막으로서 Hf1-xTbxO 박막을 적용함으로써 유전막의 신뢰성을 향상시키면서 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 실린더형 캐패시터 제조방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 캐패시터 제조시 원자층증착(ALD)에 의한 하프늄테르븀산화(Hf1-xTbxO) 박막 형성 과정을 설명하기 위한 도면.
도 3은 본 발명의 다른 실시예에 따른 콘케이브형 캐패시터를 나타낸 단면도.
도 4는 본 발명의 또 다른 실시예에 따른 내부 실린더형 캐패시터를 나타낸 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 층간절연막
12 : 하부전극콘택 플러그 13 : 하부전극
14 : 하프늄-테르븀-산화(Hf1-xTbxO) 박막
15 : 상부전극

Claims (14)

  1. 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 상부에 유전막으로서 비정질의 하프늄-테르븀-산화(Hf1-xTbxO) 박막을 형성하는 단계;
    상기 유전막이 형성된 기판을 열처리하여 상기 유전막을 결정화시키는 단계; 및
    상기 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 하프늄-테르븀-산화(Hf1-xTbxO) 박막의 x 범위는 0.03 내지 0.1인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 하프늄-테르븀-산화(Hf1-xTbxO) 박막은 약 100Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 3 항에 있어서,
    상기 하프늄-테르븀-산화(Hf1-xTbxO) 박막은 Hf 소오스 개스로서는 C16 H36HfO4 또는 Hf를 함유한 유기금속화합물을 전구체로 사용하고, Tb 소오스 개스로서는 Tb(OC2H5)3 또는 Tb를 함유한 유기금속화합물을 전구체로 사용하고, 각각의 반응개스로서 O3 또는 플라즈마 O2 개스나 H2O 증기를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 4 항에 있어서,
    상기 Hf 및 Tb 소오스 개스의 플로우 속도는 각각 50 내지 500sccm으로 조절하고, 상기 반응개스는 각각 0.1 내지 1slm 으로 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 5 항에 있어서,
    상기 반응개스인 O3 의 농도는 200±20g/㎥로 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 4 항에 있어서,
    상기 하프늄-테르븀-산화(Hf1-xTbxO) 박막은 원자층증착 또는 저압화학기상증착에 의해 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 7 항에 있어서,
    상기 원자층증착에 의한 하프늄-테르븀-산화(Hf1-xTbxO) 박막의 형성은 HfO2 박막 증착 주기와 TbxOy 박막 증착 주기를 9 : 1 이하의 비율로 반복 수행하는 것으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 7 항에 있어서,
    상기 원자층증착에 의한 하프늄-테르븀-산화(Hf1-xTbxO) 박막의 형성은 Hf 소오스 개스 플로우, 퍼지, Tb 소오스 개스 플로우, 퍼지, 반응개스 플로우, 및 퍼지로 이루어진 증착 주기를 상기 Hf 와 Tb 소오스 플로우 횟수를 9 : 1 이하의 비율로 하여 반복 수행하는 것으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 7 항에 있어서,
    상기 저압화학기상증착에 의한 하프늄-테르븀-산화(Hf1-xTbxO) 박막의 형성은 상기 Hf 및 Tb를 함유한 각각의 유기금속화합물을 유량조절기를 통해 Hf : Tb를 9 : 1 이하의 비율로 하여 기화시켜 챔버 내부로 각각 주입하는 것으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 10 항에 있어서,
    상기 챔버의 온도는 250 내지 500℃인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 열처리는 500 내지 900℃의 온도에서 N2 또는 0.1 이하 비율의 O2/N2 분위기의 상압 또는 감압 상태로 노어닐링 또는 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제 1 항에 있어서,
    상기 하부전극 및 상부전극은 각각 도핑된 폴리실리콘막 또는 금속막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  14. 제 13 항에 있어서,
    상기 금속막은 TiN막, Ru막, TaN막, W막, WSi막, WN막, RuO2막, Ir막, IrO2막 및 Pt막 중 선택되는 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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