KR101446333B1 - 결정질 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법및 에너지 밴드 갭이 높은 결정질 알루미늄 산화물층을포함하는 전하 트랩 메모리 소자의 제조 방법 - Google Patents
결정질 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법및 에너지 밴드 갭이 높은 결정질 알루미늄 산화물층을포함하는 전하 트랩 메모리 소자의 제조 방법 Download PDFInfo
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- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 title claims abstract description 165
- 238000000034 method Methods 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 230000001965 increasing effect Effects 0.000 title abstract description 10
- 125000002887 hydroxy group Chemical group [H]O* 0.000 claims abstract description 52
- 239000001257 hydrogen Substances 0.000 claims abstract description 44
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 44
- 230000000903 blocking effect Effects 0.000 claims abstract description 22
- 238000010438 heat treatment Methods 0.000 claims description 43
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 36
- 238000009279 wet oxidation reaction Methods 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 20
- 230000005641 tunneling Effects 0.000 claims description 16
- 238000002425 crystallisation Methods 0.000 claims description 11
- 230000008025 crystallization Effects 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 9
- 150000002431 hydrogen Chemical class 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- 125000004435 hydrogen atom Chemical class [H]* 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 24
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 20
- 229910052593 corundum Inorganic materials 0.000 description 18
- 229910001845 yogo sapphire Inorganic materials 0.000 description 18
- 239000000463 material Substances 0.000 description 16
- 239000013078 crystal Substances 0.000 description 15
- 238000002441 X-ray diffraction Methods 0.000 description 14
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 8
- 238000004458 analytical method Methods 0.000 description 8
- 238000000280 densification Methods 0.000 description 7
- 238000005430 electron energy loss spectroscopy Methods 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 230000014759 maintenance of location Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 4
- 238000001953 recrystallisation Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002178 crystalline material Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910019603 Rh2O3 Inorganic materials 0.000 description 1
- 238000002083 X-ray spectrum Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- 238000002050 diffraction method Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
결정질 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법 및 에너지 밴드 갭이 높은 결정질 알루미늄 산화물층을 포함하는 전하 트랩 메모리 소자의 제조 방법에 관해 개시되어 있다. 개시된 본 발명은 하부막 상에 비정질 알루미늄 산화물층을 형성하는 제1 단계, 상기 비정질 알루미늄 산화물층내에 수소(H) 또는 수산화기(OH)를 도입하는 제2 단계 및 상기 수소 또는 수산화기가 도입된 비정질 알루미늄 산화물층을 결정화시키는 제3 단계를 포함하는 것을 특징으로 하는 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법을 제공한다. 그리고 이 방법으로 전하 블로킹층을 형성하는, 전하 트랩 메모리 소자의 제조 방법을 제공한다. 상기 결정화된 알루미늄 산화물층의 에너지 밴드 갭은 7.0eV보다 클 수 있다.
Description
본 발명은 메모리 소자의 제조 방법에 대한 것으로서, 보다 자세하게는 비정질 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법 및 높은 에너지 밴드 갭을 갖는 결정질 알루미늄 산화물층을 포함하는 전하 트랩 메모리 소자의 제조 방법에 대한 것이다.
금속전극, 블로킹 산화막, 전하 트랩층, 터널링 산화막, 실리콘 기판으로 이루어진 전하 트랩 플래시 메모리 소자(이하, 메모리 소자)의 전하 보유(charge retention) 능력은 전하 트랩층의 깊은 트랩 에너지, 터널링 산화막의 두께 및 블로킹 산화막의 유전상수 및 에너지 밴드 갭 등의 전기적 특성에 의해 결정된다.
블로킹 산화막의 에너지 밴드 갭과 메모리 소자의 전하 보유 능력은 직접적인 연관이 있다. 블로킹 산화막의 에너지 밴드 갭이 클 때, 메모리 소자의 전하 트 랩층에 저장된 전하가 블로킹 산화막을 통해 금속전극으로 빠져나가기는 어렵다. 곧, 블로킹 산화막의 에너지 밴드 갭이 클수록 전하 트랩층으로부터 블로킹 산화막을 통한 전하의 누설은 억제될 수 있다.
현재, 상기 메모리 소자의 블로킹 산화막으로는 에너지 밴드 갭이 6.5eV이고,열역학적으로 안정한 알루미늄 산화막이 널리 사용되고 있다.
그러나 상기 알루미늄 산화막의 전하 보유 능력은 차세대 메모리 소자에 적용하기에는 충분하지 않을 수 있다. 곧, 차세대 메모리 소자의 집적도는 현재보다 훨씬 높아질 것인 바, 블로킹 산화막의 두께 또한 얇아질 것이므로, 현재 널리 사용되고 있는 상기 알루미늄 산화막을 차세대 메모리 소자의 블로킹 산화막으로 사용하기 어려울 수 있다.
그러므로 차세대 메모리 소자의 안정된 전하 보유 능력을 확보하기 위해서는 보다 큰 에너지 밴드 갭을 갖는 블로킹 산화막이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 전하 블로킹층으로 사용되는 결정질 알루미늄 산화물층의 전하 블로킹 능력을 높일 수 있는, 결정질 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 안정된 전하 보유 능력을 높일 수 있는 전하 트랩 메모리 소자의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 제조 공정을 단순화 할 수 있는 전하 트랩 메모리 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 하부막 상에 비정질 알루미늄 산화물층을 형성하는 제1 단계, 상기 비정질 알루미늄 산화물층내에 수소(H) 또는 수산화기(OH)를 도입하는 제2 단계 및 상기 수소 또는 수산화기가 도입된 비정질 알루미늄 산화물층을 결정화시키는 제3 단계를 포함하는 것을 특징으로 하는 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법을 제공한다.
상기 제2 단계에서 상기 수소 또는 수산화기는 습식산화, 이온 주입 및 플라즈마 도핑 방법 중 어느 하나의 방법으로 도입할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 제1 및 제2 단계는 하나의 공정으로 이루어질 수 있는데, 예컨대 기상 증착법, 원자층 증착(ALD) 방법으로 알루미늄 산화물층을 증착하면서 수소 또는 수산화기를 상기 알루미늄 산화물층내에 도입할 수 있다. 이때, 상기 알루미늄 산화물층은 수소 또는 수산화기를 포함하는 비정질 또는 결정질로 증착될 수 있다. 상기 알루미늄 산화물층이 수소 또는 수산화기를 포함하는 결정질로 증착될 때, 상기 제3 단계는 수소 또는 수산화기를 포함하는 결정질의 알루미늄 산화물층에서 수소 또는 수산화기를 제거하는 공정이 될 수 있다.
본 발명의 또 다른 실시예에 의하면, 상기 제2 단계에서 상기 비정질 알루미늄 산화물층에 수소 또는 수산화기를 도입할 때, 공정 온도를 800℃ 이상, 바람직하게는 800~850℃로 하여 상기 비정질 알루미늄 산화물층을 수소 또는 수산화기를 포함하는 결정질의 알루미늄 산화물층으로 변화시킬 수 있다. 이와 같은 경우에 상기 제3 단계는 상기 수소 또는 수산화기를 포함하는 결정질의 알루미늄 산화물층에서 수소 또는 수산화기를 제거하기 위한 열처리 공정이 될 수 있다.
본 발명의 실시예에 의하면, 상기 제1 및 제2 단계를 실시한 후, 상기 제3 단계에서 상기 알루미늄 산화물층을 800~1300℃에서 열처리할 수 있다. 이때, 이러한 열처리 전에 상기 비정질 알루미늄 산화물층의 결정화 온도보다 낮은 온도에서 상기 비정질 알루미늄 산화물층을 열처리하는 단계를 더 포함할 수 있다.
상기 습식 산화는 대기압 고온 조건에서, 저압 고온 조건에서 또는 고압 저온 조건에서 실시할 수 있다.
본 발명의 또 다른 실시예에 의하면, 상기 제1 단계에서 형성된 상기 비정질 알루미늄 산화물층에 대해 치밀화 공정을 실시할 수 있는데, 상기 치밀화 공정은 상기 습식산화 전이나 후에 실시할 수 있으나, 상기 습식산화 전에, 곧 수소 또는 수산화기를 주입하기 전에 실시하는 것이 더 바람직할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 터널링막, 전하 트랩층, 전하 블로킹층 및 게이트 전극을 포함하는 전하 트랩 메모리 소자의 제조 방법에 있어서, 상기 전하 블로킹층을 형성하는 단계는 상기 전하 트랩층 상에 비정질 알루미늄 산화물층을 형성하는 제1 단계, 상기 비정질 알루미늄 산화물층내에 수소(H) 또는 수산화기(OH)를 도입하는 제2 단계 및 상기 수소 또는 수산화기가 도입된 비정질 알루미늄 산화물층을 결정화시키는 제3 단계를 포함하는 것을 특징으로 하는 전하 트랩 메모리 소자의 제조 방법을 제공한다.
이 제조 방법에서 상기 결정화된 알루미늄 산화물층은 에너지 밴드 갭이 7.0eV이상인 결정상이다.
본 발명의 실시예에 의하면, 상기 제2 단계에서 상기 수소(H) 또는 수산화기는 습식산화, 이온 주입 및 플라즈마 도핑 방법 중 어느 하나의 방법으로 도입할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 제1 및 제2 단계는 상기한 바와 같이 하나의 공정으로 이루어질 수 있다.
상기 제2 단계에서 상기 비정질 알루미늄 산화물층에 수소 또는 수산화기를 도입할 때, 공정 온도를 800℃ 이상, 바람직하게는 800~850℃로 하여 상기 비정질 알루미늄 산화물층을 수소 또는 수산화기를 포함하는 결정질의 알루미늄 산화물층으로 변화시킬 수 있다. 이때, 상기 제3 단계는 결정질의 알루미늄 산화물층에서 수소 또는 수산화기를 제거하기 위한 열처리 공정일 수 있다.
상기 제3 단계는 상기 알루미늄 산화물층을 800~1300℃에서 열처리할 수 있다.
상기 제1 단계에서 상기 비정질 알루미늄 산화물층을 산소-리치 상태로 형성한 다음, 상기 제2 단계에서 상기 수소를 주입할 수 있다.
본 발명의 또 다른 실시예에 의하면, 상기한 바와 같이 치밀화 공정을 수행할 수 있다.
상기 터널링막은 실리콘 산화막, 실리콘 옥시 나이트라이드, 실리콘 나이트라이드막일 수 있다.
상기 트랩층은 복수의 나노 도트를 포함하거나 금속 도핑된 high-k 산화물일 수 있는데, 예를 들면 복수의 알루미늄 산화물 도트를 포함할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 터널링막, 전하 트랩층, 알파 상의 결정질 알루미늄 산화물층 및 게이트 전극을 포함하는 게이트 적층물을 구비하는 전하 트랩형 메모리 소자의 제조 방법에 있어서, 상기 전하 트랩층 상에 비정질 알루미늄 산화물층을 형성하는 단계, 상기 비정질 알루미늄 산화물층 상에 금속층을 형성하는 단계 및 상기 금속층이 형성된 결과물을 열처리하여 상기 비정질 알루미늄 산화물층을 상기 알파 상의 결정질 알루미늄 산화물층으로 변화시키는 단계를 포함하는 전하 트랩형 메모리 소자의 제조방법을 제공한다.
이 제조 방법에서 상기 비정질 알루미늄 산화물층을 상기 알파 상의 결정질 알루미늄 산화물층으로 변화시키는 단계는 상기 금속층 상에 상기 게이트 적층물이 형성될 영역을 한정하는 마스크를 형성하는 단계, 상기 마스크 둘레의 상기 금속층, 상기 비정질 알루미늄 산화물층, 상기 전하 트랩층 및 상기 터널링막을 순차적으로 식각하는 단계 및 상기 금속층이 형성된 결과물을 열처리하는 단계를 더 포함할 수 있다.
상기 비정질 알루미늄 산화물층을 상기 알파 상의 결정질 알루미늄 산화물층으로 변화시키는 단계 이후에 상기 금속층 상에 상기 게이트 적층물이 형성될 영역을 한정하는 마스크를 형성하는 단계, 상기 마스크 둘레의 상기 금속층, 상기 알파 상의 결정질 알루미늄 산화물층, 상기 전하 트랩층 및 상기 터널링막을 순차적으로 식각하는 단계 및 상기 마스크를 제거하는 단계를 더 실시할 수 있다.
상기 금속층이 형성된 결과물을 열처리하는 단계는 상기 마스크를 제거한 후 실시할 수 있다.
상기 금속층은 TiCN층, 결정방향이 (0001)인 Ru층 및 Rh2O3층 중 어느 하나로 형성할 수 있다.
상기 금속층이 Rh2O3층일 때, 상기 금속층을 도전성으로 변화시키는 열처리를 더 실시할 수 있다.
상기 열처리는 상압에서 1000~1300℃로 실시할 수 있다.
본 발명에 의한 제조방법에서 전하 블로킹층으로 사용되는 결정질 알루미늄 산화물층은 습식산화 공정과 열처리 공정으로 형성된다. 이 과정에서 알루미늄 산화물층의 결정 구조가 감마 상에서 카파(κ) 상 또는 알파(α) 상으로 변화된다.
그러므로 본 발명의 제조 방법을 이용하면 결정질 알루미늄 산화물층의 에너지 밴드 갭을 7.0eV보다 크게 할 수 있다. 이에 따라 전하 트랩층에 트랩된 전하가 결정질 알루미늄 산화물층을 통과하여 게이트 전극으로 넘어가는 것을 방지할 수 있는 바, 메모리 소자의 전하 보유 능력은 높아지게 된다.
또한, 본 발명의 다른 실시예에 의한 제조 방법의 경우, 알파 상의 결정질 알루미늄 산화물층을 형성한 다음, 별도의 물질층을 제거하기 위한 식각 공정이 불필요하므로, 제조 공정을 단순화할 수 있다.
이하, 본 발명의 실시예에 의한 결정질 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법 및 전하 트랩 메모리 소자의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 전하 트랩 메모리 소자의 제조 방법(이하, 본 발명의 제조 방법)을 설명한다. 본 발명의 실시예에 의한 에너지 밴드 갭을 높이는 방법은 상기 본 발명의 제조 방법에서 함께 설명한다.
도 1을 참조하면, 기판(10) 상에 터널링막(16), 전하 트랩층(18) 및 비정질 알루미늄 산화물층(20a)을 순차적으로 적층한다. 기판(10)은 반도체 기판으로서, 예를 들면 실리콘 기판, 특히 p형 실리콘 기판으로 형성할 수 있다. 터널링막(16)은 소정 두께의 산화막으로 형성할 수 있는데, 예를 들면 실리콘 산화막이나 실리콘 옥시 나이트라이드막으로 형성할 수 있다. 그리고 전하 트랩층(18)은 소정의 두께 및 소정 밀도의 트랩 사이트를 갖는 물질층일 수 있는데, 예를 들면 실리콘 나이트라이드층이 수도 있고, 복수의 나노도트를 포함할 수도 있으며, 금속 도핑된 high-k 산화물일 수도 있는데, 예를 들면 복수의 알루미늄 산화물 도트를 포함할 수도 있다.
다음, 비정질 알루미늄 산화물층(20a)을 도 2에 도시한 바와 같이 수소(H) 또는 수산화기(OH)를 포함하는, 곧 OH 결합이 존재하는 비정질 알루미늄 산화물층(20b)(이하, OH-물질층)으로 변화시킨다.
OH-물질층(20b)은 습식산화법으로 비정질 알루미늄 산화물층(20a)에 수소 또는 수산화기를 도입하여 형성할 수 있다. 상기 습식산화법은 수증기 분위기에서 소정의 온도와 압력으로 실시할 수 있다. 상기 습식산화는 대기압에서 고온으로 열처리하는 방식으로 실시하거나 상대적으로 높은 압력(예를 들면, 5~60atm)에서 상대적으로 낮은 온도(예를 들면 100℃~450℃)로 열처리하는 방식으로 실시할 수 있다. 또한, 상기 습식 산화의 온도는 전하 트랩층(18)에 따라 달라질 수 있다. 예를 들면, 전하 트랩층(18)이 실리콘 나이트라이드(SiN)막일 때, 상기 습식산화는 500℃~1000℃에서 실시할 수 있다.
이러한 습식산화에 의해 비정질 알루미늄 산화물층(20a) 내에 H 결합 또는 OH 결합이 증가하게 된다.
상기 습식 산화법 대신, 이온 주입, 플라즈마 도핑 및 퍼니스(furnace) 열처리 중 어느 한 방법을 사용하여 수소 또는 수산화기를 주입할 수도 있다. 상기 이온 주입 또는 상기 플라즈마 도핑 방법으로 OH-물질층(20b)을 형성하는 경우, 수소가 주입된 비정질 알루미늄 산화물층(20b)을 산소 분위기에서 열처리할 수도 있다. 그러나 비정질 알루미늄 산화물층(20b)이 산소가 풍부한, 산소-리치(oxygen-rich) 비정질 알루미늄 산화물층인 경우, 상기 산소 분위기 열처리는 생략할 수 있다.
비정질 알루미늄 산화물층(20a) 내에 존재하는 H 또는 OH 결합은 비정질 알루미늄 산화물층(20a) 내에 결정핵 생성에 기여하고, 형성 에너지를 낮추는 역할을 한다. 이에 따라 비정질 알루미늄 산화물층(20a)에 상기 습식 산화법, 이온 주입 및 플라즈마 도핑 방법 중 어느 하나의 방법으로 수소나 수산화기를 주입한 후, 열처리를 할 경우, 비정질 알루미늄 산화물층(20a)은 감마 상(γ-phase)이 억제되고 감마 상과 다른 상, 곧 카파 상(κ-phase)이나 알파 상(α-phase)을 갖는 결정질 알루미늄 산화물층(20)으로 될 수 있다. 그러므로 후술될 결정화를 위한 열처리 공정에 의해서 얻어지는 결정질 알미늄 산화물층의 에너지 밴드 갭은 7.0eV보다 크게 된다.
한편, 비정질 알루미늄 산화물층(20a)을 형성하는 과정과 비정질 알루미늄 산화물층(20a)을 습식산화하는 과정은 하나의 공정으로 수행할 수 있다. 예를 들면, 기상 증착법, 원자층 증착(ALD) 방법으로 알루미늄 산화물층을 증착하면서 수소 또는 수산화기를 상기 알루미늄 산화물층내에 도입할 수 있다. 이때, 상기 알루미늄 산화물층은 수소 또는 수산화기를 포함하는 비정질 알루미늄 산화물층(20a) 또는 결정질 알루미늄 산화물층으로 증착될 수 있다. 상기 알루미늄 산화물층이 수소 또는 수산화기를 포함하는 결정질 알루미늄 산화물층으로 증착될 때, 하기될 비정질 알루미늄 산화물층(20a)의 결정화를 위한 열처리 공정은 상기 수소 또는 수산화기를 포함하는 결정질의 알루미늄 산화물층에서 수소 또는 수산화기를 제거하는 공정이 될 수 있다.
또한, 비정질 알루미늄 산화물층(20a)에 수소 또는 수산화기를 도입할 때는 그 공정온도를 800℃이상, 바람직하게는 800~850℃로 하여 비정질 알루미늄 산화물층(20a)을 수소 또는 수산화기를 포함하는 결정질 알루미늄 산화물층으로 변화시킬 수 있다. 이때에도 하기될 비정질 알루미늄 산화물층(20a)의 결정화를 위한 열처리 공정은 상기 수소 또는 수산화기를 포함하는 결정질의 알루미늄 산화물층에서 수소 또는 수산화기를 제거하는 공정이 될 수 있다.
또한, 비정질 알루미늄 산화물층(20a)에 대해 치밀화 공정을 실시할 수 있는 데, 상기 치밀화 공정은 상기 습식산화 전이나 후에 실시할 수 있으나, 상기 습식산화 전에, 곧 수소 또는 수산화기를 주입하기 전에 실시하는 것이 더 바람직할 수 있다.
계속해서, 도 3에 도시한 바와 같이, OH-물질층(20b)이 형성된 결과물을 열처리한다. 이때, 상기 열처리는 1회 실시하거나 2회로 나누어 실시할 수 있다.
상기 열처리를 1회 실시하는 경우, 상기 열처리는 소정의 온도, 예를 들면 800℃~1300℃로 실시할 수 있다. 이러한 1회의 고온 열처리를 통해서 OH-물질층(20b)에 포함된 수소 또는 수산화기가 제거되면서 OH-물질층(20b)은 도 4에 도시한 바와 같이 결정질 알루미늄 산화물층(20)으로 된다. 결정질 알루미늄 산화물층(20)은 전하 블로킹층이다. 상기 수소 또는 수산화기의 제거 공정에도 불구하고 결정질 알루미늄 산화물층(20)에는 수소 또는 수산화기가 어느 정도 존재할 수도 있다.
한편, 상기 열처리를 2회로 나누어 실시하는 경우, 1차 열처리는 OH-물질층(20b)으로부터 수소 또는 수산화기를 제거하는 열처리일 수 있다. 상기 1차 열처리는 OH-물질층(20b)의 결정화 온도보다 낮은 온도로 실시한다. 그리고 2차 열처리는 열처리를 1회 실시할 때와 동일하게 실시할 수 있다.
계속해서 도 5를 참조하면, 결정질 알루미늄 산화물층(20) 상에 게이트 전극(22)을 형성한다. 게이트 전극(22)은 일 함수(work function)가 4eV이상인 도전층일 수 있는데, 예를 들면 탄탈륨 나이트라이드(TaN)층일 수 있다. 게이트 전극(22) 상에 게이트 형성영역을 한정하는 마스크(M1)을 형성한다. 마스크(M1) 둘레 를 기판(10)이 노출될 때까지 이방성 식각한다. 이 결과 도 6에 도시한 바와 같이, 순차적으로 적층된 터널링막(16), 전하 트랩층(18), 결정질 알루미늄 산화물층(20) 및 게이트 전극(22)으로 이루어진 게이트 적층물이 형성된다. 상기 이방성 식각후, 마스크(M1)를 제거한다.
도 7을 참조하면, 마스크(M1)를 제거한 후, 남은 상기 게이트 적층물을 마스크로 하여 기판(10)에 도전성 불순물을 이온 주입한다. 이때, 상기 도전성 불순물은 기판(10)에 주입된 불순물과 반대되는 타입으로서, 예를 들면 n형 불순물일 수 있다. 상기 도전성 불순물의 이온 주입결과, 기판(10)에 제1 및 제2 얕은 불순물 영역(12a, 14a)이 형성된다.
도 8을 참조하면, 순차적으로 적층된 터널링막(16), 전하 트랩층(18), 결정질 알루미늄 산화물층(20) 및 게이트 전극(22)으로 이루어진 적층물의 측면에 게이트 스페이서(24)를 형성한다. 게이트 스페이서(24)는 실리콘 산화막으로 형성할 수 있다. 상기 적층물과 게이트 스페이서(24)를 마스크로 사용하여 기판(10)에 도전성 불순물(26)을 이온 주입한다. 도전성 불순물(26)은 기판(10)에 주입된 불순물과 반대되는 타입일 수 있다. 도전성 불순물(26)의 이온 주입 에너지는 제1 및 제2 얕은 불순물 영역(12a, 14a)을 형성하기 위해 주입한 도전성 불순물의 이온 주입 에너지보다 클 수 있다. 따라서 도전성 불순물(26)은 제1 및 제2 얕은 불순물 영역(12a, 14a)보다 깊은 영역까지 도달된다. 이 결과, 제1 및 제2 얕은 불순물 영역(12a, 14a)에서 게이트 스페이서(24) 바깥 영역은 게이트 스페이서(24) 아래 영역보다 깊어진다. 이렇게 해서, 도 9에 도시한 바와 같이 기판(10)에 LDD 형태의 제1 및 제2 불순물 영역(12, 14)이 형성되면서 에너지 밴드 갭이 7.0eV보다 큰 전하 블로킹층을 갖는 전하 트랩 메모리 소자가 형성된다. 이후의 공정은 통상적인 절차를 따라 진행할 수 있다.
한편, 도 1에서 비정질 물질층(20a) 대신 결정질 물질층, 예컨대 결정질 알루미늄 산화물층이 형성될 수 있다. 이때, 도 3의 상기 열처리는 상기 알루미늄 산화물층에 대한 재결정화 공정이 될 수 있다.
다음은 상술한 제조 방법에서 습식 산화법과 후속 열처리를 통해 얻어진 결정질 알루미늄 산화물층(Al2O3)에 대한 에너지 밴드 갭의 증가 여부를 검증하기 위해 실시한 실험예를 설명한다.
도 10은 상기 실험에서 상기 습식산화를 고압 및 저온에서 실시한 후, 상술한 바와 같은 1회 또는 2회 열처리를 실시하여 얻은 Al2O3층에 대한 엑스선 회절 분석 결과를 보여준다.
도 11은 도 10의 엑스선 회절 분석 결과를 갖는 Al2O3층의 에너지 밴드 갭을 알 수 있는 REELS 분석 결과를 보여준다. 도 11의 REELS 분석을 위한 Al2O3 시편의 경우, 습식산화 전에 800℃에서 치밀화 공정을 실시한 것이다.
도 10에서 제1 그래프(G1)는 1100℃에서 비정질 알루미늄 산화물층을 결정화-->습식 산화 실시-->1000℃에서 수산화기 제거 및 재결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 엑스선 회절 분석 결과를 나타낸다. 제2 그래프(G2)는 1100℃에서 비정질 알루미늄 산화물층을 결정화-->습식산화 실시-->600℃에서 수산화기 제거-->1000℃에서의 재결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 엑스선 회절 분석 결과를 나타낸다. 제3 그래프(G3)는 800℃에서 비정질 알루미늄 산화물층을 치밀화-->습식산화 실시-->1000℃에서 수산화기 제거 및 결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 결과를 나타낸다. 제4 그래프(G4)는 800℃에서 비정질 알루미늄 산화물층을 치밀화-->습식산화 실시-->600℃에서 수산화기 제거-->1000℃에서 결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 결과를 나타낸다. 제5 그래프(G5)는 비정질 알루미늄 산화물층에 대한 습식 산화-->1000℃에서 수산화기 제거 및 결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 결과를 나타낸다. 제6 그래프(G6)는 비정질 알루미늄 산화물층에 대한 습식 산화-->600℃에서 수산화기 제거-->1000℃에서 결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 결과를 나타낸다.
제1 내지 제6 그래프(G1-G6)를 비교하면, 제1 그래프(G1)에서 제6 그래프(G6)로 갈수록 결정구조가 감마 상일 때 나타내는 피크(P1)가 사라지는 것을 알 수 있다.
이러한 결과로부터 본 발명의 제조 방법에 따라 비정질 알루미늄 산화물층을 결정질 알루미늄 산화물층으로 변화시키는 경우, 최종 얻어진 결정질 알루미늄 산화물층에서 감마 상이 억제된 것을 알 수 있다. 이는 본 발명의 제조 방법을 적용할 경우, 비정질 알루미늄 산화물층을 결정질로 변화시키는 과정에서 결정구조를 감마 상에서 감마 상보다 에너지 밴드 갭이 큰 카파 상이나 알파 상으로 바꿀 수 있음을 의미한다.
도 11을 참조하면, 도 10의 엑스선 회절 분석 결과를 얻는데 사용한 Al2O3층 의 에너지 밴드 갭은 6.87eV로서 감마 상의 Al2O3의 6.5eV보다 증가한 것을 알 수 있다. 그러나 상기 치밀화 공정으로 인해 에너지 밴드 갭의 증가 효과는 반감되었다.
도 12는 상기 실험에서 상기 습식 산화를 대기압 및 고온에서 실시한 후, 상술한 바와 같은 1회 또는 2회 열처리를 실시하여 얻은 Al2O3층에 대한 엑스선 회절 분석 결과를 보여준다.
도 13은 도 12의 엑스선 회절 분석 결과를 갖는 Al2O3층의 에너지 밴드 갭을 알 수 있는 REELS 분석 결과를 보여준다.
도 12에서 제1 그래프(G11)는 비정질 알루미늄 산화물층을 1000℃에서 습식산화-->1000℃에서 수산화기 제거 및 재결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 엑스선 회전 분석 결과를 나타낸다. 제2 그래프(G22)는 비정질 알루미늄 산화물층을 1000℃에서 습식산화-->600℃에서 수산화기 제거-->1000℃에서 재결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 결과를 나타낸다. 제3 그래프(G33)는 1100℃에서 비정질 알루미늄 산화물층을 결정화-->700℃에서 습식산화-->1000℃에서 수산화기 제거 및 재결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 결과를 나타낸다. 제4 그래프(G44)는 1100℃에서 비정질 알루미늄 산화물층을 결정화-->700℃에서 습식산화-->600℃에서 수산화기 제거-->1000℃에서 재결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 결과를 나타낸다. 제5 그래프(G55)는 비정질 알루미늄 산화물층을 700℃에서 습식산화-->1000℃에서 수산화기 제거 및 결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 결과를 나타낸다. 제6 그래프(G66)는 비정질 알루미늄 산화물층을 700℃에서 습식산화-->600℃에서 수산화기 제거-->1000℃에서 결정화 공정을 거쳐 얻은 결정질 알루미늄 산화물층에 대한 결과를 나타낸다.
제1 내지 제6 그래프(G11-G66)를 비교하면, 제1 그래프(G11)에서 제6 그래프(G66)로 갈수록 결정구조가 감마 상일 때 나타나는 피크(P2)는 사라짐을 알 수 있다.
이러한 결과로부터 도 10과 마찬가지로 최종 얻어진 알루미늄 산화물층에서 감마 상은 억제됨을 알 수 있다.
도 13을 참조하면, 최종 얻어진 알루미늄 산화물층의 에너지 밴드 갭은 7.42eV까지 증가됨을 알 수 있다. 7.42eV정도의 에너지 밴드 갭은 카파 상(κ-phase)의 Al2O3에서 관찰되는 에너지 밴드 갭이다. 이러한 에너지 밴드 갭은 상기 습식 산화 공정의 온도, 수소 또는 수산화기의 제거 공정의 온도, 결정화 온도 또는 최적화 등과 같은 공정의 개선을 통해 더 증가시킬 수 있다.
이러한 결론은 본 발명의 방법으로 Al2O3의 결정 상을 변화시킬 수 있을 뿐만 아니라 상기 공정들의 개선을 통해서 Al2O3의 결정 상을 충분히 알파 상으로 변화시킬 수 있음을 시사한다.
그러므로 본 발명의 제조 방법에서 결정질 알루미늄 산화물층(20)은 에너지 밴드 갭이 8eV이상인 알파 상의 결정구조를 갖도록 형성할 수도 있다.
도 14는 상기 실험에서 비정질 Al2O3층에 대한 습식 산화를 생략하고, 1100℃의 열처리만을 실시하여 얻은 결정질 Al2O3층에 대한 엑스선 회절 분석 결과를 보여준다. 그리고 도 15는 도 14의 엑스선 회절 분석 결과를 갖는 Al2O3층에 대한 에너지 밴드 갭을 알 수 있는 REELS 분석 결과를 보여준다.
도 14를 참조하면, 습식 산화를 생략하고, 1100℃의 열처리만을 실시하여 얻은 결정질 Al2O3층의 경우, 감마 상을 갖는 것을 알 수 있다. 그리고 도 15를 참조하면, 에너지 밴드 갭은 6.56eV정도인 것을 알 수 있다.
도 10 내지 도 13의 결과와 도 14 및 도 15의 결과를 비교하면, 전하 블로킹층인 결정질 Al2O3층을 상술한 본 발명의 제조방법으로 형성할 경우, 형성된 결정질 Al2O3층의 에너지 밴드 갭은 결정구조가 감마 상인 결정질 Al2O3층보다 증가함을 알 수 있다.
다음에는 본 발명의 다른 실시예에 의한 전하 트랩 메모리 소자의 제조 방법(이하, 본 발명의 다른 제조 방법)을 도 16 내지 도 19를 참조하여 설명한다. 이 과정에서 상술한 본 발명의 제조 방법에서 설명된 부재에 대한 설명은 생략한다.
도 16을 참조하면, 기판(10) 상에 터널링막(16), 전하 트랩층(18) 및 비정질 알루미늄 산화물층(20a)을 순차적으로 적층한다. 전하 블로킹층(charge blocking layer)인 비정질 알루미늄 산화물층(20a) 상에 금속층(40)을 형성한다. 금속층(40)의 결정격자는 알파 알루미나, 곧 결정질 Al2O3층의 결정격자와 유사할 수 있다. 이러한 금속층(40)으로는 예를 들면 TiCN층, 결정방향이 (0001)인 Ru층, Rh2O3층이 있을 수 있다.
금속층(40)을 형성한 다음, 금속층(40)이 형성된 결과물을 열처리한다. 상기 열처리는 상압에서 주어진 온도로, 예를 들면 1000-1300℃로 실시할 수 있다. 이와 같은 열처리는, 예를 들면 급속 열 어닐(Rapid Thermal Anneal)(RTA) 방법을 이용하여 실시할 수 있다.
상기 열처리에 의해 비정질 알루미늄 산화물층(20a)은 도 17에 도시한 바와 같이 결정 알루미늄 산화물층(20C)이 된다. 상기 열처리 동안에 비정질 알루미늄 산화물층(20a)은 금속층(40)의 결정 상태에 영향을 받아 금속층(40)과 유사한 결정 격자를 갖도록 결정화된다. 금속층(40)의 결정격자는 알파 알루미나의 결정격자와 유사하기 때문에, 상기 열처리 결과 형성되는 도 17의 결정 알루미늄 산화물층(20C)의 결정 상은 알파 상(α-phase)이 된다.
도 18을 참조하면, 결정 알루미늄 산화물층(20C) 상에 게이트 영역을 한정하는 마스크(M2)를 형성한다. 이어서 마스크(M2) 둘레의 금속층(40), 결정 알루미늄 산화물층(20C), 전하 트랩층(18) 및 터널링막(16)을 순차적으로 식각한다. 이러한 식각은 기판(10)이 노출될 때까지 실시한다. 도 19는 상기 식각 후의 결과를 보여준다. 상기 식각 후, 마스크(M2)를 제거한다. 상기 식각에 의해 기판(10) 상에 게이트 적층물(50)이 형성된다.
이후, 도 20에 도시한 바와 같이 기판(10)에 제1 및 제2 얕은 불순물 영역(12a, 14a)을 형성한다. 이어서, 도 21에 도시한 바와 같이 게이트 적층물(50)의 측면을 덮는 게이트 스페이서(24)를 형성한 다음, 제1 및 제2 얕은 불순물 영역(12a, 14a)에 도전성 불순물(26)을 주입하여 제1 및 제2 불순물 영역(12, 14)을 형성한다. 제1 및 제2 불순물 영역(12, 14) 중 하나는 소오스 영역, 다른 하나는 드레인 영역이 될 수 있다.
이러한 과정을 거쳐서 도 22에 도시한 바와 같은 전하 트랩형 메모리 소자가 형성된다.
도 20 내지 도 22의 과정은 앞서 설명한 도 7 내지 도 9의 과정과 동일할 수 있다.
상술한 바와 같이, 본 발명의 다른 제조 방법은 알파 상의 결정 알루미늄 산화물층(20C)을 형성한 다음, 알파상의 결정 알루미늄 산화물층(20C)을 형성하는데 사용된 물질층을 제거하는 별도의 공정이 필요치 않다. 따라서 상기한 본 발명의 다른 제조 방법을 이용할 경우, 제조 공정을 단순화 할 수 있다.
한편, 상기 본 발명의 다른 제조 방법에서 금속층(40)이 Rh2O3층일 때, 금속층(40)의 상(phase)은 열처리 과정에서 도전성에서 절연성으로, 절연성에서 도전성으로 변할 수 있다. 금속층(40)은 게이트 전극으로 사용되기 때문에, 최종 결과물에서 금속층(40)의 상은 도전성이어야 한다.
그러므로 금속층(40)이 Rh2O3층인 경우, 도 16에서 설명한 열처리(이하, 1차 열처리) 이후, 금속층(40)의 상이 절연성일 때, 금속층(40)의 상을 도전성으로 변화시키기 위해 금속층(40)을 2차 열처리할 수 있다. 상기 2차 열처리는 상압에서 1000-1300℃의 온도로 실시할 수 있다. 상기 2차 열처리는, 예를 들면 RTA 방식으로 실시할 수 있으나, 다른 방식을 이용할 수도 있다.
또한, 상기 1차 열처리는 마스크(M2)를 이용한 식각을 완료한 후에 실시할 수도 있다. 곧, 도 19의 결과물이 얻어진 후에 실시할 수도 있다. 이때, 상기 1차 열처리는 마스크(M2)가 존재하는 상태에서 실시할 수도 있고, 마스크(M2)를 제거한 다음, 실시할 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 금속층(40)으로 상기 예시한 물질들외에 다른 물질을 사용할 수도 있을 것이다. 또한, 본 발명의 핵심 기술적 사상은 그대로 유지한 채, 메모리 소자의 다른 구성 요소를 변형하거나 다른 부재를 부가할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 내지 도 9는 본 발명의 실시예에 의한 전하 트랩 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 10은 본 발명의 실험예에서 습식산화를 고압, 저온에서 실시한 후, 그 결과물을 1회 또는 2회 열처리하여 얻은 Al2O3층에 대한 엑스선 회절 분석 결과를 나타낸 그래프이다.
도 11은 도 10의 엑스선 회절 분석 결과를 갖는 Al2O3층의 에너지 밴드 갭을 알 수 있는 REELS 분석 결과를 나타낸 사진이다.
도 12는 본 발명의 실험예에서 습식 산화를 대기압, 고온에서 실시한 후, 그 결과물을 1회 또는 2회 열처리하여 얻은 Al2O3층에 대한 엑스선 회절 분석 결과를 나타낸 그래프이다.
도 13은 도 12의 엑스선 회절 분석 결과를 갖는 Al2O3층의 에너지 밴드 갭을 알 수 있는 REELS 분석 결과를 나타낸 사진이다.
도 14는 본 발명의 실험예에서 비정질 Al2O3층에 대한 습식 산화를 생략하고, 1100℃의 열처리만을 실시하여 얻은 결정질 Al2O3층에 대한 엑스선 회절 분석 결과를 나타낸 그래프이다.
도 15는 도 14의 엑스선 회절 분석 결과를 갖는 Al2O3층에 대한 에너지 밴드 갭을 알 수 있는 REELS 분석 결과를 나타낸 사진이다.
도 16 내지 도 22는 본 발명의 다른 실시예에 의한 전하 트랩 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
10:기판 12, 14:제1 및 제2 불순물 영역
12a, 14a:제1 및 제2 얕은 불순물 영역
16:터널링막 18:전하 트랩층
20:결정질 알루미늄 산화물층 20a:비정질 물질층
20b:OH-물질층 22:게이트 전극
24:게이트 스페이서 26:도전성 불순물
40:금속층 20C:알파상의 결정 알루미늄 산화물층
50, GS:게이트 적층물 M1, M2:마스크
Claims (26)
- 하부막 상에 비정질 알루미늄 산화물층을 형성하는 제1 단계;상기 비정질 알루미늄 산화물층내에 수소(H) 또는 수산화기(OH)를 도입하는 제2 단계; 및상기 수소 또는 수산화기가 도입된 비정질 알루미늄 산화물층을 결정화시키는 제3 단계를 포함하는 것을 특징으로 하는 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법.
- 제 1 항에 있어서, 상기 제2 단계에서 상기 수소 또는 수산화기는 습식산화, 이온 주입 및 플라즈마 도핑 방법 중 어느 하나의 방법으로 주입하는 것을 특징으로 하는 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법.
- 제 1 항에 있어서, 상기 제3 단계는,상기 알루미늄 산화물층을 800~1300℃에서 열처리 하는 것을 특징으로 하는 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법.
- 제 3 항에 있어서, 상기 열처리 전에 상기 비정질 알루미늄 산화물층의 결정화 온도보다 낮은 온도에서 상기 비정질 알루미늄 산화물층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방 법.
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- 제 1 항에 있어서, 상기 제1 및 제2 단계를 단일 공정으로 실시하는 것을 특징으로 하는 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법.
- 제 1 항에 있어서, 상기 제2 단계에서 상기 수소(H) 또는 수산화기(OH)를 도입하면서 상기 비정질 알루미늄 산화물층을 결정화하는 것을 특징으로 하는 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법.
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- 터널링막, 전하 트랩층, 전하 블로킹층 및 게이트 전극을 포함하는 전하 트랩 메모리 소자의 제조 방법에 있어서,상기 전하 블로킹층을 형성하는 단계는,상기 전하 트랩층 상에 비정질 알루미늄 산화물층을 형성하는 제1 단계;상기 비정질 알루미늄 산화물층내에 수소(H) 또는 수산화기(OH)를 도입하는 제2 단계; 및상기 수소 또는 수산화기가 주입된 비정질 알루미늄 산화물층을 결정화시키는 제3 단계를 포함하는 것을 특징으로 하는 전하 트랩 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 결정화된 알루미늄 산화물층은 에너지 밴드 갭이 7.0eV이상인 결정상인 것을 특징으로 하는 전하 트랩 메모리 소자의 제조 방법.
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- 기판 상에 터널링막, 전하 트랩층, 알파 상의 결정질 알루미늄 산화물층 및 게이트 전극을 포함하는 게이트 적층물을 구비하는 전하 트랩형 메모리 소자의 제조 방법에 있어서,상기 전하 트랩층 상에 비정질 알루미늄 산화물층을 형성하는 단계;상기 비정질 알루미늄 산화물층 상에 금속층을 형성하는 단계; 및상기 금속층이 형성된 결과물을 열처리하여 상기 비정질 알루미늄 산화물층을 상기 알파 상의 결정질 알루미늄 산화물층으로 변화시키는 단계;를 포함하는 전하 트랩형 메모리 소자의 제조방법.
- 제 20 항에 있어서, 상기 비정질 알루미늄 산화물층을 상기 알파 상의 결정질 알루미늄 산화물층으로 변화시키는 단계는,상기 금속층 상에 상기 게이트 적층물이 형성될 영역을 한정하는 마스크를 형성하는 단계; 및상기 마스크 둘레의 상기 금속층, 상기 비정질 알루미늄 산화물층, 상기 전하 트랩층 및 상기 터널링막을 순차적으로 식각하는 단계; 및상기 금속층이 형성된 결과물을 열처리하는 단계;를 더 포함하는 전하 트랩형 메모리 소자의 제조방법.
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Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/219,987 US8062978B2 (en) | 2007-08-24 | 2008-07-31 | Crystalline aluminum oxide layers having increased energy band gap, charge trap layer devices including crystalline aluminum oxide layers, and methods of manufacturing the same |
| JP2008214473A JP2009055030A (ja) | 2007-08-24 | 2008-08-22 | 結晶質アルミニウム酸化物層のエネルギーバンドギャップを高める方法及びエネルギーバンドギャップの高い結晶質アルミニウム酸化物層を備える電荷トラップメモリ素子の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20070085728 | 2007-08-24 | ||
| KR1020070085728 | 2007-08-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090021067A KR20090021067A (ko) | 2009-02-27 |
| KR101446333B1 true KR101446333B1 (ko) | 2014-10-08 |
Family
ID=40447797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080039458A KR101446333B1 (ko) | 2007-08-24 | 2008-04-28 | 결정질 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법및 에너지 밴드 갭이 높은 결정질 알루미늄 산화물층을포함하는 전하 트랩 메모리 소자의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR101446333B1 (ko) |
| CN (1) | CN101373715A (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000039578A (ko) * | 1998-12-15 | 2000-07-05 | 윤종용 | 화학적 결함을 제거한 유전막 제조 방법 및이를 이용한 셀 캐패시터 |
| US20030139039A1 (en) | 2001-02-23 | 2003-07-24 | Micron Technology, Inc. | Doped aluminum oxide dielectrics |
| KR20050056408A (ko) * | 2003-12-10 | 2005-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
-
2008
- 2008-04-28 KR KR1020080039458A patent/KR101446333B1/ko active IP Right Grant
- 2008-08-22 CN CNA2008102133144A patent/CN101373715A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000039578A (ko) * | 1998-12-15 | 2000-07-05 | 윤종용 | 화학적 결함을 제거한 유전막 제조 방법 및이를 이용한 셀 캐패시터 |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101373715A (zh) | 2009-02-25 |
| KR20090021067A (ko) | 2009-02-27 |
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