JP2009060102A - アルミニウム酸化物層の形成方法及びそれを利用した電荷トラップ型メモリ素子の製造方法 - Google Patents

アルミニウム酸化物層の形成方法及びそれを利用した電荷トラップ型メモリ素子の製造方法 Download PDF

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銀河 李
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Abstract

【課題】アルミニウム酸化物層の形成方法及びそれを利用した電荷トラップ型メモリ素子の製造方法を提供する。
【解決手段】下部膜上に非晶質アルミニウム酸化物層を形成する第１ステップと、非晶質アルミニウム酸化物層上に結晶質補助層を形成する第２ステップと、非晶質アルミニウム酸化物層を結晶化する第３ステップと、を含むことを特徴とするアルファアルミニウム酸化物層の形成方法及びそれを利用したメモリ素子の製造方法である。前記第２ステップは、非晶質アルミニウム酸化物層上に非晶質補助層を形成するステップと、非晶質補助層を結晶化するステップと、を含む。
【選択図】図２

Description

本発明は、半導体素子の製造方法に係り、特にアルミニウム酸化物層の形成方法及びそれを利用した電荷トラップ型メモリ素子の製造方法に関する。
長時間安全に保存すべきデータの量が増加し、メモリスティックのようにある場所で作業した結果を他の場所に移動するのに使われるデータ保存手段が普及されつつ、不揮発性メモリ素子、特に電気的にデータの保存及び消去が可能であり、かつ電源が供給されずにも保存されたデータをそのまま保存できる不揮発性メモリ素子についての関心が高くなっている。
現在広く使われている高容量の不揮発性メモリ素子は、ＮＡＮＤ型フラッシュメモリ素子である。前記ＮＡＮＤ型メモリセルは、電荷が保存される、すなわちデータが保存されるフローティングゲートと、それを制御するコントロールゲートとが順次に積層された構造を有することが一般的である。
しかし、従来のＮＡＮＤ型フラッシュメモリ素子は、フローティングゲート物質としてドーピングされたポリシリコンのような導電物質を使用するため、高集積化時に隣接したメモリセル間の寄生キャパシタンスが大きくなるという問題がある。
これにより、最近には、フラッシュメモリ素子のかかる問題を解消するために、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）あるいはＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のようなＭＯＩＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｉｎｓｕｌａｔｏｒ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ素子と呼ばれる不揮発性メモリ素子が提案され、これについての研究が活発に進められている。
ＳＯＮＯＳメモリ素子の場合、コントロールゲート物質としてシリコンを使用する一方、ＭＯＮＯＳメモリ素子は、コントロールゲート物質として金属を使用する。
ＭＯＩＯＳメモリ素子は、電荷を保存する手段としてポリシリコンを使用するフローティングゲートの代わりに、シリコン窒化膜（Ｓｉ３Ｎ４）のような電荷トラップ層を使用する。すなわち、ＭＯＩＯＳメモリ素子は、メモリセルの構成として基板とコントロールゲートとの間に順次に積層された酸化膜、窒化膜及び酸化膜を備える。ＭＯＩＯＳメモリ素子は、前記窒化膜に電荷がトラップされるにつれて、しきい電圧が移動する特性を利用するメモリ素子である。
これまで紹介されたＳＯＮＯＳメモリ素子のような従来のＭＯＩＯＳメモリ素子において、シリコン窒化膜とシリコン酸化膜との誘電率は低い。そのため、従来のＭＯＩＯＳメモリ素子は、動作電圧が高く、データの記録（プログラミング）及び消去速度が遅く、保存されたデータを保存する時間であるリテンション時間が短くなる。
リテンション時間を確保するための方案の一つは、アルファ相の結晶構造を有するＡｌ２Ｏ３層をブロッキング層として使用することである。
アルファ相の結晶構造を有するＡｌ２Ｏ３層は、非晶質Ａｌ２Ｏ３層を１２００℃以上の温度で熱処理して形成できるが、問題は、この過程でシリコン基板が熱的ストレスのために曲がりうるということである。そのため、アルファ相の結晶構造を有するＡｌ２Ｏ３層をブロッキング層として使用しがたい。
本発明が解決しようとする課題は、基板の損傷のないアルミニウム酸化物層の形成方法を提供するところにある。
本発明が解決しようとする他の課題は、かかるアルミニウム酸化物層の形成方法を利用して電荷保有能力を向上させる電荷トラップ型メモリ素子の製造方法を提供するところにある。
前記課題を解決するために、本発明は、下部膜上に非晶質アルミニウム酸化物層を形成する第１ステップと、前記非晶質アルミニウム酸化物層上に結晶質補助層を形成する第２ステップと、前記非晶質アルミニウム酸化物層を結晶化する第３ステップと、を含むことを特徴とするアルファアルミニウム酸化物層の形成方法を提供する。
前記結晶質補助層を除去する第４ステップをさらに含む。
前記下部膜は、電荷保存物質で形成できる。このとき、前記電荷保存物質は、シリコン窒化物でありうる。
前記結晶質補助層を形成する前に、前記非晶質アルミニウム酸化物層に対する緻密化工程を実施する。
前記第２ステップは、前記非晶質アルミニウム酸化物層上に非晶質補助層を形成するステップと、前記非晶質補助層を結晶化するステップと、を含む。
前記非晶質補助層を形成する前に、前記非晶質アルミニウム酸化物層に対する緻密化工程を実施する。
前記非晶質補助層の結晶化及び前記非晶質アルミニウム酸化物層の結晶化は、１０００℃より低い温度で同時に実施する。
前記結晶質補助層は、アルファ相の結晶構造を有するＣｒ２Ｏ３層、アルファＦｅＯ３層、Ｇａ２Ｏ３層、Ｒｈ２Ｏ３層、Ｔｉ２Ｏ３層、Ｖ２Ｏ３層、ガンマＡｌ２Ｓ３層及びＣｏ２Ａｓ３層のうちいずれか一つでありうる。
前記非晶質補助層の結晶化は、前記非晶質アルミニウム酸化物層の結晶化温度より低い温度で実施する。
前記非晶質補助層の結晶化は、８００℃以下で実施する。
前記第４ステップで、前記補助層の一部の厚さは残す。
前記他の課題を解決するために、本発明は、トンネリング膜、電荷保存層、ブロッキング絶縁層及びゲート電極を備える電荷トラップ型メモリ素子の製造方法において、前記ブロッキング絶縁層は、アルファ相の結晶構造を有するアルミニウム酸化物層であって、前記電荷保存層を下部膜として使用して前述したアルファアルミニウム酸化物層の形成方法で形成することを特徴とする電荷トラップ型メモリ素子の製造方法を提供する。
前記電荷保存層は、シリコン窒化膜、金属ナノドット及びシリコンナノドットのうちいずれか一つを含む。
前記電荷保存層は、シリコン窒化膜、金属ナノドット及びシリコンナノドットのうち少なくとも二つを含む複層または混合された構造で形成される。また、前記電荷保存層は、ドーピングされたポリシリコン膜、シリコン窒化膜、ＨｆＯ２膜、Ｌａ２Ｏ３膜及びＺｒＯ２膜のうちいずれか一つまたはそれらの混合物のうちいずれか一つでありうる。
前記ゲート電極は、仕事関数が４．０ｅＶ以上である電極でありうる。
前記ゲート電極は、ＴａＮ電極でありうる。
本発明によるメモリ素子の製造方法は、補助層（アルファ相クロム酸化物層）を利用してアルファ相の結晶構造を有するアルミニウム酸化物層を形成する。前記補助膜を利用することによって、アルファ相の結晶構造を有するアルミニウム酸化物層の形成温度を約１０００℃またはそれより低い温度に低めることができる。したがって、本発明を利用すれば、アルファ相の結晶構造を有するアルミニウム酸化物層を形成する時に発生する副作用、例えば基板が熱的ストレスのために曲がることを防止できる。また、このように形成されたアルファ相の結晶構造を有するアルミニウム酸化物層を電荷トラップ型メモリ素子に適用することによって、該メモリ素子の電荷保有能力を向上させる。
以下、本発明の実施形態によるアルファ相の結晶構造を有するアルミニウム酸化物層の形成方法、及びそれを利用した電荷トラップ型メモリ素子の製造方法を、添付された図面を参照して詳細に説明する。この過程で、図面に示した層や領域の厚さは、明細書の明確性のために多少誇張されて示したものである。
本発明は、アルミニウム酸化物のうち、最も大きいエネルギーバンドギャップと最も低い欠陥密度とを有するアルファ相の結晶質アルミニウム酸化物（α−Ａｌ２Ｏ３）層を形成する方法を、電荷トラップ型メモリ素子の製造工程、特にブロッキング酸化物層の形成工程に適用して、電荷トラップ型メモリ素子の電荷保有能力を向上させようとするものである。
まず、アルファ相の結晶構造を有するアルミニウム酸化物（α−Ａｌ２Ｏ３）層（以下、アルファアルミニウム酸化物層）の形成方法を説明する。
図１に示すように、下部膜１０上に非晶質アルミニウム酸化物層１２ａを形成する。非晶質アルミニウム酸化物層１２ａは、例えばＡｌ２Ｏ３層でありうる。非晶質アルミニウム酸化物層１２ａは、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリングまたはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法のような色々な蒸着方法で形成できる。非晶質アルミニウム酸化物層１２ａ上に非晶質クロム酸化物層１４ａを形成する。非晶質クロム酸化物層１４ａは、例えばＣｒ２Ｏ３層でありうる。非晶質クロム酸化物層１４ａは、非晶質アルミニウム酸化物層１２ａを形成する方法と同じ方法で形成できる。
次いで、非晶質クロム酸化物層１４ａを熱処理（以下、第１熱処理）して結晶化する。前記第１熱処理は、非晶質アルミニウム酸化物層１２ａの結晶化に影響を与えない温度で実施できる。例えば、前記第１熱処理は、６００ないし９００℃で実施できるが、非晶質アルミニウム酸化物層１２ａに影響を与えないために７００℃以下で実施することが望ましい。前記第１熱処理により、非晶質クロム酸化物層１４ａは、図２に示したようにアルファ相の結晶構造を有するクロム酸化物層１４となる。
図８は、前記第１熱処理により形成された結晶質のクロム酸化物層１４がアルファ相の結晶構造を有することを確認するために実施したＸ線回折分析実験の結果を示すグラフである。
図８において、第１グラフＧ１は、非晶質クロム酸化物層１４ａに対する結果である。そして、第２グラフＧ２は、非晶質クロム酸化物層１４ａを形成した後、６００℃で熱処理した結果物に対するＸ線回折分析結果を表す。また、第３グラフＧ３は、非晶質クロム酸化物層１４ａを形成した後、７００℃で熱処理した結果物に対するＸ線回折分析結果を表す。
第１グラフＧ１と第２及び第３グラフＧ２，Ｇ３とを比較すれば、第２及び第３グラフＧ２，Ｇ３に第１グラフＧ１で見られない色々なピークが表れることが見られる。かかるピークは、アルファ相の結晶構造を有するクロム酸化物層で発見されるところ、かかる結果から、非晶質クロム酸化物層１４ａを７００℃以下の温度で熱処理して得た結晶質のクロム酸化物層１４の結晶構造はアルファ相であるということが分かる。
次いで、非晶質クロム酸化物層１４ａを熱処理してアルファ相の結晶構造を有するクロム酸化物層１４を形成した後、非晶質アルミニウム酸化物層１２ａをアルファ相の結晶構造で結晶化するための熱処理（以下、第２熱処理）を実施する。このとき、アルファ相の結晶構造を有するクロム酸化物層１４の存在によりナノサイズのアルファ相の核生成が誘発されるので、前記第２熱処理温度は、約１０００℃であればよい。前記第２熱処理の結果、図３に示したようにアルファアルミニウム酸化物層１２が形成される。次いで、アルファ相の結晶構造を有するクロム酸化物層１４を除去する。クロム酸化物層１４の厚さが薄い場合、除去しなくてもよい。
本発明者は、前記第２熱処理により形成された結晶質のアルミニウム酸化物層１２がアルファ相の結晶構造を有することを確認するための実験を実施し、図９は、その結果を示す。
図９において、第１グラフＧ１１は、非晶質クロム酸化物層１４ａなしに非晶質アルミニウム酸化物層１２ａのみを備える試片を１１００℃で熱処理した結果物に対するＸ線回折分析結果を表す。第１グラフＧ１１のピークＰ１は、非晶質クロム酸化物層１４ａのない状態で１１００℃で熱処理されて形成された結晶質のアルミニウム酸化物層はガンマ相の結晶構造を有していることを表す。
図９において、第２グラフＧ２２は、非晶質アルミニウム酸化物層１２ａ上に非晶質クロム酸化物層１４ａを形成した後、その結果物を７００℃で熱処理した後に測定したＸ線回折分析結果を表す。そして、第３グラフＧ３３は、非晶質アルミニウム酸化物層１２ａ上に非晶質クロム酸化物層１４ａを形成した後、非晶質クロム酸化物層１４ａ及び非晶質アルミニウム酸化物層１２ａを結晶化するために、それぞれ７００℃及び１０５０℃で熱処理した後に測定した結果を表す。また、第４グラフＧ４４は、非晶質アルミニウム酸化物層１２ａ上に非晶質クロム酸化物層１４ａを形成した後、その結果物を１０５０℃で熱処理した後に測定した結果を表す。
第１グラフＧ１１と第２ないし第４グラフＧ２２ないしＧ４４とを比較すれば、第２ないし第４グラフＧ２２ないしＧ４４には、第１グラフＧ１１に表れるピークＰ１が表れないことで、第２ないし第４グラフＧ２２ないしＧ４４に該当する試片の場合、ガンマ相の結晶構造を有するアルミニウム酸化物層の形成が抑制されることが分かる。
かかる結果は、非晶質アルミニウム酸化物層１２ａ上にアルファ相の結晶構造を有するクロム酸化物層１４が存在する場合、アルファ相のクロム酸化物層１４からアルファ相の核生成が誘発され、これによって後続の熱処理により結晶化されるアルミニウム酸化物層の結晶構造は、ガンマ相でないアルファ相であることを表す。
図１０は、非晶質アルミニウム酸化物層上に非晶質クロム酸化物層を蒸着した後、その結果物を９００℃で熱処理して結晶化したサンプルに対する透過電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）写真を示す。
図１０に示すように、アルファ相の結晶構造を有するクロム酸化物層及びアルミニウム酸化物層が形成されたことが分かる。
図１１は、ガンマ相の結晶構造を有するアルミニウム酸化物層に対するアルファ相の結晶構造を有するクロム酸化物層の影響を確認するために実施した実験の結果を表す。実験は、１１００℃で熱処理した結晶質のアルミニウム酸化物層上に非晶質クロム酸化物層を蒸着した後、結晶化のためにその結果物を９００℃で熱処理した。
図１１に示すように、ピークＰ２の位置から見るとき、１１００℃の熱処理により既にガンマ相に結晶化されたアルミニウム酸化物層の結晶構造は、アルファ相のクロム酸化物層を利用しても、アルファ相に変化せず、ガンマ相を維持することが分かる。
一方、前述した図１ないし図３に示したアルファアルミニウム酸化物層の形成方法が半導体素子の製造方法に適用される場合、例えば、電荷トラップ型メモリ素子の製造方法に適用される場合、前記アルファアルミニウム酸化物層の形成方法は、前記電荷トラップ型メモリ素子の製造方法においてブロッキング絶縁層の形成過程に適用される。
また、アルファ相の結晶構造を有するクロム酸化物層１４の代わりに、アルファ相の核生成を誘発する他の物質層が使われるが、例えば、アルファＦｅＯ３層、Ｇａ２Ｏ３層、Ｒｈ２Ｏ３層、Ｔｉ２Ｏ３層、Ｖ２Ｏ３層、ガンマＡｌ２Ｓ３層、Ｃｏ２Ａｓ３層などが使われる。アルファ相の結晶構造を有するクロム酸化物層１４及びそれらの代替物質層は、アルファアルミニウム酸化物層１２を形成するとき、その結晶化温度を低める役割を行うところ、結晶化温度下降層または結晶化温度を低める結晶質補助層といえる。したがって、非晶質クロム酸化物層１４ａは、非晶質温度下降層または非晶質補助層といえる。
また、非晶質アルミニウム酸化物層１２ａは、非晶質クロム酸化物層１４ａの形成前や後に緻密化工程を実施できる。前記緻密化工程は、非晶質クロム酸化物層１４ａを形成する前に実施することがさらに望ましい。そして、前記緻密化工程は、非晶質アルミニウム酸化物層１２ａの結晶化に影響を与えないほどの温度、例えば８００℃以下で実施できる。
本発明者は、アルファアルミニウム酸化物層１２の形成に対する緻密化工程の影響を確認するための実験を実施した。この実験は、非晶質クロム酸化物層１４ａを形成する前に、非晶質アルミニウム酸化物層１２ａに対する緻密化工程を実施することを除いては、図９の結果を得るための実験と同一に進めた。そして、非晶質アルミニウム酸化物層の緻密化のための熱処理は、８００℃で実施した。
図１２は、前記緻密化工程の影響を確認するための実験の結果を表す。
図１２において、第１グラフＧＧ１は、非晶質クロム酸化物層１４ａなしに非晶質アルミニウム酸化物層１２ａのみを備える試片を１１００℃で熱処理した結果物に対するＸ線回折分析結果を表す。第１グラフＧＧ１のピークＰ１１は、非晶質クロム酸化物層１４ａのない状態で１１００℃で熱処理されて形成された結晶質のアルミニウム酸化物層はガンマ相の結晶構造を有していることを表す。
図１２において、第２グラフＧＧ２は、非晶質アルミニウム酸化物層１２ａ上に非晶質クロム酸化物層１４ａを形成した後、その結果物を７００℃で熱処理した後に測定したＸ線回折分析結果を表す。そして、第３グラフＧＧ３は、非晶質アルミニウム酸化物層１２ａ上に非晶質クロム酸化物層１４ａを形成した後、非晶質クロム酸化物層１４ａ及び非晶質アルミニウム酸化物層１２ａを結晶化するために、それぞれ７００℃及び１０５０℃で熱処理した後に測定した結果を表す。また、第４グラフＧＧ４は、非晶質アルミニウム酸化物層１２ａ上に非晶質クロム酸化物層１４ａを形成した後、その結果物を１０５０℃で熱処理した後に測定した結果を表す。
第１グラフＧＧ１と第２ないし第４グラフＧＧ２ないしＧＧ４とを比較し、また、図９の第２ないし第４グラフＧ２２ないしＧ４４と図１２の第２ないし第４グラフＧＧ２ないしＧＧ４とを比較すれば、図１２の第２ないし第４グラフＧＧ２ないしＧＧ４は、結晶質のアルミニウム酸化物層にガンマ相の結晶構造とアルファ相の結晶構造とが混ざっていることが分かる。
次いで、図４ないし図７を参照して、本発明の実施形態による電荷トラップ型メモリ素子の製造方法を説明する。
図４に示すように、基板４０上にトンネリング膜１６を形成する。基板４０は、シリコン基板で形成できる。トンネリング膜１６は、熱酸化方法で形成できる。トンネリング膜１６上に電荷保存層１８を形成する。電荷保存層１８は、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法または他の積層方法で形成できる。電荷保存層１８は、シリコン窒化物層、例えばＳｉ３Ｎ４層、金属ナノドット及びシリコンナノドットのうちいずれか一つを含む。また、電荷保存層１８は、シリコン窒化物層、金属ナノドット及びシリコンナノドットのうち少なくとも二つを含む複層または混合された構造で形成できる。また、電荷保存層１８は、ドーピングされたポリシリコン膜、シリコン窒化膜、ＨｆＯ２膜、Ｌａ２Ｏ３膜及びＺｒＯ２膜のうちいずれか一つまたはそれらの混合物のうちいずれか一つでありうる。
電荷保存層１８を形成した後、その上にブロッキング絶縁層２０を形成する。ブロッキング絶縁層２０は、アルファアルミニウム酸化物層でありうる。このとき、ブロッキング絶縁層２０は、前述した図１ないし図３で説明した方法で形成できる。かかるブロッキング絶縁層２０上にゲート電極２２を形成する。このとき、ブロッキング絶縁層２０上に形成されたアルファ相の結晶質クロム酸化物層を除去した後、ゲート電極２２を形成することが望ましいが、前記結晶質のクロム酸化物層の厚さが薄い場合、前記結晶質のクロム酸化物層上にゲート電極２２を形成してもよい。ゲート電極２２は、仕事関数が４．０ｅＶ以上でありうるが、例えばＴａＮ電極でありうる。
図５に示すように、ゲート電極２２上にマスクＭを形成した後、マスクＭの周囲のゲート電極２２及びその下部の積層物２０，１８，１６を順次にエッチングする。
図６は、前記エッチングの結果を表す。図６に示すように、前記エッチングによりトンネリング膜１６、電荷保存層１８、ブロッキング絶縁層２０及びゲート電極２２で構成されるゲート積層物ＧＳが形成されたことが分かる。前記エッチングにより露出された基板４０に導電性不純物を注入して、基板４０に第１及び第２の浅い不純物領域３０ａ，３２ａを形成する。次いで、マスクＭを除去する。マスクＭは、第１及び第２の浅い不純物領域３０ａ，３２ａを形成する前に除去してもよい。
図７に示すように、ゲート積層物ＧＳの側面にゲートスペーサ２４を形成する。ゲートスペーサ２４は、基板４０上にゲート積層物ＧＳを覆う原料物質膜を形成した後、前記原料物質膜を基板４０が露出されるまで異方性エッチングして形成できる。ゲートスペーサ２４の形成後、基板４０に導電性不純物を注入して、第１及び第２の浅い不純物領域３０ａ，３２ａにそれぞれ第１及び第２の深い不純物領域３０ｂ，３２ｂを形成する。その結果、基板４０にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の第１及び第２不純物領域３０，３２が形成される。第１及び第２不純物領域３０，３２のうち一つはソース領域、残りはドレイン領域である。
一方、後続工程でゲート積層物ＧＳは層間絶縁層で覆われることに鑑みれば、ゲートスペーサ２４の形成は選択的でありうる。ゲートスペーサ２４の形成を省略する場合、第１及び第２不純物領域３０，３２は、第１及び第２の浅い不純物領域３０ａ，３２ａと同じになる。
前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、非晶質クロム酸化物層を結晶化して、アルファ相の結晶質クロム酸化物層を非晶質アルミニウム酸化物層上に形成する代わり、アルファ相の結晶質クロム酸化物層を非晶質アルミニウム酸化物層上に直接蒸着できるであろう。また、アルファ相の結晶質クロム酸化物層の代わりにアルファ核の生成が可能ならば、金属層を形成することもできるであろう。
本発明は、電荷トラップ型メモリ素子の製造に適用可能である。本発明によって製造された電荷トラップ型メモリ素子は、携帯用メモリスティックやデジタル家電製品、ＭＰ３、携帯電話、カムコーダ、ＧＰＳ、コンピュータなど不揮発性メモリ素子が必要なあらゆる電子製品に適用可能である。
本発明の実施形態によるアルファアルミニウム酸化物層の形成方法を段階別に示す断面図である。 本発明の実施形態によるアルファアルミニウム酸化物層の形成方法を段階別に示す断面図である。 本発明の実施形態によるアルファアルミニウム酸化物層の形成方法を段階別に示す断面図である。 図１ないし図３のアルファアルミニウム酸化物層の形成方法を適用した、本発明の実施形態による電荷トラップ型メモリ素子の製造方法を段階別に示す断面図である。 図１ないし図３のアルファアルミニウム酸化物層の形成方法を適用した、本発明の実施形態による電荷トラップ型メモリ素子の製造方法を段階別に示す断面図である。 図１ないし図３のアルファアルミニウム酸化物層の形成方法を適用した、本発明の実施形態による電荷トラップ型メモリ素子の製造方法を段階別に示す断面図である。 図１ないし図３のアルファアルミニウム酸化物層の形成方法を適用した、本発明の実施形態による電荷トラップ型メモリ素子の製造方法を段階別に示す断面図である。 非晶質クロム酸化物層を熱処理して形成した結晶質のクロム酸化物層の結晶構造を確認するために実施したＸ線回折分析実験の結果を示すグラフである。 アルファ相の結晶構造を有するクロム酸化物層を利用して形成した結晶質のアルミニウム酸化物層の結晶構造がアルファ相であることを確認するための実験結果を示すグラフである。 非晶質アルミニウム酸化物層上に非晶質クロム酸化物層を蒸着した後、その結果物を９００℃で熱処理して結晶化したサンプルのＴＥＭ写真である。 ガンマ相の結晶構造を有するアルミニウム酸化物層に対するアルファ相の結晶構造を有するクロム酸化物層の影響を確認するために実施した実験結果を示すグラフである。 図１ないし図３に示したアルファアルミニウム酸化物層の形成方法において、非晶質アルミニウム酸化物層に対する緻密化工程の影響を確認するために実施した実験結果を示すグラフである。
符号の説明
１０ 下部膜
１２ アルファアルミニウム酸化物層
１２ａ 非晶質アルミニウム酸化物層
１４ 結晶質のクロム酸化物層
１４ａ 非晶質クロム酸化物層
１６ トンネリング膜
１８ 電荷保存層
２０ ブロッキング絶縁層
２２ ゲート電極
２４ ゲートスペーサ
３０ 第１不純物領域
３０ａ 第１の浅い不純物領域
３０ｂ 第１の深い不純物領域
３２ 第２不純物領域
３２ａ 第２の浅い不純物領域
３２ｂ 第２の深い不純物領域
４０ 基板
ＧＳ ゲート積層物

Claims (19)

  1. 下部膜上に非晶質アルミニウム酸化物層を形成する第１ステップと、
    前記非晶質アルミニウム酸化物層上に結晶質補助層を形成する第２ステップと、
    前記非晶質アルミニウム酸化物層を結晶化する第３ステップと、を含むことを特徴とするアルファアルミニウム酸化物層の形成方法。
  2. 前記結晶質補助層を除去する第４ステップをさらに含むことを特徴とする請求項１に記載のアルファアルミニウム酸化物層の形成方法。
  3. 前記下部膜は、電荷保存物質で形成することを特徴とする請求項１に記載のアルファアルミニウム酸化物層の形成方法。
  4. 前記電荷保存物質は、シリコン窒化物であることを特徴とする請求項３に記載のアルファアルミニウム酸化物層の形成方法。
  5. 前記第２ステップは、
    前記非晶質アルミニウム酸化物層上に非晶質補助層を形成するステップと、
    前記非晶質補助層を結晶化するステップと、を含むことを特徴とする請求項１に記載のアルファアルミニウム酸化物層の形成方法。
  6. 前記結晶質補助層を形成する前に、前記非晶質アルミニウム酸化物層に対する緻密化工程を実施することを特徴とする請求項１に記載のアルファアルミニウム酸化物層の形成方法。
  7. 前記非晶質補助層を形成する前に、前記非晶質アルミニウム酸化物層に対する緻密化工程を実施することを特徴とする請求項５に記載のアルファアルミニウム酸化物層の形成方法。
  8. 前記非晶質補助層の結晶化及び前記非晶質アルミニウム酸化物層の結晶化は、１０００℃より低い温度で同時に実施することを特徴とする請求項５に記載のアルファアルミニウム酸化物層の形成方法。
  9. 前記結晶質補助層は、アルファ相の結晶構造を有するＣｒ２Ｏ３層、アルファＦｅＯ３層、Ｇａ２Ｏ３層、Ｒｈ２Ｏ３層、Ｔｉ２Ｏ３層、Ｖ２Ｏ３層、ガンマＡｌ２Ｓ３層及びＣｏ２Ａｓ３層のうちいずれか一つであることを特徴とする請求項１に記載のアルファアルミニウム酸化物層の形成方法。
  10. 前記非晶質補助層の結晶化は、前記非晶質アルミニウム酸化物層の結晶化温度より低い温度で実施することを特徴とする請求項５に記載のアルファアルミニウム酸化物層の形成方法。
  11. 前記非晶質補助層の結晶化は、８００℃以下で実施することを特徴とする請求項１０に記載のアルファアルミニウム酸化物層の形成方法。
  12. 前記第４ステップで、前記補助層の一部の厚さは残すことを特徴とする請求項２に記載のアルファアルミニウム酸化物層の形成方法。
  13. 前記結晶質補助層は、アルファ相の結晶構造を有するＣｒ２Ｏ３層、アルファＦｅＯ３層、Ｇａ２Ｏ３層、Ｒｈ２Ｏ３層、Ｔｉ２Ｏ３層、Ｖ２Ｏ３層、ガンマＡｌ２Ｓ３層及びＣｏ２Ａｓ３層のうちいずれか一つであることを特徴とする請求項５に記載のアルファアルミニウム酸化物層の形成方法。
  14. トンネリング膜、電荷保存層、ブロッキング絶縁層及びゲート電極を備える電荷トラップ型メモリ素子の製造方法において、
    前記ブロッキング絶縁層は、
    アルファ相の結晶構造を有するアルミニウム酸化物層であって、前記電荷保存層を下部膜として使用して請求項１に記載の方法で形成することを特徴とする電荷トラップ型メモリ素子の製造方法。
  15. 前記電荷保存層は、シリコン窒化膜、金属ナノドット及びシリコンナノドットのうちいずれか一つを含むことを特徴とする請求項１４に記載の電荷トラップ型メモリ素子の製造方法。
  16. 前記電荷保存層は、シリコン窒化膜、金属ナノドット及びシリコンナノドットのうち少なくとも二つを含む複層または混合された構造で形成されたことを特徴とする請求項１４に記載の電荷トラップ型メモリ素子の製造方法。
  17. 前記電荷保存層は、ドーピングされたポリシリコン膜、シリコン窒化膜、ＨｆＯ２膜、Ｌａ２Ｏ３膜及びＺｒＯ２膜のうちいずれか一つまたはそれらの混合物のうちいずれか一つであることを特徴とする請求項１４に記載の電荷トラップ型メモリ素子の製造方法。
  18. 前記ゲート電極は、仕事関数が４．０ｅＶ以上であることを特徴とする請求項１４に記載の電荷トラップ型メモリ素子の製造方法。
  19. 前記ゲート電極は、ＴａＮ電極であることを特徴とする請求項１８に記載の電荷トラップ型メモリ素子の製造方法。
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