TWI822805B - 半導體元件及其製造方法 - Google Patents

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Abstract

本揭示的實施例涉及半導體元件及其製造方法。 一種作為非揮發性記憶體單元的記憶體單元包括閘極電介質膜，其具有能夠保持電荷的電荷儲存層，以及記憶體閘極電極，其形成在閘極電介質膜上。電荷儲存層包括絕緣膜，其包含鉿、矽和氧插入層，其形成在絕緣膜上並且包含鋁，以及絕緣膜，其形成在插入層上並且包含鉿、矽和氧。

Description

半導體元件及其製造方法
[相關申請的交叉引用]於2018年7月17日提交的日本專利申請號2018-134089的包括說明書、附圖和摘要在內的揭示內容經由引用整體併入本文。
本發明涉及一種半導體元件及其製造方法，更具體地，本發明涉及一種用於具有非揮發性記憶體單元的半導體元件的技術。
快閃記憶體或電可擦除可程式設計唯讀記憶體(EEPROM)被廣泛用作電可程式設計和可擦除非揮發性記憶體。非揮發性記憶體單元包括被稱為金屬氧化物氮化物氧化物半導體(MONOS)型電晶體的記憶體單元，其中在閘極電極下方提供具有諸如氮化矽膜之類的陷阱絕緣膜的電荷儲存層。經由向電荷儲存層注入電荷和從電荷儲存層釋放電荷，電晶體的閾值被移位，從而使得電晶體能夠被用作非揮發性記憶體單元。近年來，已經開發出使用諸如氧化鉿膜之類的高介電常數膜代替氮化矽膜作為電荷儲存層的非揮發性記憶體單元。
例如，日本未審查專利申請公開號2015/53474揭示了一種使用矽酸鉿膜作為電荷儲存層的非揮發性記憶體單元。
在使用高介電常數膜的非揮發性記憶體單元中，期望提高諸如保留特性之類的可靠性。
根據說明書和附圖的描述，其他目的和新穎特徵將變得顯而易見。
下面對本申請中所揭示的實施例中的典型實施例進行簡要描述。
一種根據實施例的半導體元件包括非揮發性記憶體單元，其具有第一閘極電介質膜，該第一閘極電介質膜形成在半導體基板上並且包括能夠保持電荷的電荷儲存層，以及第一閘極電極，該第一閘極電極形成在第一閘極電介質膜上。本文中，電荷儲存層包括第一絕緣膜，其包含鉿、矽和氧，第一插入層，其形成在第一絕緣膜上，並且由與第一絕緣膜的材料不同的材料製成，並且包含鋁，以及第二絕緣膜，其形成在第一插入層上，並且由與第一插入層的材料不同的材料製成，並且包含鉿、矽和氧。
另外，一種根據實施例的半導體元件包括非揮發性記憶體單元，其具有能夠保持電荷的電荷儲存層。本文中，電荷儲存層具有第一絕緣層，該第一絕緣層包含鉿、矽和氧。在第一絕緣膜中形成至少一個插入層，該至少一個插入層包含與鉿不同的金屬。
根據實施例，可以提高半導體元件的可靠性。
M1:佈線
PG:插塞
SW:側壁間隔物
SI:矽化物層
MG:記憶體閘極電極
IL1:層間絕緣膜
IL2:層間絕緣膜
MS:擴散區
MD:擴散區
EXD:延伸區
EXS:延伸區
MC1:記憶體單元
MC2:記憶體單元
MC3:記憶體單元
MZ:閘極電介質膜
PW:阱區
SB:半導體基板
Vd:電壓
Vcg:電壓
Vmg:電壓
Vs:電壓
Vb:電壓
BT:絕緣膜
HSO1:絕緣膜
HSO2:絕緣膜
HSO3:絕緣膜
AL1:插入層
AL2:插入層
TP:絕緣膜
TP1:絕緣膜
TP2:絕緣膜
TP3:絕緣膜
CSL:電荷儲存層
Xa:距離
Xb:距離
Xc:距離
GR1:晶粒
GR2:晶粒
GB1:晶界
GB2:晶界
CG:控制閘極電極
GF:閘極電介質膜
IF1:絕緣膜
HO:絕緣膜
圖1是示出了第一實施例的半導體元件的剖視圖。
圖2是第一實施例的記憶體單元的等效電路圖。
圖3是示出了在“寫入”、“擦除”和“讀取”期間向所選記憶體單元的每個部分施加電壓的條件的實例的表。
圖4是第一實施例的半導體元件的主要部分的放大剖視圖。
圖5是示出了本申請的發明人的實驗結果的圖。
圖6是示出了電荷儲存層記憶體在的陷阱水準的示意圖。
圖7A和圖7B是示出了本申請的發明人的實驗結果的圖。
圖8是示出了本申請的發明人的實驗結果的圖。
圖9是描述第一實施例的半導體元件的製造過程的剖視圖。
圖10是示出了圖9之後的製造過程的剖視圖。
圖11是示出了圖10之後的製造過程的剖視圖。
圖12是示出了圖11之後的製造過程的剖視圖。
圖13是示出了圖12之後的製造過程的剖視圖。
圖14是第二實施例的半導體元件的主要部分的放大剖視圖。
圖15是第三實施例的半導體元件的主要部分的放大剖視圖。
圖16是圖15的一部分的放大剖視圖。
圖17是示出了第四實施例的半導體元件的剖視圖。
圖18是第四實施例的記憶體單元的等效電路圖。
圖19是示出了在“寫入”、“擦除”和“讀取”期間向所選記憶體單元的每個部分施加電壓的條件的實例的表。
圖20是示出了第四實施例的半導體元件的製造過程的剖視圖。
圖21是示出了圖20之後的製造過程的剖視圖。
圖22是示出了圖21之後的製造過程的剖視圖。
圖23是示出了圖22之後的製造過程的剖視圖。
圖24是示出了圖23之後的製造過程的剖視圖。
圖25是示出了圖24之後的製造過程的剖視圖。
圖26是示出了修改的半導體元件的剖視圖。
圖27是第一對比例的半導體元件的主要部分的放大剖視圖。
圖28是第二對比例的半導體元件的主要部分的放大剖視圖。
圖29是第三對比例的半導體元件的主要部分的放大剖視圖。
在以下實施例中，當為了方便起見時，描述將被分成多個部分或實施例，但除非特別說明，否則這些部分並不相互獨立，並且一個與另一個的一部分或全部的修改、資訊、補充說明等有關。在以下實施例中，元件的數目等(包括元件數目、數值、數量、範圍等)不限於特定數目，而是可以不小於或等於特定數目，除了具體指明數目並且原則上明確限於具體數目的情況之外。更進一步地，在以下實施例中，不用說組成元件(包括元件步驟等)不一定是必要的，除了具體指明它們的情況和原則上認為它們是必要的情況等之外。同樣，在以下實施例中，當涉及構件等的形狀、位置關係等時，假設形狀等基本上接近或類似於形狀等，除了具體指明它們的情況和原則上認為它們是明顯的情況等之外。這同樣適用於上述數值 和範圍。
在下文中，基於附圖對實施例進行詳細描述。在用於解釋實施例的所有附圖中，具有相同功能的構件由相同的附圖標記表示，並且省略其重複描述。在以下實施例中，除非特別必要，否則原則上不再重複相同或相似構件的描述。
在實施例中使用的附圖中，可以省略陰影線以便更容易看到附圖。
第一實施例
參考附圖對包括作為本實施例中的非揮發性記憶體單元的記憶體單元MC1的半導體元件進行描述。圖1是本實施例的半導體元件的剖視圖，而圖2是圖1的主要部分的放大剖視圖。
本實施例的記憶體單元MC1是n型電晶體，其包括能夠在閘極電介質膜MZ中保持電荷的電荷儲存層CSL，並且該電荷儲存層CSL包括陷阱絕緣膜。
如圖1所示，在半導體基板SB中形成p型阱區PW，並且在該阱區PW上形成記憶體單元MC1。半導體基板SB由電阻率例如為1Ωcm至10Ωcm的p型單晶矽(Si)製成。
在半導體基板SB上(即，在阱區PW1上)形成閘極電介質膜MZ，並且在該閘極電介質膜MZ上形成記憶體閘極電極MG。該記憶體閘極電極MG例如是諸如多晶矽膜之類的導電膜，其中引入了n型雜質。注意，為了確保擦除時的空穴隧穿電流，可以將其中引入了p型雜質的多晶矽膜或沒有引入雜質的多晶矽膜用於記憶體閘極電極MG。記憶體 閘極電極MG可以是例如金屬膜，諸如氮化鈦膜、鋁膜或鎢膜、或這些金屬膜的疊層膜。
在圖1中，閘極電介質膜MZ被示出為單層絕緣膜，以供更容易看到附圖，但實際上，如稍後參考圖4所描述的，閘極電介質膜MZ是多層膜，其具有絕緣膜BT、絕緣膜HSO1、插入層AL1、絕緣膜HSO2、以及絕緣膜TP。
側壁間隔物SW形成在記憶體閘極電極MG的側表面上。側壁間隔物SW由例如氧化矽膜和氮化矽膜的疊層膜形成。
在側壁間隔物SW下方的阱區PW中形成作為低濃度n型雜質區的延伸區EXS和延伸區EXD。在與側壁間隔物SW對準的位置處的阱區PW中，形成具有高於延伸區EXS的濃度的n型雜質區的擴散區MS和具有高於延伸區EXD的濃度的n型雜質區的擴散區MD。延伸區EXS和擴散區MS彼此連接，並且分別構成記憶體單元MC1的源極區的一部分。延伸區EXD和擴散區MD彼此連接，並且分別構成記憶體單元MC1的汲極區的一部分。
在記憶體閘極電極MG、擴散區MS和擴散區MD上例如由矽化鈷(CoSi2)、矽化鎳(NiSi)或鎳矽化鎳(NiPtSi)形成矽化物層SI。形成矽化物層SI主要是為了降低與插塞PG的接觸電阻，這稍後進行描述。
在記憶體單元MC1上形成層間絕緣膜IL1。在層間絕緣膜IL1中形成多個接觸孔，並且在多個接觸孔中形成多個插塞PG。插塞PG由例如由鈦膜、氮化鈦膜或其疊層膜形成的阻擋金屬膜和主要由例如鎢製成 的導電膜形成。插塞PG經由矽化物層SI電連接到擴散區MS或擴散區MD。儘管未示出，但是電連接到記憶體閘極電極MG的插塞PG亦存在於層間絕緣膜IL1中。
在插塞PG和層間絕緣膜IL1上形成層間絕緣膜IL2。在層間絕緣膜IL2中形成用於佈線的溝槽，並且具有主要由銅製成的導電膜的佈線M1例如被埋入在溝槽中。佈線M1與插塞PG電連接。此種佈線是所謂的鑲嵌結構的佈線。在佈線M1上方還形成多層佈線和層間絕緣膜，但是本文省略其圖示和說明。
記憶體單元MC1的操作
參見圖2和圖3，下文將對作為非揮發性記憶體單元的記憶體單元MC1的實例性操作進行描述。本文所描述的記憶體單元MC1是存在於半導體元件中的多個記憶體單元MC1中的所選記憶體單元。
圖2是記憶體單元MC1的等效電路圖。圖3是示出了在“寫入”、“擦除”和“讀取”時向記憶體單元MC1的各個部分施加電壓的條件的實例的表。在圖3的表中，在“寫入”、“擦除”和“讀取”的每個時對施加到作為汲極區的擴散區MD的電壓Vd、施加到記憶體閘極電極MG的電壓Vmg、施加到作為源極區的擴散區MS的電壓Vs、以及施加到阱區PW的電壓Vb進行描述。
注意，圖3的表中所示的內容是電壓施加條件的合適實例，並且不限於此，並且可以根據需要進行各種改變。在本實施例中，將來自阱區PW的電子注入電荷儲存層CSL限定為“寫入”，並且將電子從電荷儲存層CSL傳輸到阱區PW中限定為“擦除”。
寫入操作由Fowler Nordheim隧穿(FN-隧穿)方法執行。例如，如圖3中的“寫入”欄中所示的電壓被施加到要寫入的記憶體單元MC1的各個部分，並且電子從阱區PW被注入到記憶體單元MC1的電荷儲存層CSL中以執行寫入。所注入的電子在電荷儲存層CSL中的陷阱水準中被捕獲，結果，具有記憶體閘極電極MG的記憶體電晶體的閾值電壓上升。亦即，記憶體電晶體處於寫入狀態。
擦除操作由FN隧穿方法執行。例如，如圖3中的“擦除”欄中所示的電壓被施加到要擦除的記憶體單元MC1的各個部分，並且電荷儲存層CSL中的電子被傳輸到阱區PW。結果，記憶體電晶體的閾值電壓被降低。亦即，記憶體電晶體處於擦除狀態。
在讀取操作中，例如，如圖3中的“讀取”欄中所示的電壓被施加到要讀取的記憶體單元MC1的各個部分。經由將讀取時施加到記憶體閘極電極MG的電壓Vmg設置為處於寫入狀態的記憶體電晶體的閾值電壓與處於擦除狀態的記憶體電晶體的閾值電壓之間的值，可以把寫入狀態或擦除狀態欄分開。
閘極電介質膜MZ的詳細結構
圖4是圖1中所示的半導體元件的主要部分的放大剖視圖，並且是示出了閘極電介質膜MZ的詳細結構的剖視圖。
閘極電介質膜MZ介於半導體基板SB(阱區PW)和記憶體閘極電極MG之間，用作記憶體單元MC1的閘極電介質膜，並且是其中具有電荷儲存層CSL的疊層膜。具體地，閘極電介質膜MZ由形成在半導體基板SB上的絕緣膜BT、形成在絕緣膜BT上的絕緣膜HSO1、形成 在絕緣膜HSO1上的插入層AL1、形成在插入層AL1上的絕緣膜HSO2、以及形成在絕緣膜HSO2上的絕緣膜TP的疊層膜形成。
絕緣膜(底部絕緣膜)BT例如是氧化矽膜或氮氧化矽膜，並且具有例如2nm至5nm的厚度。
絕緣膜HSO1是介電常數大於氮化矽膜的介電常數的膜，是金屬氧化物膜，並且具有例如5nm至9nm的厚度。具體地，絕緣膜HSO1是包含鉿(Hf)、矽(Si)和氧(O)的膜，並且優選地是諸如HfxSi1-xO2(0<x<1)膜之類的矽酸鉿膜。為了提高絕緣膜HSO1中的陷阱水準的密度，HfxSi1-xO2膜的組成比例優選地為0.6<x<1，最優選地為x=0.8。
插入層AL1是包含與鉿不同的金屬的膜，並且是包含鋁(Al)的膜，並且具有例如1nm至4nm的厚度。具體地，插入層AL1是鋁(Al)膜、氮化鋁(AlN)膜、碳化鋁(AlC)膜、矽酸鋁(AlSiO)膜或氧化鋁膜。在本實施例中，優選包含鋁(Al)和氧(O)的金屬氧化物膜作為插入層AL1，最優選諸如Al2O3膜之類的氧化鋁膜。
絕緣膜HSO2是由與插入層AL1的材料不同的材料製成的膜，並且是包含鉿(Hf)、矽(Si)和氧(O)的膜，並且具有例如5nm至9nm的厚度。絕緣膜HSO2的材料優選地與絕緣膜HSO1的材料相同。
如上所述，在本實施例中，在電荷儲存層CSL中的包含鉿、矽和氧的膜(絕緣膜HSO1和絕緣膜HSO2)中形成一個包含鋁的膜(插入層AL1)。
絕緣膜(頂部絕緣膜)TP是介電常數大於氮化矽膜的介電常數的膜，是由與絕緣膜HSO1和絕緣膜HSO2的材料不同的材料製成的金 屬氧化物膜，並且具有例如5nm至12nm的厚度。具體地，絕緣膜TP是包含鋁(Al)和氧(O)的膜，並且優選是氧化鋁膜、氮氧化鋁膜或矽酸鋁膜。作為絕緣膜TP，可以使用其他金屬氧化物膜，例如，由鈦(Ti)、鋯(Zr)、釔(Y)、鑭(La)、鐠(Pr)和鑥(Lu)中的任一種的氧化物製成的金屬氧化物膜可以用作絕緣膜TP1。
絕緣膜TP主要用於防止儲存在電荷儲存層CSL中的電荷逃逸到記憶體閘極電極MG。為此，優選絕緣膜TP的厚度大於插入層AL1的厚度。
順便提及，在傳統非揮發性記憶體單元中，已知其中堆疊有氧化矽膜、作為電荷儲存層的氮化矽膜、以及氧化矽膜的氧化物氮化物氧化物(ONO)膜作為具有陷阱水準的閘極電介質膜。當使用ONO膜時，介電常數相對較低，因此閘極電介質膜的等效氧化物厚度(EOT)增加。為此，恐怕可能經由增加閘極電介質膜的EOT來增加工作電壓。另外，若要降低物理膜厚度以降低閘極電介質膜的EOT，則恐怕由於儲存在電荷儲存層中的電荷洩漏而導致保留特性(電荷保留特性)可能劣化。這些皆降低了半導體元件的可靠性。
在本實施例中，電荷儲存層CSL主要由作為高介電常數膜的絕緣膜HSO1和絕緣膜HSO2形成。絕緣膜TP亦是高介電常數膜。經由這些膜，可以在抑制閘極電介質膜MZ的EOT的同時增加閘極電介質膜MZ的物理厚度，從而可以防止由於洩漏而導致的保留特性的劣化並且可以改善保留特性。另外，由於可以在確保閘極電介質膜MZ的物理厚度的同時，降低EOT，所以可以降低記憶體單元MC1的操作電壓和操作速度， 同時防止由於洩漏而導致的保留特性的劣化。
本文中，儘管在作為HfxSi1-xO2(0<x<1)膜的絕緣膜HSO1和絕緣膜HSO2中存在本實施例的電荷儲存層CSL的許多陷阱水準，但是在絕緣膜HSO1和插入層AL1之間的介面附近以及絕緣膜HSO2和插入層AL1之間的介面附近存在更多的陷阱水準。因此，在靠近電荷儲存層CSL的中心的位置處可以存在更多的陷阱水準。亦即，在遠離絕緣膜HSO1的下表面的位置處和遠離絕緣膜HSO2的上表面的位置處，電荷儲存層CSL中可以存在大量深陷阱水準。如稍後參考圖7所描述的，在矽酸鉿膜和氧化鋁膜之間的介面處存在許多深陷阱水準。由於在本實施例中可以形成這樣的介面，所以可以形成許多深陷阱水準。結果，儲存在電荷儲存層CSL中的電荷不太可能從電荷儲存層CSL逃逸，並且可以提高記憶體單元MC1的保留特性。
進一步地，插入層AL1是用於增加電荷儲存層CSL中的陷阱水準的數目的膜。例如，當插入層AL1是氧化鋁膜並且絕緣膜HSO1和HSO2是矽酸鉿膜時，氧化鋁膜的介電常數低於矽酸鉿膜的介電常數。為此，插入層AL1的厚度優選不大於所需的厚度，並且插入層AL1的厚度優選小於絕緣膜HSO1的厚度和絕緣膜HSO2的厚度。
第一對比例至第三對比例的半導體元件與本實施例的半導體元件的比較
下文使用圖5至圖8以及圖27至圖29對保留特性的上述改進進行詳細描述。
圖27至圖29分別是第一對比例至第三對比例的半導體元件的主要部分的放大剖視圖，圖6是示出了存在於電荷儲存層CSL內部的 陷阱水準的示意圖，並且圖5、圖7和圖8是示出了本申請的發明人的實驗結果的圖。
在第一對比例的半導體元件中，如圖27所示，僅形成絕緣膜HSO1作為電荷儲存層CSL，並且電荷儲存層CSL不包括插入層AL1和絕緣膜HSO2。第一對比例的絕緣膜HSO1的厚度約為本實施例中絕緣膜HSO1的厚度、插入層AL1的厚度以及絕緣膜HSO2的厚度之和。
在第二對比例的半導體元件中，如圖28所示，形成絕緣膜HO、插入層AL1和絕緣膜HSO2作為電荷儲存層CSL。絕緣膜HO不是像本實施例的絕緣膜HSO1那樣的HfxSi1-xO2(0<x<1)膜，而是氧化鉿膜(HfO膜)。第二對比例的絕緣膜HO的厚度與本實施例的絕緣膜HSO1的厚度大致相同。
在第三對比例的半導體元件中，如圖29所示，形成插入層AL1和絕緣膜HSO2作為電荷儲存層CSL，並且不形成絕緣膜HSO1。因此，第三對比例的插入層AL1與絕緣膜BT直接接觸。第三對比例的絕緣膜HSO2的厚度約為本實施例中絕緣膜HSO1的厚度與絕緣膜HSO2的厚度之和。
圖5的水準軸指示在對記憶體單元MC1執行寫入操作之後記憶體單元MC1處於150℃的高溫下的時段。圖5的垂直軸指示平帶電壓的變化△Vfb，並且具體指示在寫入操作之後經過預先確定的時間段之後的平帶電壓(Vfb)與寫入操作之前的平帶電壓(Vfbi)之間的差。圖5中的△Vfb的值是平帶電壓的變化量的相對值。本文中，當將HfxSi1-xO2(x=0.8)膜施加到絕緣膜HSO1並且將氮氧化矽(SiON)膜施加到絕緣 膜BT時，執行測量。儘管頂部絕緣膜TP是諸如氧化鋁膜之類的單層膜，但是即使頂部絕緣膜TP是諸如絕緣膜TP1-TP3之類的疊層膜，但是平帶電壓的變化△Vfb的比例亦是相同的，如同在稍後描述的第三實施例中一樣。
從圖5中可以看出，分別在本實施例(●)、第一對比例(□)和第二對比例(▲)中，變化量△Vfb隨著時間的推移而減小，而與第一對比例(□)和第二對比例(▲)相比，變化量△Vfb在本實施例(●)中被抑制的更多。換句話說，可以看出，與第一對比例(□)和第二對比例(▲)的情況相比，保留特性在本實施例(●)的情況下得到改善。
另外，由於在本實施例(●)中根據提高保留特性的結果在絕緣膜HSO1和絕緣膜HSO2之間形成插入層AL1，因此可以推斷出電荷儲存層CSL內的陷阱水準在本實施例(●)比第一對比例(□)的增加的更多。
另外，可以推斷，經由如同在本實施例(●)的情況中一樣將HfxSi1-xO2膜施加到絕緣膜HSO1，電荷儲存層CSL內部的陷阱水準經由如同在第二對比例(▲)的情況中一樣將HfO膜施加到絕緣膜HSO1增加的更多。
圖6是示出了基於第一對比例的結構的電荷儲存層CSL中存在的陷阱水準的示意圖。標記(●)指示具有能量為1.3eV至2.1eV的深陷阱水準，標記(□)指示具有能量為0.8eV至1.3eV的淺陷阱水準。距離Xa指示從記憶體閘極電極MG到絕緣膜TP和絕緣膜HSO1之間的介面附近的距離。距離Xb指示從記憶體閘極電極MG到絕緣膜HSO1內部 的距離。距離Xc指示從記憶體閘極電極MG到絕緣膜HSO1和絕緣膜BT之間的介面附近的距離。
圖7A示出了經由使用熱刺激電流-電容電壓(TSC-CV)方法針對每個能量分佈深度分解存在於電荷儲存層CSL內部的陷阱水準而獲得的圖。圖7A的垂直軸示出了平帶電壓的變化量△Vfb，而圖7A的水準軸示出了閘極電介質膜MZ的電厚度。本文中，示出了假設絕緣膜BT的厚度和絕緣膜TP的厚度恆定的測量結果。
本文中，由於儲存在電荷儲存層CSL中的電荷Q引起的平帶電壓的變化量△Vfb由以下等式(1)表達，該變化量△Vfb與從記憶體閘極電極MG到電荷Q的距離X成比例，並且與介電常數k成反比。電容C是電荷Q和記憶體閘極電極MG之間的電容。
△Vfb=Q/C=Q×X/k(1)
當距離X應用到在圖6中的距離Xa-Xc時，變化量△Vfb在X=Xa時幾乎恆定。當X=Xb時，由於距離Xb在電荷儲存層CSL的膜內部發生改變，所以變化量△Vfb與Xb的積分值(∫ Xbdx)成比例。亦即，變化量△Vfb與Xb的平方(Xb2)成比例。當X=Xc時，變化量△Vfb與Xc成比例。
因此，如圖7A中的虛線所示，變化量△Vfb在深陷阱水準(●)中的厚度方向上基本上恆定，並且變化量△Vfb與淺陷阱水準(■)中的厚度方向上的二次曲線基本上重疊。
圖7B是示出了經由TSC-CV方法獲得的閘極電介質膜MZ中存在的陷阱水準的表面密度的圖。在圖7中，水準軸表示絕緣膜TP和絕 緣膜HSO1之間的介面附近、絕緣膜HSO1的膜內部以及絕緣膜HSO1和絕緣膜BT之間的介面附近的區域。圖7的垂直軸表示陷阱水準的表面密度值。本文中，在第一對比例的結構中，當絕緣膜BT是氮氧化矽膜，絕緣膜HSO1是矽酸鉿膜，以及絕緣膜TP是氧化鋁膜時，進行測量。
如圖7B所示，可以看出，在作為氧化鋁膜的絕緣膜TP和作為矽酸鉿膜的絕緣膜HSO1之間的介面處存在大量的深陷阱水準。亦即，從圖7A和圖7B的結果來看，可以看出，閘極電介質膜MZ內部的陷阱水準的分佈如圖6所示。
應用該結果，本申請的發明人設想了經由將氧化鋁膜插入到矽酸鉿膜中而在矽酸鉿膜和氧化鋁膜之間形成更多介面，從而形成大量深陷阱水準。亦即，在本實施例中，由於插入層AL1形成在絕緣膜HSO1和絕緣膜HSO2之間，所以在電荷儲存層CSL中可以存在許多深陷阱水準。
如上所述，當圖6和圖7的結果與圖5的結果組合考慮時，儘管本實施例的電荷儲存層CSL的厚度與第一對比例的電荷儲存層CSL的厚度基本上相同，但是與第一對比例相比，本實施例的保留特性得到改善。這是因為在本實施例中，經由在絕緣膜HSO1和絕緣膜HSO2之間形成插入層AL1，可以在絕緣膜HSO1和插入層AL1之間的介面附近和絕緣膜HSO2和插入層AL1之間的介面附近引起更大數目的深陷阱水準的存在。換句話說，矽酸鉿膜和氧化鋁膜之間的介面(亦即，容易形成深陷阱水準的介面)在電荷儲存層CSL內增加。因此，在靠近電荷儲存層CSL的中心的位置處可以存在更大數目的深陷阱水準。結果，可以改善保留特性，從而可以提高半導體元件的可靠性。
進一步地，在本實施例的電荷儲存層CSL中，絕緣膜HSO1是包含鉿(Hf)、矽(Si)和氧(O)的膜，並且優選地是諸如HfxSi1-xO2膜之類的矽酸鉿膜(0<x<1)。如同在第二對比例中一樣，與將HfO膜施加到絕緣膜HSO1時相比，這使得可以增加電荷儲存層CSL內部的深陷阱水準並且改善保留特性。
圖8的水準軸示出了在對記憶體單元MC1執行寫入操作之後記憶體單元MC1處於室溫(26℃)下多長時間。與圖5的垂直軸相同，圖8的垂直軸指示平帶電壓的變化量△Vfb。
從圖8中可以看出，分別在本實施例(●)和第三對比例(▲)中，變化量△Vfb隨著時間的推移而減小，而變化量△Vfb在本實施例(●)中比在第三對比例(▲)中抑制的更多。換句話說，可以看出，與第三對比例(▲)相比，保留特性在本實施例(●)中得到改善。另外，儘管圖8的圖經由處於室溫下的記憶體單元MC1獲得，但是顯然當記憶體單元MC1例如處於150℃或者更高的高溫下時，本實施例(●)的變化量△Vfb與第三對比例(▲)的變化量△Vfb之間的差變得更大。
亦即，如同在第三對比例中一樣，當沒有形成絕緣膜HSO1並且插入層AL1形成為與絕緣膜BT直接接觸時，保留特性劣化。因此，優選的是，插入層AL1形成在絕緣膜HSO1和絕緣膜HSO2之間，並且絕緣膜HSO1與絕緣膜BT直接接觸，使得插入層AL1不與絕緣膜BT直接接觸，如同在本實施例中一樣。結果，可以改善保留特性。
記憶體單元MC1的製造方法
下文參照圖9至圖13對本實施例的半導體元件的製造方法進 行描述。
首先，如圖9所示，例如，經由光刻和離子注入將硼(B)或二氟化硼(BF2)引入半導體基板SB中，以形成p型阱區PW。
圖10示出了形成閘極電介質膜MZ的步驟。在圖10和隨後的圖中，為了清楚起見，閘極電介質膜MZ被示為單層膜，但實際上，閘極電介質膜MZ是具有絕緣膜BT、絕緣膜HSO1、插入層AL1、絕緣膜HSO2和絕緣膜TP的多層膜，該多層膜如放大視圖所示是圖10中虛線包圍的區域。
首先，經由例如原位蒸汽生成(ISSG)氧化在半導體基板SB上形成絕緣膜BT，例如，氧化矽膜。絕緣膜BT的厚度為例如2nm至5nm。之後，可以執行NO處理或等離子體氮化處理以氮化氧化矽膜以形成氮氧化矽膜。
接下來，經由絕緣膜BT在半導體基板SB上形成具有絕緣膜HSO1、插入層AL1和絕緣膜HSO2的電荷儲存層CSL。
例如，經由低壓化學氣相沉積(LPCVD)方法或原子層沉積(ALD)方法在絕緣膜BT上形成包含鉿(Hf)、矽(Si)和氧(O)的絕緣膜HSO1。絕緣膜HSO1的厚度為例如5nm至9nm。形成絕緣膜HSO1時的成膜溫度例如為200℃~500℃。
接下來，經由LPCVD方法或ALD方法在絕緣膜HSO1上形成包含作為與鉿不同的金屬的鋁(Al)的插入層AL1。插入層AL1的厚度為例如1nm至4nm。形成插入層AL1時的成膜溫度例如為200℃~500℃。
接下來，經由LPCVD方法或ALD方法在插入層AL1上形成包含鉿(Hf)、矽(Si)和氧(O)的絕緣膜HSO2。絕緣膜HSO2由與插入層AL1的材料不同的材料製成，並且由與絕緣膜HSO1的材料相同的材料製成，並且具有例如5nm至9nm的厚度。形成絕緣膜HSO2時的成膜溫度例如為200℃~500℃。
接下來，經由LPCVD方法或ALD方法在電荷儲存層CSL上形成包含鋁(Al)和氧(O)的絕緣膜TP。絕緣膜TP由與絕緣膜HSO2的材料不同的材料製成，優選地是氧化鋁膜、氮氧化鋁膜或矽酸鋁膜，並且具有例如5nm至10nm的厚度。形成絕緣膜TP時的成膜溫度例如為200℃~500℃。
接下來，在例如800℃至1050℃下執行熱處理，主要是為了使絕緣膜HSO1、插入層AL1、絕緣膜HSO2和絕緣膜TP結晶。經由該熱處理，這些絕緣膜從非晶膜變為多晶膜。這裡，當絕緣膜HSO1和絕緣膜HSO2是HfxSi1-xO2(0.9
Figure 108122298-A0305-02-0020-1
x<1)膜時，熱處理的溫度是800℃或更高，並且低於975℃，並且當絕緣膜HSO1和絕緣膜HSO2是HfxSi1-xO2(0<x<0.9)膜時，熱處理的溫度是975℃或更高，並且1050℃或更低。經由以此種方式調整熱處理的溫度，可以適當地結晶絕緣膜HSO1和絕緣膜HSO2。
圖11示出了形成記憶體閘極電極MG的步驟。
首先，經由例如LPCVD方法在閘極電介質膜MZ上形成諸如多晶矽膜之類的導電膜。接下來，經由光刻法和離子注入法將n型雜質引入多晶矽膜中。導電膜可以是其中引入p型雜質的多晶矽膜或未引入雜 質的多晶矽膜。導電膜可以是例如金屬膜，諸如氮化鈦膜、鋁膜或鎢膜、或這些金屬膜的疊層膜。
接下來，經由光刻法和蝕刻處理使導電膜圖案化，以形成記憶體閘極電極MG。之後，經由乾蝕刻處理和濕蝕刻處理移除從記憶體閘極電極MG暴露的閘極電介質膜MZ。
圖12示出了形成延伸區EXS和延伸區EXD的步驟。
例如，經由光刻法和離子注入法將砷(As)或磷(P)引入到與記憶體閘極電極MG相鄰的阱區PW，形成作為n型雜質區的延伸區EXS和延伸區EXD。延伸區EXS形成記憶體單元MC1的源極區的一部分，並且延伸區EXD形成記憶體單元MC1的汲極區的一部分。
圖13示出了形成側壁間隔物SW、擴散區MS、擴散區MD和矽化物層SI的步驟。
首先，經由例如LPCVD方法形成由例如氮化矽膜形成的絕緣膜，以覆蓋記憶體閘極電極MG。接下來，對絕緣膜執行各向異性蝕刻，以在記憶體閘極電極MG的側表面上形成側壁間隔物SW。注意，形成側壁間隔物SW的絕緣膜可以是氧化矽膜和形成在該氧化矽膜上的氮化矽膜。
接下來，經由光刻法和離子注入法，使用側壁間隔物SW作為遮罩，砷(As)或磷(P)例如被引入到阱區PW中，從而形成作為n型雜質區的擴散區MS和擴散區MD。擴散區MS的雜質濃度高於延伸區EXS的雜質濃度，被連接到延伸區EXS，並且形成記憶體單元MC1的源極區的一部分。擴散區MD的雜質濃度高於延伸區EXD的雜質濃度，被 連接到延伸區EXD，並且形成記憶體單元MC1的汲極區的一部分。
接下來，經由自對準矽化物(自對準多晶矽化物)技術在擴散區MS、擴散區MD和記憶體閘極電極MG的每個的上表面上形成低電阻矽化物層SI。
具體地，矽化物層SI可以如下形成。首先，形成用於形成矽化物層SI的金屬膜，以覆蓋側壁間隔物SW、擴散區MS、擴散區MD和記憶體閘極電極MG。金屬膜由例如鈷、鎳或鎳鉑合金製成。接下來，在例如300℃至500℃下對半導體基板SB進行第一熱處理，並且在例如600℃至700℃下進行第二熱處理，使得包括在擴散區MS、擴散區MD和記憶體閘極電極MG中的材料與金屬膜反應。結果，在擴散區MS、擴散區MD和記憶體閘極電極MG中的每個的上表面上形成矽化物層SI。此後，移除未反應的金屬膜。
如上所述，形成本實施例的記憶體單元MC1。
在圖13的步驟之後，形成層間絕緣膜IL1、插塞PG、層間絕緣膜IL2和佈線M1，由此製造圖1所示的半導體元件。
首先，形成層間絕緣膜IL1以覆蓋記憶體單元MC1。作為層間絕緣膜IL1，可以使用氧化矽膜的單個膜、氮化矽膜和形成在其上的厚氧化矽膜的疊層膜等。在形成層間絕緣膜IL1之後，可以根據需要經由化學機械拋光(CMP)方法拋光層間絕緣膜IL1的上表面。
接下來，經由光刻法、乾蝕刻法等在層間絕緣膜IL1中形成接觸孔，並且主要由鎢等製成的導電膜被埋入接觸孔中，從而在層間絕緣膜IL1中形成多個插塞PG。插塞PG分別經由矽化物層SI被連接到擴散 區MS和MD。記憶體閘極電極MG亦被連接到插塞PG，但在本實施例中未示出。
接著，在埋設有插塞PG的層間絕緣膜IL1上形成層間絕緣膜IL2。此後，在層間絕緣膜IL2中形成用於佈線的溝槽之後，將包含例如銅作為主要成分的導電膜埋設在用於佈線的溝槽中，從而在層間絕緣膜IL2中形成連接到插塞PG的佈線M1。佈線M1的結構被稱為鑲嵌佈線結構。
此後，經由雙鑲嵌方法等形成第二佈線層和隨後的佈線層，但是本文省略了它們的描述和圖示。佈線M1上方的佈線層和佈線M1不限於鑲嵌佈線結構，並且可以經由例如圖案化鎢膜或鋁膜來形成。
第二實施例
下文參考圖14對第二實施例的半導體元件進行描述。在以下說明中，主要對與第一實施例的不同之處進行解釋。圖14是第二實施例的半導體元件的主要部分的放大剖視圖，並且是示出了閘極電介質膜MZ的詳細配置的剖視圖。
在第一實施例中，在電荷儲存層CSL內部的矽酸鉿膜(絕緣膜HSO1和絕緣膜HSO2)中形成單個氧化鋁膜(插入層AL1)。亦即，插入層AL1形成在絕緣膜HSO1和絕緣膜HSO2之間。
如圖14所示，在第二實施例中，電荷儲存層CSL具有絕緣膜HSO1至HSO3、絕緣膜HSO1和絕緣膜HSO2之間的插入層AL1、以及絕緣膜HSO2和絕緣膜HSO3之間的插入層AL2。
絕緣膜HSO3是由與絕緣膜HOS1或絕緣膜HSO2的材料相 同的材料製成的膜，並且是矽酸鉿膜等。插入層AL2是包含除鉿之外的金屬的膜、由與插入層AL1的材料相同的材料製成的膜、氧化鋁膜等。絕緣膜HSO3的形成方法與絕緣膜HSO1的形成方法相同，插入層AL2的形成方法與插入層AL1的形成方法相同。
如上所述，在第二實施例中，在包含鉿、矽和氧的膜(絕緣膜HSO1至HSO3)中形成包含兩個鋁層(插入層AL1和插入層AL2)的膜。因此，與第一實施例相比，矽酸鉿膜和氧化鋁膜之間的介面加倍。因此，電荷儲存層CSL中可以存在更多的陷阱水準。因此，可以進一步提高記憶體單元MC1的保留特性。
在第二實施例中，例示了包含兩個鋁層(插入層AL1和插入層AL2)的膜，然而，可以形成包含三個或更多個鋁層的膜。
例如，當如同在第二實施例中一樣將插入層AL1的厚度設置為1nm至4nm時，電荷儲存層CSL具有最多四個氧化鋁膜和最多五個矽酸鉿膜。在此種情況下，電荷儲存層CSL中的矽酸鉿膜和氧化鋁膜之間的介面的數目是8。
注意，第二實施例的電荷儲存層CSL具有比第一實施例更多的膜，但是若疊層膜的電荷儲存層CSL的總厚度變得太大，則閘極電介質膜MZ的EOT增加。因此，優選調整絕緣膜HSO1至HSO3、插入層AL1和插入層AL2中的每個的厚度，使得第二實施例的電荷儲存層CSL的厚度與第一實施例的電荷儲存層CSL的厚度大致相同。
第三實施例
下文參照圖15和圖16對第三實施例的半導體元件進行描述。 在下面的說明中，主要對與第一實施例的不同之處進行解釋。圖15是第三實施例的半導體元件的主要部分的放大剖視圖，並且是示出了閘極電介質膜MZ的詳細配置的剖視圖。圖16是經由放大閘極電介質膜MZ的一部分來示出絕緣膜TP的詳細配置的剖視圖。
在第一實施例中，頂部絕緣膜TP是由氧化鋁膜等形成的單層膜。
如圖15所示，在第三實施例中，頂部絕緣膜TP是疊層膜，其具有形成在電荷儲存層CSL上的絕緣膜TP1、形成在絕緣膜TP1上的絕緣膜TP2、以及形成在絕緣膜TP2上的絕緣膜TP3。
絕緣膜TP1是介電常數大於氮化矽膜的介電常數的膜，並且是由與絕緣膜HSO2的材料不同的材料製成的金屬氧化物膜，並且具有例如2nm至5nm的厚度。具體地，絕緣膜TP1是包含鋁(Al)和氧(O)的膜，優選地，氧化鋁膜、氮氧化鋁膜或矽酸鋁膜，更優選地，Al2O3膜。作為絕緣膜TP1，可以使用其他金屬氧化物膜，例如，由鈦(Ti)、鋯(Zr)、釔(Y)、鑭(La)、鐠(Pr)和鑥(Lu)中的任一種的氧化物製成的金屬氧化物膜可以用作絕緣膜TP1。
絕緣膜TP2是由與絕緣膜TP1的材料不同的材料製成的膜，是氧化矽膜、氮氧化矽膜或氮化矽膜，並且具有例如1nm至2nm的厚度。此種絕緣膜TP2可以經由例如LPCVD方法或ALD方法形成。
絕緣膜TP3是由與絕緣膜TP1的材料相同的材料製成的膜，並且具有例如2nm至5nm的厚度。絕緣膜TP1和絕緣膜TP3可以以與第一實施例的絕緣膜TP相同的方式形成。
絕緣膜TP1和絕緣膜TP3主要用於防止儲存在電荷儲存層CSL中的電荷逃逸到記憶體閘極電極MG。因此，絕緣膜TP1和絕緣膜TP3優選地是帶隙大於構成絕緣膜HSO2的絕緣膜的帶隙的絕緣膜，並且優選地具有大於插入層AL1的厚度。
在第三實施例中，絕緣膜TP2形成在絕緣膜TP1和絕緣膜TP3之間。因此，可以防止儲存在電荷儲存層CSL中的電荷經由絕緣膜TP容易逃逸到記憶體閘極電極MG，並且可以提高記憶體單元MC1的保留特性。這個原因將在下文進行解釋。
在第一實施例中，在電荷儲存層CSL和記憶體閘極電極MG之間形成由諸如絕緣膜TP之類的氧化鋁膜形成的單層膜。此時，若在絕緣膜TP內部形成大晶粒，則形成晶粒外周的晶界連接電荷儲存層CSL和記憶體閘極電極MG。為此，晶界成為洩漏路徑，並且儲存在電荷儲存層CSL中的電荷可能洩漏到記憶體閘極電極MG。
主要提供絕緣膜TP2以劃分洩漏路徑。亦即，如圖16所示，構成絕緣膜TP1的多個晶粒GR1和構成絕緣膜TP3的多個晶粒GR2被絕緣膜TP分開。由於絕緣膜TP1和絕緣膜TP3彼此分開形成，所以絕緣膜TP1的晶界GB1的位置和絕緣膜TP3的晶界GB2的位置可以偏移，並且可以分開絕緣膜TP1的晶界GB1和絕緣膜TP3的晶界GB2。
另外，在第一實施例中，經由在圖10的步驟中執行熱處理使絕緣膜TP結晶。經由在第三實施例中執行相同的熱處理，使作為非晶膜的絕緣膜TP1和絕緣膜TP3結晶以形成多晶膜，但是可以留下絕緣膜TP2作為非晶膜。由於絕緣膜TP2是非晶膜，因此可以更可靠地防止絕緣膜 TP1的晶界GB1和絕緣膜TP3的晶界GB2經由絕緣膜TP2彼此連接的可能性。
如上所述，在第三實施例中，可以抑制由電荷儲存層CSL和記憶體閘極電極MG之間的絕緣膜TP的晶界引起的洩漏。因此，可以進一步提高記憶體單元MC1的保留特性，並且可以進一步提高半導體元件的可靠性。
第三實施例中所揭示的技術亦可以與第二實施例結合使用。
第四實施例
下文參照圖17至19對第四實施例的半導體元件進行描述，並且參照圖20至圖25，對第四實施例的半導體元件的製造方法進行描述。在下面的說明中，主要對與第一實施例的不同之處進行解釋。
第一實施例的記憶體單元MC1是具有記憶體閘極電極MG的單閘極記憶體單元。
第四實施例的記憶體單元MC2是分裂閘極型記憶體單元，其不僅具有記憶體閘極電極MG，而且在與記憶體閘極電極MG鄰接的位置處具有控制閘極電極CG。在下文中，對包括作為第四實施例中的非揮發性記憶體單元的記憶體單元MC2的半導體元件進行描述。圖17示出了記憶體單元MC2的剖視圖。
記憶體單元MC2的結構
如圖17所示，在半導體基板SB中形成p型阱區PW。在阱區PW上形成閘極電介質膜GF，並且在閘極電介質膜GF上形成控制閘極電極CG。閘極電介質膜GF例如是氧化矽膜，並且具有例如2nm至5nm 的厚度。代替氧化矽膜，閘極電介質膜GF可以是高介電常數膜，諸如金屬氧化物膜(諸如氧化鉿膜)。控制閘極電極CG例如是引入了n型雜質的多晶矽膜。控制閘極電極CG可以是例如金屬膜，諸如氮化鈦膜、鋁膜或鎢膜、或這些金屬膜的疊層膜。
閘極電介質膜MZ形成在阱區PW上和控制閘極電極CG的一個側表面上。第四實施例的閘極電介質膜MZ與第一實施例的閘極電介質膜MZ相同。注意，在圖17中，為了附圖的清楚起見，閘極電介極電質膜MZ被示出為單層膜，但實際上，閘極電介質膜MZ是具有絕緣膜BT、絕緣膜HSO1、插入層AL1、絕緣膜HSO2和絕緣膜TP的多層膜，其如放大視圖所示是圖17中虛線包圍的區域。
記憶體閘極電極MG經由閘極電介質膜MZ形成在控制閘極電極CG的一個側表面上。亦即，在控制閘極電極CG和記憶體閘極電極MG之間形成諸如閘極電介質膜MZ之類的絕緣膜，並且控制閘極電極CG與記憶體閘極電極MG絕緣並分開。側壁間隔物SW形成在記憶體閘極電極MG與控制閘極電極CG相對的側表面上、形成在記憶體閘極電極MG的兩個側表面上、並且形成在控制閘極電極CG的另一側表面上。
作為n型雜質區的延伸區EXS形成在記憶體閘極電極MG側上的側壁間隔物SW下方的阱區PW中，並且作為n型雜質區的延伸區EXD形成在控制閘極電極CG側上的側壁間隔物SW下方的阱區PW中。延伸區EXS構成記憶體單元MC2的源極區的一部分，並且延伸區EXD構成記憶體單元MC2的汲極區的一部分。
在與記憶體閘極電極MG側上的側壁間隔物SW對準的位置 處，在阱區PW中形成作為n型雜質區的擴散區MS，並且在與控制閘極電極CG側的側壁間隔物SW對準的位置處，在阱區PW中形成作為n型雜質的擴散區MD。擴散區MS的雜質濃度高於延伸區EXS的雜質濃度，連接到延伸區EXS，並且形成記憶體單元MC2的源極區的一部分。擴散區MD的雜質濃度高於延伸區EXD的雜質濃度，連接到延伸區EXD，並且形成記憶體單元MC2的汲極區的一部分。
矽化物層SI形成在記憶體閘極電極MG、控制閘極電極CG、擴散區MS、以及擴散區MD上。
儘管如同在第一實施例中一樣，在記憶體單元MC2上方形成層間絕緣膜IL1、插塞PG、層間絕緣膜IL2、佈線M1等，但是本文省略其說明。
記憶體單元MC2的操作
接下來，參考圖18和圖19對作為非揮發性記憶體單元的記憶體單元MC2的實例性操作進行描述。本文所描述的記憶體單元MC2是存在於半導體元件中的多個記憶體單元MC2中的所選記憶體單元。
圖18是非揮發性記憶體的記憶體單元MC2的等效電路圖。圖19是示出了在“寫入”、“擦除”和“讀取”時向記憶體單元MC2的各個部分施加電壓的條件的實例的表。在圖19的表中，分別在“寫入”、“擦除”和“讀取”狀態下對施加到作為汲極區的擴散區MD的電壓Vd、施加到控制閘極電極CG的電壓Vcg、施加到記憶體閘極電極MG的電壓Vmg、施加到作為源極區的擴散區MS的電壓Vs、以及施加到阱區PW的電壓Vb進行描述。
注意，圖19的表中所示的內容是電壓施加條件的合適實例，並且不限於此，並且可以根據需要進行各種改變。在第四實施例中，將電子注入電荷儲存層CSL被限定為“寫入”，並且將空穴注入電荷儲存層CSL被限定為“擦除”。
經由使用源極側注入的熱電子注入的寫入方法來執行寫入操作，該源極側注入被稱為源極側注入(SSI)方法。例如，如圖19的“寫入”欄中所示的電壓被施加到要寫入的記憶體單元MC2的各個部分，並且電子被注入到電荷儲存層CSL中以執行寫入。
此時，在由記憶體閘極電極MG和控制閘極電極CG覆蓋的溝道區中生成熱電子，並且熱電子被注入到記憶體閘極電極MG下方的電荷儲存層CSL中。所注入的熱電子被電荷儲存層CSL中的陷阱水準捕獲，結果，具有記憶體閘極電極MG的記憶體電晶體的閾值電壓上升。亦即，記憶體電晶體處於寫入狀態。
經由使用BTBT的熱空穴注入的擦除方法執行擦除操作，該BTBT被稱為帶間隧穿(BTBT)方法。亦即，由BTBT生成的空穴被注入到電荷儲存層CSL中以執行擦除。例如，如圖19中的“擦除”欄中所示的電壓被施加到要擦除的記憶體單元MC2的各個部分，經由BTBT現象生成空穴，並且經由電場加速將空穴注入到電荷儲存層CSL中。結果，記憶體電晶體的閾值電壓被降低。亦即，記憶體電晶體處於擦除狀態。
在讀取操作中，例如，如圖19中的“讀取”欄中所示的電壓被施加到要讀取的記憶體單元MC2的各個部分。經由將讀取時施加到記憶體閘極電極MG的電壓Vmg設置為處於寫入狀態的記憶體電晶體的閾 值電壓與處於擦除狀態的記憶體電晶體的閾值電壓之間的值，可以區分開寫入狀態或擦除狀態。
在第四實施例的記憶體單元MC2中，閘極電介質膜MZ是具有絕緣膜BT、絕緣膜HSO1、插入層AL1、絕緣膜HSO2和絕緣膜TP的多層膜，如同在第一實施例的記憶體單元MC1中一樣。因此，即使在第四實施例中，亦可以提高記憶體單元MC2的保留特性，並且可以提高半導體元件的可靠性。
記憶體單元MC2的製造方法
下文參照圖20至圖25對第四實施例的半導體元件的製造方法進行描述。
首先，如圖20所示，經由光刻法和離子注入法在半導體基板SB中形成p型阱區PW。
接下來，經由例如熱氧化方法或ISSG氧化方法形成由例如氧化矽製成的閘極電介質膜GF。之後，可以執行NO處理或等離子體氮化處理以氮化氧化矽膜以形成氮氧化矽膜。作為閘極電介質膜GF，可以經由例如ALD方法形成諸如氧化鉿膜之類的金屬氧化物膜。
接下來，經由例如CVD方法在閘極電介質膜GF上沉積由例如多晶矽膜製成的導電膜。導電膜可以是例如金屬膜，諸如氮化鈦膜、鋁膜或鎢膜、或這些金屬膜的疊層膜。接下來，經由光刻法和乾法蝕刻法使導電膜圖案化。因此，對導電膜進行處理以形成控制閘極電極CG。接下來，經由移除從控制閘極電極CG暴露的閘極電介質膜GF，閘極電介質膜GF留在控制閘極電極CG下方。
圖21示出了形成閘極電介質膜MZ的步驟。
閘極電介質膜MZ形成在阱區PW上以及控制閘極電極CG的上表面和側表面上。如上所述，閘極電介質膜MZ包括絕緣膜BT、絕緣膜HSO1、插入層AL1、絕緣膜HSO2、以及絕緣膜TP，並且形成這些絕緣膜的方法與第一實施例的那些相同。
圖22示出了形成記憶體閘極電極MG的步驟。
首先，經由例如CVD方法在閘極電介質膜MZ上沉積由例如多晶矽製成的導電膜。導電膜可以是例如金屬膜，諸如氮化鈦膜、鋁膜或鎢膜、或這些金屬膜的疊層膜。接下來，執行各向異性蝕刻以將導電膜處理成側壁形狀，由此經由閘極電介質膜MZ在控制閘極電極CG的兩個側表面上形成由導電膜形成的記憶體閘極電極MG。
圖23示出了移除閘極電介質膜MZ的一部分和記憶體閘極電極MG的一部分的步驟。
首先，形成抗蝕圖案以覆蓋形成在控制閘極電極CG的一個側表面上的記憶體閘極電極MG。接下來，使用抗蝕圖案作為遮罩執行乾蝕刻和濕蝕刻，以移除未被抗蝕圖案覆蓋的閘極電介質膜MZ和記憶體閘極電極MG。結果，移除記憶體單元MC2的汲極區側上的閘極電介質膜MZ和記憶體閘極電極MG，並且留下記憶體單元MC2的源極區側上的閘極電介質膜MZ和記憶體閘極電極MG。
圖24示出了形成延伸區EXD和延伸區EXS的步驟。
n型延伸區EXD和n型延伸區EXS經由例如經由光刻法和離子注入法將砷(As)或磷(P)引入到阱區PW中而形成。延伸區EXD和 延伸區EXS形成為與控制閘極電極CG和記憶體閘極電極MG自對準。
圖25示出了形成側壁間隔物SW、擴散區MD和擴散區MS的步驟。
首先，經由例如CVD方法形成由例如氮化矽製成的絕緣膜，以覆蓋記憶體單元MC。接下來，在絕緣膜上執行各向異性乾法蝕刻，以在控制閘極電極CG和記憶體閘極電極MG的側表面上形成側壁間隔物SW。注意，形成側壁間隔物SW的絕緣膜可以是氧化矽膜和形成在該氧化矽膜上的氮化矽膜。
接下來，經由光刻法和離子注入法，使用側壁間隔物SW作為遮罩，砷(As)或磷(P)例如被引入到阱區PW中，從而形成n型擴散區MD和n型擴散區MS。
之後，以與第一實施例中相同的方式在記憶體閘極電極MG、控制閘極電極CG、擴散區MS和擴散區MD上形成矽化物層SI，由此製造圖17所示的記憶體單元MC2。
而且，第二實施例和第三實施例技術可以組合，並且被應用於第四實施例的記憶體單元MC2。
修改
下文參照圖26對第四實施例的修改的半導體元件進行描述。在以下說明中，主要對與第四實施例的不同之處進行解釋。
與第四實施例的記憶體單元MC2類似，本修改的記憶體單元MC3是具有記憶體閘極電極MG和控制閘極電極CG的分裂閘極型記憶體單元。在第四實施例中，首先形成閘極電介質膜GF和控制閘極電極CG， 然後形成閘極電介質膜MZ和記憶體閘極電極MG，但是在本修改中，形成它們的順序相反。
在下文中，參考圖26對包括本修改的記憶體單元MC3的半導體元件進行描述。
如圖26所示，在阱區PW(半導體基板SB)上形成閘極電介質膜MZ，並且在閘極電介質膜MZ上形成記憶體閘極電極MG。絕緣膜IF1形成在記憶體閘極電極MG的一個側表面上。絕緣膜IF1由例如氮化矽或氧化矽製成。閘極電介質膜GF形成在阱區PW和絕緣膜IF1上。當絕緣膜IF1是氮化矽膜時，如圖26所示，經由ISSG氧化物方法形成的閘極電介質膜GF亦形成在絕緣膜IF1上。當絕緣膜IF1是氧化矽膜時，閘極電介質膜GF不會形成在絕緣膜IF1上。當經由ALD方法由諸如氧化鉿膜之類的高介電常數膜形成閘極電介質膜GF時，無論絕緣膜IF1是氮化矽膜還是氧化矽膜，皆會在絕緣膜IF1上形成閘極電介質膜GF。
在記憶體閘極電極MG的一個側表面上，經由絕緣膜IF1和閘極電介質膜GF形成控制閘極電極CG。亦即，在控制閘極電極CG和記憶體閘極電極MG之間至少形成諸如絕緣膜IF1之類的絕緣膜，並且控制閘極電極CG與記憶體閘極電極MG絕緣並且分開。
閘極電介質膜MZ、記憶體閘極電極MG、閘極電介質膜GF和控制閘極電極CG中的每個的結構和製造方法與第四實施例的那些相同。
側壁間隔物SW形成在控制閘極電極CG與記憶體閘極電極MG相對的側表面上，形成在控制閘極電極CG的兩個側表面上，並且形 成在記憶體閘極電極MG的另一側表面上。作為n型雜質區的延伸區EXS形成在記憶體閘極電極MG側上的側壁間隔物SW下方的阱區PW中，並且作為n型雜質區的延伸區EXD形成在控制閘極電極CG側上的側壁間隔物SW下方的阱區PW中。在與記憶體閘極電極MG側上的側壁間隔物SW對準的位置處，在阱區PW中形成作為n型雜質區的擴散區MS；並且在與控制閘極電極CG側上的側壁間隔物SW對準的位置處，在阱區PW中形成作為n型雜質的擴散區MD。矽化物層SI形成在記憶體閘極電極MG、控制閘極電極CG、擴散區MS和擴散區MD上。
順便提及，記憶體單元MC3的等效電路圖和“寫入”、“擦除”和“讀取”的操作電壓與圖18和圖19中的那些相同。
而且，在本修改中，可以提高記憶體單元MC3的保留特性，並且可以提高半導體元件的可靠性。
儘管已經基於實施例來對由本發明人做出的發明進行具體描述，但是本發明不限於上述實施例，並且可以在不背離其主旨的情況下進行各種修改。
例如，在上述實施例中，記憶體單元MC1至MC3形成在平坦半導體基板SB上，但是記憶體單元MC1至MC3可以是鰭結構。亦即，記憶體單元MC1至MC3可以以下操作來提供：將半導體基板SB的一部分處理成凸形形狀來形成突出部分，以及形成閘極電介質膜MZ以覆蓋突出部分的上表面和側表面。
MG‧‧‧記憶體閘極電極
MC1‧‧‧記憶體單元
MZ‧‧‧閘極電介質膜
PW‧‧‧阱區
BT‧‧‧絕緣膜
HSO1‧‧‧絕緣膜
HSO2‧‧‧絕緣膜
AL1‧‧‧插入層
TP‧‧‧絕緣膜
CSL‧‧‧電荷儲存層

Claims (13)

  1. 一種半導體元件，包括：非揮發性記憶體單元，具有：第一閘極電介質膜，形成在半導體基板上，並且包括能夠保持電荷的電荷儲存層；以及第一閘極電極，形成在所述第一閘極電介質膜上，其中所述電荷儲存層包括：第一絕緣膜，形成在所述半導體基板上，所述第一絕緣膜由矽酸鉿膜製成，第一插入層，形成在所述第一絕緣膜上，所述第一插入層由鋁膜、氮化鋁膜、碳化鋁膜、矽酸鋁膜或氧化鋁膜製成，以及第二絕緣膜，形成在所述第一插入層上，所述第二絕緣膜由所述矽酸鉿膜製成。
  2. 如請求項1所述之半導體元件，其中所述第一插入層的厚度小於所述第一絕緣膜的厚度和所述第二絕緣膜的厚度。
  3. 如請求項1所述之半導體元件，其中所述第一閘極電介質膜包括介於所述半導體基板和所述電荷儲存層之間的第三絕緣膜，其中所述第三絕緣膜由氧化矽膜或氮氧化矽膜製成，以及其中所述第一絕緣膜與所述第三絕緣膜直接接觸。
  4. 如請求項3所述之半導體元件，其中所述電荷儲存層包括：第二插入層，形成在所述第二絕緣膜上，所述第二插入層由與所述第一插入層的膜相同的膜製成，以及第四絕緣膜，形成在所述第二插入層上，所述第四絕緣膜由所述矽酸鉿膜製成。
  5. 如請求項1所述之半導體元件，其中所述第一閘極電介質膜包括介於所述電荷儲存層和所述第一閘極電極之間的第三絕緣膜，其中所述第三絕緣膜由所述氧化鋁膜、氮氧化鋁膜或所述矽酸鋁膜製成，其中所述第三絕緣膜具有大於所述第一插入層的厚度的厚度。
  6. 如請求項1所述之半導體元件，其中所述第一閘極電介質膜包括介於所述電荷儲存層和所述第一閘極電極之間的第三絕緣膜，其中所述第三絕緣膜包括：第四絕緣膜，形成在所述電荷儲存層上，所述第四絕緣膜由所述氧化鋁膜、氮氧化鋁膜或所述矽酸鋁膜製成，第五絕緣膜，形成在所述第四絕緣膜上，所述第五絕緣膜由氧化矽膜、氮氧化矽膜或氮化矽膜製成，以及第六絕緣膜，形成在所述第五絕緣膜上，所述第六絕緣膜由所述氧化鋁膜、所述氮氧化鋁膜或所述矽酸鋁膜製成，以及其中所述第一插入層的厚度小於所述第四絕緣膜的厚度和所述第六絕緣 膜的厚度。
  7. 如請求項6所述之半導體元件，其中包括多個第一晶粒的所述第四絕緣膜和包括多個第二晶粒的所述第六絕緣膜被所述第五絕緣膜分開。
  8. 如請求項7所述之半導體元件，其中所述第四絕緣膜為第一多晶膜，其中所述第六絕緣膜為第二多晶膜，以及其中所述第五絕緣膜為非晶膜。
  9. 如請求項1所述之半導體元件，其中所述非揮發性記憶體單元包括：第二閘極電介質膜，形成在所述半導體基板上，以及第二閘極電極，形成在所述第二閘極電介質膜上，以及其中所述第一閘極電極與所述第二閘極電極絕緣並且分開。
  10. 如請求項1所述之半導體元件，其中所述第一插入層為所述氧化鋁膜。
  11. 一種製造半導體元件的方法，所述方法包括：(a)在半導體基板上形成第一閘極電介質膜，所述第一閘極電介質膜包括能夠保持電荷的電荷儲存層；以及(b)在所述第一閘極電介質膜上形成第一閘極電極；其中，在所述(a)中，形成所述電荷儲存層包括：(a1)在所述半導體基板上形成第一絕緣膜，所述第一絕緣膜為矽酸鉿膜； (a2)在所述第一絕緣膜上形成第一插入層，所述第一插入層為鋁膜、氮化鋁膜、碳化鋁膜、矽酸鋁膜或氧化鋁膜；以及(a3)在所述第一插入層上形成第二絕緣膜，所述第二絕緣膜為該矽酸鉿膜。
  12. 如請求項11所述之製造半導體元件的方法，包括在所述(a3)之後執行熱處理，其中所述第一絕緣膜和所述第二絕緣膜之各者的所述矽酸鉿膜為HfxSi1-xO2(0<x<1)膜，其中當0.9
    Figure 108122298-A0305-02-0042-2
    x<1時，所述熱處理的溫度被設置為800℃或更高，並且低於975℃，其中當0<x<0.9時，所述熱處理的溫度被設置為975℃或更高，並且1050℃或更低。
  13. 如請求項11所述之製造半導體元件的方法，其中在所述(a)中，形成所述電荷儲存層包括：(a4)在所述第二絕緣膜上形成第二插入層，所述第二插入層具有小於所述第二絕緣膜的厚度的厚度，所述第二插入層為所述鋁膜、所述氮化鋁膜、所述碳化鋁膜、所述矽酸鋁膜或所述氧化鋁膜；以及(a5)在所述第二插入層上形成第三絕緣膜，所述第三絕緣膜具有大於所述第二插入層的厚度的厚度，所述第三絕緣膜為所述矽酸鉿膜，其中所述第一插入層的厚度小於所述第一絕緣膜的厚度，以及其中所述第二絕緣膜的厚度大於所述第一插入層的厚度。
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