KR101338166B1 - 비휘발성 기억 소자 및 그 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 반도체 기판 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 전하 저장막, 전하 저장막 상에 형성된 블로킹 절연막, 및 블로킹 절연막 상에 형성된 제어 게이트 전극을 포함하되, 터널 절연막은 상기 반도체 기판 상에 차례로 적층된 제1 터널 절연막 및 제2 터널 절연막을 포함하고, 제2 터널 절연막의 밴드갭은 제1 터널 절연막의 밴드갭 보다 크다.
Flash 메모리, 밴드갭, 터널 절연막

Description

비휘발성 기억 소자 및 그 소자의 형성 방법{A NONVOLATILE MEMORY DEVICE AND THE METHOD OF THE SAME}
본 발명은 반도체 기억 소자에 대한 것으로, 더 구체적으로는, 증가된 문턱 전압 윈도우를 갖는 비휘발성 기억 소자에 관한 것이다.
본 발명은 반도체 기억 소자에 대한 것으로, 더 구체적으로는, 증가된 문턱 전압 윈도우를 갖는 비휘발성 기억 소자에 관한 것이다.
비휘발성 기억소자는 전원 공급이 중단된 상태에도 저장된 정보가 소멸하지 않고 유지되는 반도체 장치이다. 대표적인 비휘발성 기억소자인 플래시 기억 소자의 셀 트랜지스터는 제어 게이트와 반도체 기판 사이에 개재된 전하 저장층을 구비하며, 상기 전하 저장층에 충전된 전하의 양은 셀 트랜지스터의 문턱 전압을 변화시킨다. 플래시 기억 소자는, 저장된 정보를 판별하기 위해, 상기 전하 저장층에 충전된 전하의 양에 따른 문턱 전압의 차이를 이용한다.
한편, 잘 알려진 것처럼, 상기 플래시 기억 소자는 상기 전하 저장층의 구조에 따라 부유 게이트형 및 전하 트랩형으로 구분될 수 있다. 상기 부유 게이트형 플래시 기억 소자는 집적도가 증가할수록 셀 게이트 패턴의 종횡비 문제 및 셀간 간섭의 문제에 취약하기 때문에, 고집적화라는 상업적 요구를 충족시키기 점차 어려워지고 있다. 반면, 전하 트랩형 플래시 기억 소자(charge trap flash memory, CTF memory)는 상기 전하 저장층으로 트랩 사이트들이 풍부한 박막을 사용하기 때문에, 다결정 실리콘을 이용하는 부유 게이트형 소자에 비해 제조 공정이 단순할 뿐만 아니라 셀 게이트 패턴의 높이가 낮은 장점을 갖는다.
통상적인 전하 트랩형 플래시 기억 소자는 반도체 기판 상에 차례로 적층된 터널 절연막, 전하 저장막, 블록킹 절연막 및 제어 게이트를 구비한다. 이때, 문턱 전압의 차이를 가져오는 전하들은 상기 전하 저장막에 충전 또는 방전되며, 이러한 전하들의 충전 및 방전은 상기 터널 절연막에서의 전하 터널링을 이용한다. 이러한 터널링 현상은 상기 제어 게이트에 인가되는 전압을 이용하여 제어된다.
한편, 상기 제어 게이트에 인가되는 전압은 상기 전하 저장막에 충전된 전하들이 상기 블록킹 절연막을 터널링하여 상기 제어 게이트로 누설되는 백-터널링 현상을 초래할 수 있다. 최근 제안된 TANOS 구조의 플래시 메모리는 이러한 백-터널링 현상을 줄이기 위해 상기 블록킹 절연막 및 제어 게이트로 알루미늄 산화막 및 탄탈륨 질화막을 사용한다. 하지만, 종래의 TANOS 구조의 플래시 메모리 소자는 최근 고집적화를 위해 제안된 다중 레벨 셀(multi-level cell; MLC)을 구현하기 어려운 문제를 갖는다.
상기 다중 레벨 셀 기술은 하나의 메모리 셀에 여러 비트의 정보를 저장하는 기술로서, 이를 위해서는 프로그램 상태 및 소거된 상태 사이의 문턱 전압의 차이로 정의되는, 문턱 전압 윈도우가 넓은 폭을 갖는 것이 요구된다. 이때, 전하 저장 막에 충전되는 전하의 양(Q)은 블록킹 절연막의 정전 용량(C)과 문턱 전압 윈도우(
Figure 112007050890711-pat00001
)의 곱(즉,
Figure 112007050890711-pat00002
)으로 표현될 수 있다. 이에 따라, 상기 전하 저장막에 충전되는 전하의 양(Q)이 같을 경우, 상기 블록킹 절연막의 정전 용량(C)의 증가는 상기 문턱 전압 윈도우(
Figure 112007050890711-pat00003
)의 감소를 초래한다.
하지만, 상술한 것처럼, 종래의 TANOS 구조의 플래시 메모리 소자의 경우, 블록킹 절연막으로 사용되는 알루미늄 산화막의 유전율이 높기 때문에, 문턱 전압 윈도우를 증가시키기 어렵다.
본 발명이 이루고자 하는 일 기술적 과제는 넓은 문턱 전압 윈도우를 갖는 전하 트랩형 비휘발성 기억 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 일 기술적 과제는 증가된 문턱 전압 윈도우를 갖는 전하 트랩형 비휘발성 기억 소자의 형성 방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 비휘발성 기억 소자를 제공한다.
이 소자는 반도체 기판 상에 형성된 터널 절연막, 상기 터널 절연막 상에 형성된 전하 저장막, 상기 전하 저장막 상에 형성된 블로킹 절연막, 및 상기 블로킹 절연막 상에 형성된 제어 게이트 전극을 포함하되, 상기 터널 절연막은 상기 반도 체 기판 상에 차례로 적층된 제1 터널 절연막 및 제2 터널 절연막을 포함하고, 상기 제2 터널 절연막의 밴드갭은 상기 제1 터널 절연막의 밴드갭 보다 크다.
본 발명의 일 실시예에 따르면, 상기 제2 터널 절연막의 유전율과 상기 제1 터널 절연막의 유전율의 비(
Figure 112007050890711-pat00004
)는 0.5 이상일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 터널 절연막의 전자친화력은 상기 전하 저장막의 전자 친화도(electron affinity)보다 작을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 터널 절연막의 밴드갭은 상기 전하 저장막의 밴드갭보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 터널 절연막은 산화, 질화 및 불화 중에서 적어도 하나를 포함하며, 이에 의하여 상기 제1 터널 절연막 내의 벌크 트랩 밀도를 감소시킬 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 터널 절연막은 산화, 질화 및 불화 중에서 적어도 하나를 포함하여 상기 제2 터널 절연막 내의 벌크 트랩 밀도를 감소시킬 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화, 질화, 또는 상기 불화는 이온 주입에 의하여 벌크 트랩 밀도를 감소시킬 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 터널 절연막은 지르코늄 실리콘 산화질화막(ZrSiON), 실리콘 질화막(Si3N4), 실리콘 산화 질화막(SiOxNy), 하프늄 실리콘 산화질화막(HfSiON) 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 터널 절연막은 알루미늄산화막(Al2O3), 지르코늄실리콘산화질화막(ZrSiON), 실리콘 질화막(Si3N4), 실리콘 산화 질화막 (SiOxNy), 하프늄 실리콘 산화질화막 (HfSiON) 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 터널 절연막은 하프늄 실리콘 산화질화막(HfSiOxNy)이고, 상기 제2 터널 절연막은 알루미늄 산화막(AlOx)일 수 있다.
본 발명의 일 실시예에 따르면, 상기 블로킹 절연막은 알루미늄 산화막(AlOx), 하프늄 산화막(HfOx), 지르코늄 산화막(ZrOx) 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 전하 저장막은 실리콘 질화막(SiN), 실리콘 산화질화막(SiON), 고유전체 물질 중에서 적어도 하나일 수 있다.
본 발명의 일 실시예에 따르면, 상기 전하 저장막은 금속 트랩 사이트를 포함할 수 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 비휘발성 기억 소자의 형성 방법을 제공한다.
이 방법은 반도체 기판 상에 터널 절연막을 형성하는 단계, 상기 터널 절연막 상에 전하 저장막을 형성하는 단계, 상기 전하 저장막 상에 블로킹 절연막을 형성하는 단계, 및 상기 블로킹 절연막 상에 제어 게이트 전극을 형성하는 단계를 포함하되, 상기 터널 절연막은 적층된 제1 터널 절연막 및 제2 터널 절연막으로 구성되고, 상기 제2 터널 절연막의 밴드갭은 상기 제1 터널 절연막의 밴드갭 보다 큰 물질로 형성한다.
본 발명의 일 실시예에 따르면, 상기 터널 절연막을 형성하는 단계에 있어서, 상기 제2 터널 절연막의 유전율과 상기 제1 터널 절연막의 유전율의 비(
Figure 112007050890711-pat00005
)는 0.5 이상일 수 있다.
본 발명의 일 실시예에 따르면, 상기 터널 절연막을 형성하는 단계는 상기 터널 절연막을 형성하고 이어서 산화, 불화, 질화 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화 단계는 RTP 산화 공정, 플라즈마 산화 공정, 및 오존 산화 공정 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 질화 단계는 RTP 질화 공정 및 플라즈마 질화 공정 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 불화 단계는 불소 이온 주입 공정을 포함할 수 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 비휘발성 기억 소자를 제공한다.
이 소자는 반도체 기판 상에 형성된 터널 절연막, 상기 터널 절연막 상에 형성된 전하 저장막, 상기 전하 저장막 상에 형성된 블로킹 절연막, 및 상기 블로킹 절연막 상에 형성된 제어 게이트 전극을 포함하되, 상기 터널 절연막은 2층 이상의 복수의 층으로 구성되고, 상기 터널 절연막의 전도대의 가장 높은 에너지 레벨이 상기 전하 저장막과 인접하게 배치되어, 상기 터널 절연막의 전도대의 가장 높은 에너지 레벨과 상기 반도체 기판의 전도대의 에너지 레벨 사이의 차이는 상기 제어 게이트 전극에 양의 전압이 인가될 때 감소되고, 상기 터널 절연막의 가전자대의 가장 낮은 에너지 레벨과 상기 반도체 기판의 가전자대의 에너지 레벨 사이의 차이는 상기 제어 게이트 전극에 음의 전압이 인가될 때 감소된다.
본 발명의 일 실시예에 따르면, 상기 터널 절연막은 2층 이상의 복수의 층으로 구성되되, 특정 유전율 비(specific permittivity ratio)가 0.5 이상일 수 있다.
상기 상술한 바와 같이 본 발명에 의하면, 제1 터널 절연막 및 제2 터널 절연막의 복수 층 구조를 가지고, 상기 제1 터널 절연막의 밴드갭이 상기 제2 터널 절연막의 밴드갭에 비하여 작은 경우, 소거 전압 및 프로그램 전압의 인가시 터널링 장벽의 높이가 감소할 수 있다. 또한, 이에 따라, 소거 상태와 프로그램 상태의 문턱 전압 윈도우는 증가할 수 있다. 또한, 상기 문턱 전압 윈도우의 증가는 일기 동작시의 인가 전압을 감소할 수 있다. 이에 따라, 소자의 신뢰성은 향상될 수 있다.
상술한 문제점을 해결하기 위하여, 블로킹 절연막으로 고유전체막을 사용하면서, 상기 터널 절연막을 복수층 구조를 형성하여 상기 프로그램 또는 소거 동작시 인가 전압을 일정하게 유지하면서도, 문턱 전압 윈도우를 증가시키는 방법을 제안한다.
상기 터널 절연막을 통하여 흐르는 터널링 전류는 상기 터널 절연막에 인가되는 전계 및 문턱 전압의 함수일 수 있다. 구체적으로, 상기 터널링 전류는 상기 터널 절연막에 인가되는 전계의 지수함수적 의존성을 가질 수 있다. 결국, 상기 터널 절연막의 상기 문턱 전압이 낮아지면 터널링 전류가 증가할 수 있고, 또한 상기 터널 절연막에 인가되는 전계가 증가하면 상기 터널링 전류는 증가할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 설명하기 위한 사시도이다.
도 1을 참조하면, 이 실시예에 따른 비휘발성 기억 소자는 반도체 기판(100) 상에 형성된 터널 절연막(130), 상기 터널 절연막(130) 상에 형성된 전하 저장막(140), 상기 전하 저장막(140) 상에 형성된 블로킹 절연막(150), 및 상기 블로킹 절연막(150) 상에 형성된 제어 게이트 전극(160)을 포함할 수 있다. 이때, 상기 터 널 절연막(130)은 상기 반도체 기판(100) 상에 차례로 적층된 제1 터널 절연막(110) 및 제2 터널 절연막(120)을 포함할 수 있다.
상기 반도체 기판(100)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상의 실리콘막, 절연막 상의 실리콘 단결정막, 및 절연막 상의 폴리실리콘막을 구비하는 그룹에서 선택된 하나를 포함할 수 있다.
상기 제1 터널 절연막(110)은 실리콘 산화막, 실리콘 산화질화막(SiON), 고유전체 물질 중에서 적어도 하나를 포함할 수 있다. 이때, 상기 제1 터널 절연막(110)을 위한 고유전체 물질로는 알루미늄 산화막(Al2O), 하프늄산화막(HfO), 하프늄 알루미늄 산화막(HfAlO), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화질화막(HfSiON), 지르코늄 산화막(ZrO), 및 탄탈륨 산화막(Ta2O) 중에서 적어도 하나가 사용될 수 있다.
상기 제2 터널 절연막(120)은 고유전체 물질들 중의 한가지일 수 있다. 예를 들면, 상기 제2 터널 절연막(120)은 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO), 하프늄 알루미늄 산화막(HfAlO), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화질화막(HfSiON), 지르코늄 산화막(ZrO), 및 탄탈륨 산화막(Ta2O) 중에서 적어도 하나를 포함할 수 있다.
본 발명에 따르면, 상기 제2 터널 절연막(120)의 밴드갭(Eg2)은 상기 제1 터널 절연막(110)의 밴드갭(Eg1)보다 클 수 있다. 또한, 상기 제2 터널 절연막(120)과 상기 제1 터널 절연막(110)의 유전율의 비(
Figure 112007050890711-pat00006
)는 0.5 이상 일 수 있다. 따라서, 상술한 상기 제1 터널 절연막(110) 및 상기 제2 터널 절연막(120)의 물질들은 상기 제2 터널 절연막(120)의 밴드갭(Eg2)이 상기 제1 터널 절연막(110)의 밴드갭(Eg1)보다 크도록 선택된다. 또한, 상기 제2 터널 절연막(120)과 상기 제1 터널 절연막(110)의 유전율의 비(
Figure 112007050890711-pat00007
)는 0.5 이상이 되도록 상기 제2 터널 절연막(120)과 상기 제1 터널 절연막(110)의 물질들이 선택된다.
상기 제1 및 제2 터널 절연막들(110,120)의 밴드갭 및 유전율과 관련된 상술한 관계들의 기술적 의미에 대해서는, 이후 도 2 내지 도 6를 참조하여 보다 상세하게 설명될 것이다.
상기 전하 저장막(140)은 전하를 저장할 수 있는 트랩 사이트들을 갖는 물질로 형성되는 것이 바람직하다. 예컨대, 상기 전하 저장막(140)은 실리콘 질화막(Si3N), 실리콘 산화질화막(SiON), 고유전체 물질 중에서 적어도 하나를 포함할 수 있다. 이에 더하여, 상기 전하 저장막(140)은 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 게르마늄 퀀텀 돗(Ge quantum dot), 금속 퀀텀 돗(metal quantum dot), 실리콘 퀀텀 돗(silicon quantum dot)을 구비하는 그룹에서 선택된 하나 또는 이들의 적층 구조를 포함할 수 있다. 또한, 상기 전하 저장막(140)은 금속 트랩 사이트 또는 깊은 트랩 사이트(deep trap site)를 가질 수 있다. 상기 금속 트랩 사이트는 금속 도핑을 통해 형성될 수 있으며, 상기 전하 저장막의 에너지 밴드 내에 형성되는 상기 깊은 트랩 사이트는 습식 산화 공정을 통해 형성될 수 있다.
상기 블로킹 절연막(150)은 실리콘 산화막, 실리콘 산화질화막(SiON), 고유전체막 중에서 적어도 하나를 포함할 수 있다. 상기 고유전체막은 상기 터널 절연막(130)보다 유전율이 높다. 상기 고유전체막은 알루미늄 산화막(Al2O), 하프늄산화막(HfO), 하프늄 알루미늄 산화막(HfAlO), 하프늄 실리콘 산화막(HfSiO), 지르코늄 산화막(ZrO) 또는 탄탈륨 산화막(Ta2O)중에서 적어도 하나를 포함할 수 있다.
상기 제어 게이트 전극(160)은 4 eV 보다 일함수가 큰 도전성 물질일 수 있다. 예컨대, 탄탈륨질화막(TaN), 폴리시리콘(poly Si), 텅스턴(W), 텅스턴질화막(WN), 타이타늄질화막(TiN), 코발트 실리사이드(CoSix) 중에서 적어도 하나를 포함할 수 있다. 상기 제어 게이트 전극(160)은 다른 도전성 물질을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 설명하기 위한 에너지 밴드 다이어그램(band diagram)이다. 구체적으로, 도 2는 반도체 기판(100)의 페르미 준위(Fermi level, Ef0)와 제어 게이트 전극(160)의 전도대(Conduction band, Ec5)의 가장 낮은 에너지 레벨(energy level)이 같은 레벨을 이루도록, 반도체 기판(100)과 제어 게이트 전극(160) 사이에 플랫 밴드 전압(Flat Band Voltage, VFB)이 인가된 경우를 도시한다. 이때, 도 2는 상기 반도체 기판(100), 제1 터널 절 연막(110), 제2 터널 절연막(120), 전하 저장막(140), 블로킹 절연막(150) 및 제어 게이트 전극(160)으로, 각각, P형 실리콘, 하프늄 실리콘 산화막(HfSiO), 알루미늄 산화막(AlO), 실리콘 질화막(SiN) 및 탄탈늄 질화막(TaN)이 사용된, 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 예시적으로 도시한다.
도 2에서, 상기 제1 터널 절연막(110)의 영역은 제1 영역이고 유전율(permittivity)은
Figure 112007050890711-pat00008
이고, 두께는
Figure 112007050890711-pat00009
이다. 상기 제2 터널 절연막(120)의 영역은 제2 영역이고, 유전율은
Figure 112007050890711-pat00010
이고, 두께는
Figure 112007050890711-pat00011
이다. 상기 전하 저장막(140)의 영역은 제3 영역이고, 유전율은
Figure 112007050890711-pat00012
이고, 두께는
Figure 112007050890711-pat00013
이다. 상기 블로킹 절연막(150)의 영역은 제 4 영역이고, 유전율은
Figure 112007050890711-pat00014
이고, 두께는
Figure 112007050890711-pat00015
이다.
도 2를 참조하면, 상기 제1 터널 절연막(110)의 밴드갭(Eg1)은 상기 제2 터널 절연막(120)의 밴드갭(Eg2 )보다 작을 수 있다. 또한 상기 제2 터널 절연막(120)의 밴드갭(Eg2)은 상기 전하 저장막(140)의 밴드갭(Eg3) 보다 클 수 있다. 상기 전하 저장막(140)의 밴드갭(Eg3) 은 상기 블로킹 절연막(150)의 밴드갭(Eg4) 보다 작을 수 있다. 또한, 상기 전하 저장막(140)의 전자 친화도(electron affinity,
Figure 112007050890711-pat00016
)는 제2 터널 절연막(120)의 전자 친화도(
Figure 112007050890711-pat00017
) 보다 클 수 있다. 상기 전하 저장막(140)에서 상기 제2 터널 절연막(120)을 터널링하기 위한 전자의 에너지 장벽(energy barrier)의 높이(
Figure 112007050890711-pat00018
)와 상기 전하 저장막(140)에서 상기 제2 터널 절연막(120) 을 터널링 하기 위한 홀의 에너지 장벽의 높이(
Figure 112007050890711-pat00019
)는 다를 수 있다.
상기 반도체 기판(100)의 전도대의 전자가 상기 전하 저장막(140)으로 터널링하기 위한 문턱 에너지(
Figure 112007050890711-pat00020
)와 상기 반도체 기판(100)의 가전자대(valence band)의 홀이 상기 전하 저장막(140)으로 터널링하기 위한 문턱 에너지(threshold energy,
Figure 112007050890711-pat00021
)는 다를 수 있다.
본 발명에서 에너지(E)와 전위(V)는 E=eV의 관계에 있으므로, 에너지와 전위를 혼용하여 써도 무방하다.
도 3은 본 발명의 일 실시예에 따른 소거 상태의 비휘발성 기억 소자의 전하밀도(a), 전계(b), 전자의 에너지(c)를 설명하기 위한 도면들이다. 기호는 도 2에서 설명한 바와 같다.
도 3(a)를 참조하면, 상기 전하 저장막(140)에 축적된 전하들은 인가 전압(V0)에 의하여 모두 제거되었다. 이 경우, 상기 반도체 기판(100) 및 상기 제어 게이트 전극(160)에만 표면전하가 존재할 수 있다.
도 3(b)는 소거 동작이 완료된 상태의 제1 터널 절연막(110), 제2 터널 절연막, 전하 저장막(140), 및 블로킹 절연막(150)의 전계를 나타낸다. 다만, 상기 전하 저장막(140)에 저장된 전하는 인가 전압(V0)에 의하여 모두 제거된다. 각 영역에서의 전계는 캐패시터 전압 분배 모델에 의하여 쉽게 계산될 수 있다.
소거 동작이 완료된 경우, 각 영역에서의 전계는 경계조건(boundary condition)에 의하여 각 영역에서의 유전율에 의하여 결정된다. 알루미늄 산화막인 상기 제2 터널 절연막(120)에 인가되는 전계는 유전율 차이에 의하여 하프늄 실리콘 산화막인 상기 제1 터널 절연막(110)에 인가되는 전계에 비하여 클 수 있다. 다만, 일반적으로 하프늄 실리콘산화막의 유전상수는 12 정도이고, 알루미늄 산화막의 유전 상수는 10 정도일 수 있다. 여기서 유전 상수는 매질의 유전율과 진공의 유전율의 비율로 정의된다.
소거 동작시, 상기 반도체 기판(100)의 홀의 터널링 전류는 상기 제1 및 제2 터널 절연막들(110, 120)에 인가되는 전계와 상기 반도체 기판(100)의 가전자대와 상기 제2 터널 절연막(120)의 가전자대의 에너지 차이(홀 터널링 문턱 에너지,
Figure 112007050890711-pat00022
)에 의존할 수 있다.
도 3(c)를 참조하면, 상기 홀 터널링 문턱 에너지(
Figure 112007050890711-pat00023
)는 도 2에서 설명한 플랫 밴드의 경우에 비하여 상기 제1 터널 절연막(110)의 전압 강하(V1)만큼 감소할 수 있다. 따라서, 상기 반도체 기판(100)의 홀이 상기 터널 절연막(130)을 통과하는 터널링 전류는 증가할 수 있다. 한편, 상기 전하 저장막(140)의 전가가 상기 제2 터널 절연막(120)을 터널링하기 위한 문턱 에너지(
Figure 112007050890711-pat00024
)은 소거 전압(V0)의 인가에 불구하고 변하지 않는다.
따라서, 상기 소거 동작시의 상기 터널 절연막(130)을 통하여 흐르는 전류는 홀에 의한 전류가 많을 수 있다.
상기 소거 동작시, 상기 제1 및 제2 터널 절연막(120)에 인가되는 전계는 캐 패시터 전압 분배 모델(capacitor voltage divider model)에 의하여 계산될 수 있다.
즉, 캐패시터 전압 분배 모델에 의하면, 상기 제1 터널 절연막(110), 및 상기 제2 터널 절연막(120)에 인가되는 전계들(E1, E2) 및 전압들(V1,V2)은 다음과 같이 주어질 수 있다.
Figure 112007050890711-pat00025
여기서, 상기 제1 터널 절연막(110)의 영역은 제1 영역이고 유전율은
Figure 112007050890711-pat00026
이고, 두께는
Figure 112007050890711-pat00027
이다. 상기 제2 터널 절연막(120)의 영역은 제2 영역이고, 유전율은
Figure 112007050890711-pat00028
이고, 두께는
Figure 112007050890711-pat00029
이다. 상기 전하 저장막(140)의 영역은 제3 영역이고, 유전율은
Figure 112007050890711-pat00030
이고, 두께는
Figure 112007050890711-pat00031
이다. 상기 블로킹 절연막(150)의 영역은 제 4 영역이고, 유전율 은
Figure 112007050890711-pat00032
이고, 두께는
Figure 112007050890711-pat00033
이다. 소거 동작시의 인가 전압은 V0이다.
여기서, 상기 유효 실리콘 산화막 두께(EOT, effective silicon oxide thickness)는 다음과 같이 주어질 수 있다.
Figure 112007050890711-pat00034
여기서,
Figure 112007050890711-pat00035
는 실리콘 산화막의 유전율이다.
상기 제1 터널 절연막(110)의 유전율 또는 두께가 증가하면, 상기 제1 터널 절연막(110)에 인가되는 전계(E1)는 감소한다. 또한, 상기 제2 터널 절연막(120)의 유전율 또는 두께가 증가하면, 상기 제2 터널 절연막(120)에 인가되는 전계(E2)는 감소한다.
한편, 상기 제1 터널 절연막(110)의 두께가 증가함에 따라, 상기 제1 터널 절연막(110)에 인가되는 전압(V1)은 증가한다. 한편, 상기 제1 터널 절연막(110)의 유전율이 증가함에 따라 상기 제1 터널 절연막(110)에 인가되는 전압(V1)은 감소한다.
또한, 상기 제2 터널 절연막(120)의 두께가 증가하면 상기 제2 터널 절연막(120)에 인가되는 전압(V2)은 증가하고, 상기 제2 터널 절연막(120)의 유전율이 증가하면 상기 제2 터널 절연막(120)에 인가되는 전압(V2)은 감소한다.
즉, 상기 제1 터널 절연막(110)의 유전율을 감소시면, 상기 제1 터널 절연막(110)에 높은 전계가 인가되고, 상기 제1 터널 절연막(110)에 인가되는 전압 강하(V1)가 증가된다. 이에 따라, 상기 홀 터널링 문턱 에너지(
Figure 112007050890711-pat00036
)가 V1만큼 감소하고, 상기 제1 터널 절연막(110)에 인가되는 전계가 증가하여, 상기 홀 터널링 전류는 증가하게 된다.
상기 제1 터널 절연막(110)의 두께를 증가시키면, 상기 제1 터널 절연막에 인가되는 전계는 감소하나, 상기 제1 터널 절연막에 인가되는 전압(V1)은 증가한다. 따라서, 상기 제1 터널 절연막(110)의 두께의 증가는 일정한 한계를 가질 수 있다. 즉, 상기 홀 터널링 전류는 상기 제1 터널 절연막(110)의 전계(E1)와 상기 홀 터널링 문턱 에너지(
Figure 112007050890711-pat00037
)의 함수일 수 있으므로, 상기 제1 터널 절연막의 두께는 최적의 값을 가질 수 있다. 상기 제1 터널 절연막의 두께의 최적값은 상기 제1 터널 절연막(110)의 유전율 및 상기 제2 터널 절연막(120)의 유전율에 의존할 수 있다.
상기 전하 저장막(140) 및 상기 블로킹 절연막(150)의 특성(유전율, 두께, 트랩 전하 밀도) 및 기 제1 터널 절연막(110) 및 제2 터널 절연막(120)의 유전율을 고정시키고, 상기 제1 터널 절연막(110) 및 상기 제2 터널 절연막(120)의 EOT를 증가시킨 경우, 상기 제1 터널 절연막(110) 및 상기 제2 터널 절연막(120)에 인가되는 전계들은 감소할 수 있다. 다만, 상기 제1 터널 절연막(110)의 전압 강하(V1)는 상기 제1 터널 절연막(110)의 두께의 증가에 따라 증가할 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 제1 터널 절연막(110)과 제2 터널 절연막(120)의 유전율 비와 두께 비에 따른 제1 터널 절연막(110)의 전압 강하(V1)를 보여주는 도면이다. 기호는 도 2에서 설명한 바와 같다.
상기 터널 절연막(130)은 적층 구조를 가지고 있다. 즉, 터널 절연막(130)은 제1 터널 절연막(110)과 제2 터널 절연막(120)으로 구성된다. 도 4는 제2 터널 절연막(120)의 유전율과 상기 제1 터널 절연막(110)의 유전율의 비(
Figure 112007050890711-pat00038
)에 따른, 상기 터널 절연막(130) 전체의 전압 강하에 대한 상기 제1 터널 절연막(110)의 전압 강하의 비(barrier height modulation factor, BHM factor)를 나타낸다. BHM factor는 다음과 같이 주어진다.
Figure 112007050890711-pat00039
상기 제2 터널 절연막(120)의 유전율과 상기 제1 터널 절연막(110)의 유전율의 비(
Figure 112007050890711-pat00040
)가 증가하면, 상기 BHM factor는 증가한다. 상기 BHM factor를 증가시키면, 상기 제1 터널 절연막(110)에 인가되는 전압(V1)이 증가한다. 따라서, V1이 증가하면, 상기 홀 터널링 문턱 에너지(
Figure 112007050890711-pat00041
)을 감소시키어, 홀 터널링 전류를 증가 시킬 수 있다.
절연막의 유전율은 일반적으로 상기 절연막의 밴드갭과 관련이 있을 수 있다. 즉, 절연막의 유전율이 증가하면, 상기 절연막의 밴드갭이 감소하는 경향성이 있다. 예를 들어, 제1 터널 절연막(110)으로 실리콘 산화막을 사용하고, 제2 터널 절연막(120)으로 알루미늄 산화막을 사용하면, 상기 제1 터널 절연막(110)의 밴드갭이 상기 알루미늄 산화막의 밴드갭 보다 클 수 있다. 이러한 경우에는, 상술한 홀 터널링 문턱 에너지의 강하 현상이 발생하지 않을 수 있다. 따라서, 상술한 홀 터널링 문턱 에너지의 강하 현상은 상기 제1 터널 절연막(110)의 밴드갭이 상기 제2 터널 절연막(120)의 밴드갭 보다 작은 경우에 발생한다.
따라서, 상술한 홀 터널링 문턱 에너지의 강하 현상을 발생시키기 위하여, 일반적인 물질에서는 제1 터널 절연막(110)의 유전율이 상기 제2 터널 절연막(120)의 유전율 보다 클 수 있다. 다만, 상기 제2 터널 절연막(120)의 유전율과 상기 제1 터널 절연막(110)의 유전율의 비(
Figure 112007050890711-pat00042
)는 클 수록, 상기 BHM factor는 증가한다.
본 발명의 일 실시예에 따르면, 상기 제1 터널 절연막(110)으로 하프늄 실리콘 산화 질화막(HfSiOxNy)를 사용하고, 상기 제2 터널 절연막(120)으로 알루미늄 산화막(Al2O3)를 사용할 수 있다. 이 경우, x와 y의 비율을 조절하면, 상기 제1 터널 절연막(110)의 유전율 및 밴드갭을 조절할 수 있고, 상기 제2 터널 절연막(120)의 유전율과 상기 제1 터널 절연막(110)의 유전율의 비(
Figure 112007050890711-pat00043
)는 0.5 내지 1 이내일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 터널 절연막(110)으로 알루미늄 산화막(Al2O3)을 사용하고, 상기 제2 터널 절연막(120)으로 실리콘 산화막(SiO2)을 사용할 수 있다. 이 경우, 상기 제2 터널 절연막(120)의 유전율과 상기 제1 터널 절연막(110)의 유전율의 비(
Figure 112007050890711-pat00044
)는 0.37 정도일 수 있다. 다만, BHM factor가 작을 수 있어, 상술한 홀 터널링 문턱 에너지의 강하 현상은 작게 나타날 수 있다.
또한, 상기 제2 터널 절연막(120)의 두께와 상기 제1 터널 절연막(110)의 두께의 비(터널 절연막 두께 비, t2/t1)에 따라, 상기 BHM factor는 변할 수 있다. 즉, 상기 터널 절연막 두께 비(t2/t1)가 감소하면, 상기 BHM factor는 증가할 수 있다. 다만, 상기 제1 터널 절연막(110)의 두께의 증가는 상술한 것처럼 제1 터널 절연막(110)의 전계를 감소시킨다. 따라서, 소거 동작시, 홀 터널링 전류는 최적의 제1 터널 절연막(110)의 두께를 가질 수 있다.
한편, 본 발명의 변형된 실시예에 따르면, 상술한 BHM factor는 터널 절연막(130)이 2층 이상의 구조를 가지는 경우에도 일반화될 수 있다. 즉, 상기 BHM factor는 상기 터널 절연막(130) 전체의 전압강화에 대한 상기 전하 저장막에 가장 인접한 터널 절연막 층의 전압 강하를 제외한 나머지 터널 절연막 층들의 전압 강하의 비율이다. 또한 터널 절연막이 2층 구조를 가진 경우, 상기 제2 터널 절연막(120)의 유전율과 상기 제1 터널 절연막(110)의 유전율의 비(
Figure 112007050890711-pat00045
)이다. 한편, 터널 절연막이 3층 이상의 구조를 가진 경우, 유전율 비는
Figure 112007050890711-pat00046
같이 변경될 수 있다. 4층 이상의 경우에도 일반화될 수 있다. 즉, 일반화된 최상부의 터널 절연막 층과 그 하부의 터널 절연막 층들의 유효 유전율 비를 특정 유전율 비(specific permittivity ratio)로 정의한다. 따라서, 복수 층 구조를 가지는 터널 절연막에서 상기 특정 유전율 비는 0.5 이상일 수 있다.
Figure 112007050890711-pat00047
여기서
Figure 112007050890711-pat00048
이다.
도 5는 본 발명의 일 실시예에 따른 프로그램 전압의 인가 상태의 비휘발성 기억 소자의 전하밀도(a), 전계(b), 전자의 에너지(c)를 설명하기 위한 도면들이다. 기호는 도 2에서 설명한 바와 같다.
도 5(a)를 참조하면, 프로그램 전압(V0)을 인가한 직후의 상태로 상기 전하 저장막(140)에 축적된 전하들은 존재하지 않는다. 이 경우, 상기 반도체 기판(100) 및 상기 제어 게이트 전극(160)에만 전하가 존재할 수 있다. P형의 상기 반도체 기판(100)은 고갈(depletion)되어 음의 공간 전하(space charge)를 구비하고, 상기 반도체 기판(100)의 표면은 인버전 상태(inversion state)로 표면전하(surface charge)를 가질 수 있다.
도 5(b)는 프로그램 전압(V0)가 인가된 직후의 제1 터널 절연막(110), 제2 터널 절연막, 전하 저장막(140), 및 블로킹 절연막(150)의 전계를 나타낸다. 상기 반도체 기판(100)의 고갈(depletion)에 의한 상기 반도체 기판(100)에서의 전압 강하를 무시한다면, 도 3에서 상술한 것처럼, 축전기 전압 분배 모델에 의하여 각 영역에서 인가되는 전압, 전계를 구할 수 있다. 만약, 반도체 기판(100)에서 표면 전위(surface potential)을 고려한 경우에도 상기 인가 전압에서 상기 반도체 기판(100)의 표면전위를 빼주면, 같은 결과를 얻을 수 있다.
각 영역에서의 전계는 경계조건(boundary condition)에 의하여 각 영역에서의 유전율에 의하여 결정된다. 알루미늄 산화막인 상기 제2 터널 절연막(120)에 인가되는 전계는 유전율 차이에 의하여 하프늄 실리콘 산화막인 상기 제1 터널 절연막(110)에 인가되는 전계에 비하여 클 수 있다.
도 5(c)를 참조하면, 상기 반도체 기판(100)의 전자의 터널링 전류는 상기 제1 및 제2 터널 절연막(120)에 인가되는 전계와 상기 반도체 기판(100)의 전도대와 상기 제2 터널 절연막(120)의 전도대의 에너지 차이(전자 터널링 문턱 에너지,
Figure 112007050890711-pat00049
)에 의존할 수 있다.
상기 전자 터널링 문턱 에너지(
Figure 112007050890711-pat00050
)는 상기 플랫 밴드의 경우에 비하여 상기 제1 터널 절연막(110)의 전압 강하(V1)만큼 감소할 수 있다. 따라서, 상기 반 도체 기판(100)의 전자가 상기 터널 절연막(130)을 통과하는 터널 전류는 증가할 수 있다. 한편, 상기 전하 저장막(140)의 홀이 상기 제2 터널 절연막(120)을 터널링하기 위한 문턱 에너지(
Figure 112007050890711-pat00051
)은 프로그램 전압(V0)의 인가에 불구하고 변하지 않을 수 있다.
따라서, 상기 프로그램 동작시의 상기 터널 절연막(130)을 통하여 흐르는 전류는 전자에 의한 전류가 많을 수 있다.
상기 프로그램 동작시, 상기 제1 및 제2 터널 절연막(120)에 인가되는 전계는 도 3에서 설명한 것처럼, 캐패시터 전압 분배 모델에 의하여 계산될 수 있다.
따라서, 상기 제1 및 제2 터널 절연막을 터널링하기 위한 전자의 문턱 에너지는 상기 제1 터널 절연막의 전압 강하(V1)만큼 감소할 수 있다. 도 3에서 상술한 것처럼, 상기 제1 터널 절연막의 전압 강하(V1)는 같은 값으로 주어질 수 있다.
다만, 프로그램 전압(V0)의 인가의 경우에도, 상기 제1 터널 절연막의 밴드갭(Eg1)은 상기 제2 터널 절연막의 밴드갭(Eg2) 보다 작아야 전자의 터널링을 위한 문턱 에너지(또는 문턱 전압) 강하 현상이 발생할 수 있다.
통상적으로, 상기 절연막의 밴드갭은 유전율과 연관되어 있으므로, 실질적으로 제2 터널 절연막(120)의 유전율은 상기 제1 터널 절연막(110)의 유전율 보다 작을 수 있다.
도 6은 본 발명의 일 실시예에 따른 제1 터널 절연막 및 제2 터널 절연막의 두께들에 따른 프로그램 상태와 소거 상태의 문턱 전압 차이(문턱 전압 윈도우) 및 유전체 전부의 유효 실리콘 산화막 두께를 나타내는 도면이다. 기호는 도 2에서 설명한 바와 같다.
도 6을 참조하면, 상기 제1 터널 절연막(110)으로 하프늄 실리콘 산화막(HfSiO)을 사용하였고, 상기 제2 터널 절연막(120)으로 알루미늄 산화막(Al2O3)을 사용하였고, 전하 저장막(140)은 실리콘 질화막을 사용하였고, 블로킹 절연막(150)은 알루미늄 산화막을 사용하였다. 이 경우, 프로그램 전압과 소거 전압은 동일한 조건을 사용하였다. 또한, 상기 전하 저장막(140)과 상기 블로킹 절연막(150)은 상기 제1 터널 절연막(110) 및 상기 제2 터널 절연막(120)의 두께들이 변함에도 불구하고, 동일한 조건을 사용하였다.
유전체 전부의 상기 유효 실리콘 산화막 두께(EOT, effective silicon oxide thickness)는
Figure 112007050890711-pat00052
이다. 여기서,
Figure 112007050890711-pat00053
는 실리콘 산화막의 유전율이다. 상기 EOT의 증가는 도 3에서 설명한 것처럼, 제1 터널 절연막(110)에 인가되는 전계에 영향을 미칠 수 있다. 그러나 제1 및 제2 터널 절연막을 구비한 CTF 기억 소자에서, 상기 EOT의 증가는 원칙적으로 상기 문턱 전압의 차이(
Figure 112007050890711-pat00054
)에 영향을 미치지 않을 수 있다.
구체적으로, 근사적으로 상기 문턱 전압 윈도우(
Figure 112007050890711-pat00055
)는 다음과 같이 주어질 수 있다.
Figure 112007050890711-pat00056
여기서, 상기 전하 저장막(140)에 쌓인 전하량은
Figure 112007050890711-pat00057
이고, 상기 블로킹 절연막(150)의 정전용량은
Figure 112007050890711-pat00058
이다. 따라서, 상기 전하 저장막(140)의 정전용량(
Figure 112007050890711-pat00059
)을 일정하게 유지하였으므로, 상기 전하 저장막(140)에 쌓인 전하량(
Figure 112007050890711-pat00060
)은 원칙적으로 상기 제1 및 제2 터널 절연막(120)의 두께들에 따라 변하지 않을 수 있다. 예를 들면, 단일 터널 절연막을 사용한 CTF 기억 소자의 경우, 상기 문턱 전압의 차이(
Figure 112007050890711-pat00061
)는 상기 단일 터널 절연막의 두께를 변화시켜도 변하지 않을 수 있다.
그러나, 도 6을 참조하여, 본 발명에 의하면, 상기 터널 절연막(130)으로 고유전체를 복수층 구조로 배치한 경우의
Figure 112007050890711-pat00062
는 상기 터널 절연막(130)을 실리콘 산화막의 단일층으로 사용한 경우의
Figure 112007050890711-pat00063
보다 증가하였다. 상기 고유전체 복수층 구조의 터널 절연막(130)을 가진 경우의
Figure 112007050890711-pat00064
의 증가는 상기 전하 저장막(140)에 쌓인 전하량(
Figure 112007050890711-pat00065
)에 기인한다고 해석할 수 있다. 즉, 프로그램 상태의 경우, 더 많은 전하가 상기 전하 저장막(140)에 축적된 것으로 해석될 수 있다. 따라서, 상기 전하 저장막(140)에 쌓인 전하량(
Figure 112007050890711-pat00066
)의 증가에 의하여
Figure 112007050890711-pat00067
는 증가할 수 있다. 상술한 것처럼, 상기 전하 저장막에 쌓인 전하량(
Figure 112007050890711-pat00068
)의 증가는 전자의 터널링 문 턱 전압의 강하(V1)로 해석될 수 있다.
또한, 상기 복수 층의 터널 절연막의 두께 비를 변경시킨 경우, 비율에 따라 큰 의존성을 보이지는 않았다. 도 3에서 상술한 것처럼, 상기 제1 터널 절연막(110)의 두께의 증가는 제1 터널 절연막(110)에 인가되는 전압을 증가시키지만, 상기 제1 터널 절연막(110)에 인가되는 전계(E1)를 감소시므로 상기 제1 터널 절연막(110)의 두께의 증가함에 따라
Figure 112007050890711-pat00069
의 증가를 발생시키지 않을 수 있다. 다만, 상기 제1 터널 절연막(110) 및 제2 터널 절연막(120)의 최적의 두께 비는 있을 수 있다.
고유전체를 사용하는 복수 층 구조의 터널 절연막(130)은 EOT를 증가시킬 수 있으며, 상기 EOT의 증가에 불구하고
Figure 112007050890711-pat00070
는 증가함을 알 수 있었다. 그 결과, 상기 터널 절연막(130)의 물리적 두께를 증가시킬 수 있으며, 상기 터널 절연막의 막 두께의 균일성(thickness uniformity)을 확보하는데 유리하다.
또한, 터널링 문턱 에너지 강하 현상을 이용하는 복수 층 구조의 터널 절연막(130) 구조를 가지는 비휘발성 기억 소자는 블로킹 절연막의 변경없이
Figure 112007050890711-pat00071
를 증가시킬 수 있다. 이에 따라, 상기 읽기 동작시의 동작 전압을 감소시키어, 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 터널 절연막(130)은 2층 구조에 한정되는 것은 아니며, 3층 이상이 구조에도 적용될 수 있다. 다만, 상기 터널 절연 막의 밴드갭은 전하 저장막으로 갈수록 증가할 수 있다.
본 발명의 변형된 실시예에 따르면, 터널 절연막(130)이 3층 구조를 구비한 경우, 전하 저장막에 인접한 제3 터널 절연막의 밴드갭은 실리콘 기판에 인접한 제1 터널 절연막의 밴드갭 보다 클 수 있고, 중간 층인 제2 터널 절연막의 밴드갭은 상기 제1 터널 절연막의 밴드갭 보다 밴드갭을 가질 수 있다. 이 경우에도 상술한 터널링 문턱 에너지 강하 현상이 발생할 수 있다.
다시, 도 1을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명한다.
본 발명의 일 실시예에 따르면, 상기 제1 터널 절연막(110) 또는 상기 제2 터널 절연막(120)은 산화, 불화 및 질화 중의 적어도 한가지를 통해 처리될 수 있다. 이러한 단계들은 상기 제1 터널 절연막(110) 또는 상기 제2 터널 절연막(120) 내의 벌크 트랩 밀도를 감소시키는데 기여할 수 있다.
구체적으로, 상기 산화 처리는 산소 원자를 포함한 가스 분위기에서 실시될 수 있다. 산화 처리의 방법으로는, 빠른 열 산화(rapid thermal oxidation), 플라즈마 산화(plasma oxidation), 및 오존 산화(O3 oxidation) 중에서 적어도 하나가 사용될 수 있다. 상기 불화 처리는 불소를 포함한 가스 분위기에서 열공정 또는 불소 이온 주입 공정 중에서 적어도 하나를 실시하는 단계를 포함할 수 있다. 상기 질화 처리는, 질소를 포함한 가스 분위기에서, 빠른 열 질화(rapid thermal nitridation), 플라즈마 질화(plasma nitridation) 중에서 적어도 하나를 실시하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 터널 절연막(130), 상기 전하 저장막(140), 블로킹 절연막(150), 블로킹 절연막(150) 및 제어 게이트 도전막을 형성하고, 패터닝하여 제어 게이트 전극(160)이 형성될 수 있다. 상기 제어 게이트 전극(160)의 측면에는 스페이서(미도시)를 형성하는 단계를 더 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 설명하기 위한 에너지 밴드 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 소거 상태의 비휘발성 기억 소자의 전하밀도, 전계, 전자의 에너지를 설명하기 위한 도면들이다.
도 4은 는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 제1 터널 절연막과 제2 터널 절연막의 유전율 비와 두께 비에 따른 제1 터널 절연막의 전압 강하(V1)를 보여주는 도면이다.
도 5는 본 발명의 일 실시예에 따른 프로그램 전압의 인가 상태의 비휘발성 기억 소자의 전하밀도, 전계, 전자의 에너지를 설명하기 위한 도면들이다.
도 6은 본 발명의 일 실시예에 따른 제1 터널 절연막 및 제2 터널 절연막의 두께들에 따른 프로그램 상태와 소거 상태의 문턱 전압 차이(문턱 전압 윈도우) 및 유전체 전부의 유효 실리콘 산화막 두께를 나타내는 도면이다.

Claims (21)

  1. 반도체 기판 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 전하 저장막;
    상기 전하 저장막 상에 형성된 블로킹 절연막; 및
    상기 블로킹 절연막 상에 형성된 제어 게이트 전극을 포함하되,
    상기 터널 절연막은 상기 반도체 기판 상에 차례로 적층된 제1 터널 절연막 및 제2 터널 절연막을 포함하고, 상기 제2 터널 절연막의 밴드갭은 상기 제1 터널 절연막의 밴드갭 보다 큰 것을 특징으로 하는 비휘발성 기억 소자.
  2. 제1 항에 있어서,
    상기 제2 터널 절연막의 유전율과 상기 제1 터널 절연막의 유전율의 비(
    Figure 112007050890711-pat00072
    )는 0.5 이상인 것을 특징으로 하는 비휘발성 기억 소자.
  3. 제2 항에 있어서,
    상기 제2 터널 절연막의 전자친화력은 상기 전하 저장막의 전자 친화도(electron affinity)보다 작은 것을 특징으로 하는 비휘발성 기억 소자.
  4. 제2 항에 있어서,
    상기 제2 터널 절연막의 밴드갭은 상기 전하 저장막의 밴드갭보다 큰 것을 특징으로 하는 비휘발성 기억 소자.
  5. 제2 항에 있어서,
    상기 제1 터널 절연막은 산화, 질화 및 불화 중에서 적어도 하나를 포함하며, 이에 의하여 상기 제1 터널 절연막 내의 벌크 트랩 밀도를 감소시킨 것을 특징으로 하는 비휘발성 기억 소자.
  6. 제2 항에 있어서,
    상기 제2 터널 절연막은 산화, 질화 및 불화 중에서 적어도 하나를 포함하여 상기 제2 터널 절연막 내의 벌크 트랩 밀도를 감소시킨 것을 특징으로 하는 비휘발성 기억 소자.
  7. 제 5 또는 6 항에 있어서,
    상기 산화, 질화, 또는 상기 불화는 이온 주입에 의하여 벌크 트랩 밀도를 감소시킨 것을 특징으로 하는 비휘발성 기억 소자.
  8. 제1항에 있어서,
    상기 전하 저장막의 밴드갭이 상기 제1 터널 절연막의 밴드갭보다 큰 비휘발성 기억 소자.
  9. 반도체 기판 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 전하 저장막;
    상기 전하 저장막 상에 형성된 블로킹 절연막; 및
    상기 블로킹 절연막 상에 형성된 제어 게이트 전극을 포함하되,
    상기 터널 절연막은 2층 이상의 복수의 층으로 구성되고, 상기 터널 절연막의 전도대의 가장 높은 에너지 레벨이 상기 전하 저장막과 인접하게 배치되어,
    상기 터널 절연막의 전도대의 가장 높은 에너지 레벨과 상기 반도체 기판의 전도대의 에너지 레벨 사이의 차이는 상기 제어 게이트 전극에 양의 전압이 인가될 때 감소되고,
    상기 터널 절연막의 가전자대의 가장 낮은 에너지 레벨과 상기 반도체 기판의 가전자대의 에너지 레벨 사이의 차이는 상기 제어 게이트 전극에 음의 전압이 인가될 때 감소되는 것을 특징으로 하는 비휘발성 기억 소자.
  10. 제9항에 있어서,
    상기 터널 절연막은 제1 터널 절연막 및 제2 터널 절연막을 포함하되,
    상기 제2 터널 절연막의 유전율과 상기 제1 터널 절연막의 유전율의 비(ε2/ε1)가 0.5 이상인 것을 특징으로 하는 비휘발성 기억 소자.
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