KR101259551B1 - 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 53
- 238000009413 insulation Methods 0.000 title description 2
- 230000008569 process Effects 0.000 claims abstract description 35
- 230000007547 defect Effects 0.000 claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 238000003860 storage Methods 0.000 claims abstract description 19
- 230000000903 blocking effect Effects 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000005121 nitriding Methods 0.000 claims description 43
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 32
- 239000007789 gas Substances 0.000 claims description 26
- 230000004888 barrier function Effects 0.000 claims description 18
- 229910052757 nitrogen Inorganic materials 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 239000002159 nanocrystal Substances 0.000 claims description 6
- 238000004549 pulsed laser deposition Methods 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 238000005240 physical vapour deposition Methods 0.000 claims description 5
- 238000005566 electron beam evaporation Methods 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000002207 thermal evaporation Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims 2
- 239000010408 film Substances 0.000 description 115
- 239000010410 layer Substances 0.000 description 30
- 230000005641 tunneling Effects 0.000 description 10
- 238000009825 accumulation Methods 0.000 description 4
- 238000001228 spectrum Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Abstract
본 발명은 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 반도체 기판 상에 제 1 터널 절연막을 형성하는 단계; 상기 제 1 터널 절연막 상에 제 2 터널 절연막을 형성하는 단계; 상기 제 2 터널 절연막에 열공정을 통한 제 1 질화처리하는 단계; 상기 제 1 질화처리한 상기 제 2 터널 절연막에 열공정을 통한 제 2 질화처리하는 단계; 상기 제 2 터널 절연막 상에 전하 축적층을 형성하는 단계; 상기 전하 축적층 상에 블로킹 절연막을 형성하는 단계; 및 상기 블로킹 절연막 상에 게이트 전극층을 형성하는 단계;를 수행하는 것을 특징으로 한다.
Description
본 발명은 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 특히 고유전율 터널 배리어 절연막에 질화처리를 하여 결함(defect)를 적게 함으로써, 터널 절연막 내부에 전하가 축적되는 것을 방지할 수 있는 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
종래 플래시 메모리 소자에서는, 게이트 형성 공정시 터널 절연막은 단일층으로 형성하였다.
그런데, 플래시 메모리 소자가 고집적화되어 가면서 단일층의 터널 절연막의 두께가 8nm 이하로 얇아지면서, 정전용량(Capacitance)을 일정한 값으로 유지하지 못해 누설전류가 증가하는 문제가 생겼다.
이러한 문제를 해결하기 위해 터널 절연막을 형성할 때, 저유전물질(low-k)과 고유전물질(high)을 적층한 VARIOT(VARIable Oxide Thickness) 배리어 구조가 개발되었다. 터널 절연막을 복수개 적층한 VARIOT 배리어 구조의 경우, 단일 터널 절연막에 비해 물리적 두께가 두꺼워 누설전류를 감소시키는 효과를 얻을 수는 있었다.
그런데 이렇게 저유전물질(low-k)과 고유전물질(high-k)을 적층한 VARIOT 배리어 구조에서, 고유전물질(high-k)의 제 2 터널 절연막은 결함(defect)이 많다는 문제가 있다. 이러한 결함(defect)에 의해 제 2 터널 절연막을 터널링하여야 하는 전자와 정공이 제 2 터널 절연막을 터널링하지 못하고, 제 2 터널 절연막 내부에 축적되는 심각한 문제가 생겼고, 이는 플래시 메모리 소자의 성능 감소를 가져왔다. 따라서 전자와 정공이 고유전물질(high-k)의 제 2 터널 절연막을 터널링할 수 있도록 결합(defect)을 줄인 플래시 메모리 소자의 개발이 시급하다.
본 발명은 상기의 문제를 해결하기 위한 것으로, NH3 가스 분위기에서 제 1 질화처리함으로써, 고유전율의 산화막인 제 2 터널 절연막의 결함(defect)을 줄일 수 있는 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 실시예에 의하면, 제 1 질화처리 후에 NO 가스 분위기에서 제 2 질화처리를 수행함으로써, 제 1 질화처리를 위해 주입한 NH3 가스 분위기 중 제 2 터널 절연막 내부에 존재하는 불안정한 질소 성분을 제거할 수 있는 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예에 의하면, 제 2 터널 절연막의 결함이 감소하여 제 2 터널 절연막의 전하 축적 현상이 감소함으로써, 보다 궁극적으로는 낮은 게이트 전압에서 초고속으로 동작할 수 있으며, 이러한 초고속 동작 중에도 터널 절연막에 인가되는 스트레스가 감소하여 신뢰성이 향상된 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명의 실시예에 따른 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법은, 반도체 기판 상에 제 1 터널 절연막을 형성하는 단계; 상기 제 1 터널 절연막 상에 제 2 터널 절연막을 형성하는 단계; 상기 제 2 터널 절연막에 열공정을 통한 제 1 질화처리하는 단계; 상기 제 1 질화처리한 상기 제 2 터널 절연막에 열공정을 통한 제 2 질화처리하는 단계; 상기 제 2 터널 절연막 상에 전하 축적층을 형성하는 단계; 상기 전하 축적층 상에 블로킹 절연막을 형성하는 단계; 및 상기 블로킹 절연막 상에 게이트 전극층을 형성하는 단계;를 수행하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법은, 상기 제 1 질화처리 하는 단계에서 NH3 가스 분위기에서 질화처리하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법은, 상기 제 2 질화처리 하는 단계에서 NO 가스 분위기에서 질화처리하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법은, 상기 제 2 질화처리 하는 단계에서 상기 NO 가스 분위기에서 질화처리한 후, 700℃ 내지 1000℃의 온도에서 열처리하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법은, 상기 제 2 터널 절연막이 Hf-silicate, Zr-silicate, Ti-silicate 또는 Nb-silicate로 이루어진 물질 중 적어도 하나를 포함하여 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법은, 상기 제 2 터널 절연막이 원자층 증착법(Atomic Layer Deposition: ALD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 물리적 기상 증착법(Physical Vapordeposition: PVD), 펄스 레이저 증착법(Pulsed Laser Deposition: PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron Beam Evaporation) 및 분자선 에피택시 증착법(Molecular Beam Epitaxy: MBE) 중 어느 하나를 이용하여 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법은, 상기 전하 축적층이 금속, 반도체 또는 산화물 나노결정을 가지는 나노 부유 게이트, Si3N4, ZrO2 또는 HfO2 중 어느 하나를 포함하는 전하 트랩층 또는 폴리실리콘을 이용한 부유 게이트 중 적어도 어느 하나를 포함하여 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법은, 상기 게이트 전극층이 일함수(work function)가 4.5 eV 내지 6 eV가 되는 물질로 형성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 고유전율 터널 절연막을 포함하는 플래시 메모리 소자는, 반도체 기판; 상기 반도체 기판 상에 형성된 제 1 터널 절연막; 상기 제 1 터널 절연막 상에 형성된 제 2 터널 절연막; 상기 제 2 터널 절연막 상에 형성된 전하 축적층; 상기 전하 축적층 상에 형성된 블로킹 절연막; 및 상기 블로킹 절연막 상에 형성된 게이트 전극층;을 포함하여 구성되되, 상기 제 2 터널 절연막은 상기 제 2 터널 절연막의 결함(defect)를 제거하기 위해 제 1 질화처리하고, 제 1 질화처리에 의해 상기 제 2 터널 절연막 내부에 잔류하는 불안정한 질소를 제거하기 위해 제 2 질화처리하는 것을 특징으로 하는 것을 특징으로 한다.
본 발명에 따른 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법은, NH3 가스 분위기에서 제 1 질화처리함으로써, 고유전율의 산화막인 제 2 터널 절연막의 결함(defect)을 줄일 수 있는 효과를 제공한다.
본 발명의 다른 실시예에 따른 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법은, 제 1 질화처리 후에 NO 가스 분위기에서 제 2 질화처리를 수행함으로써, 제 1 질화처리를 위해 주입한 NH3 가스 분위기 중 제 2 터널 절연막 내부에 존재하는 불안정한 질소 성분을 제거할 수 있는 효과를 제공한다.
본 발명의 실시예에 따른 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법은, 제 2 터널 절연막의 결함이 감소하여 제 2 터널 절연막의 전하 축적 현상이 감소함으로써, 보다 궁극적으로는 낮은 게이트 전압에서 초고속으로 동작할 수 있으며, 이러한 초고속 동작 중에도 터널 절연막에 인가되는 스트레스가 감소하여 플래시 메모리 소자의 신뢰성이 향상되는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법을 도시하는 순서도.
도 2 내지 도 9는 본 발명의 실시예에 따른 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법을 도시하는 모식도.
도 10은 본 발명의 실시예에 따라 제 1 질화처리 및 및 제 2 질화처리에 의한 고유전율 절연막의 질소 함유량을 측정한 결과를 나타내는 XPS Nitrogen 1s 스펙트럼 그래프.
도 11은 도 10의 XPS Nitrogen 1s 스펙트럼 그래프에 따라 터널 절연막의 질소 함유량을 나타낸 그래프.
도 12는 본 발명의 실시예에 따라 제 1 질화처리 및 제 2 질화처리에서 열처리 온도에 따른 결과를 나타낸 CCST 특성 그래프.
도 2 내지 도 9는 본 발명의 실시예에 따른 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법을 도시하는 모식도.
도 10은 본 발명의 실시예에 따라 제 1 질화처리 및 및 제 2 질화처리에 의한 고유전율 절연막의 질소 함유량을 측정한 결과를 나타내는 XPS Nitrogen 1s 스펙트럼 그래프.
도 11은 도 10의 XPS Nitrogen 1s 스펙트럼 그래프에 따라 터널 절연막의 질소 함유량을 나타낸 그래프.
도 12는 본 발명의 실시예에 따라 제 1 질화처리 및 제 2 질화처리에서 열처리 온도에 따른 결과를 나타낸 CCST 특성 그래프.
첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법을 도시하는 순서도이고, 도 2 내지 도 9는 이의 모식도이다.
도 1 내지 도 9를 참조하여, 각 단계별로 상세히 설명한다.
먼저, 도 2 및 도 3에 도시된 바와 같이, 반도체 기판(10)상에 제 1 터널 절연막(20) 및 제 2 터널 절연막을 순차로 형성하는 단계(S10, S20)를 수행한다.
반도체 기판(10)은 통상의 플래시 메모리 소자에 적용되는 것이라면 어느 것이나 가능한 것으로, 특별히 한정되지 않는다. 반도체 기판에 소스와 드레인을 마련한 상태에서 제 1 터널 절연막(20) 및 제 2 터널 절연막(30)을 적층함으로써 터널 절연막을 복수 개 적층한 VARIOT 배리어 구조를 형성한다. 즉, 제 1 터널 절연막(20) 및 제 2 터널 절연막(30)의 두 박막이 터널 배리어 절연막을 형성하는 것이다.
이렇게 형성된 복층의 터널 배리어(tunnel barrier) 절연막은 종래 단층의 터널 배리어 절연막과 같은 전기적 두께임에도 불구하고, 복층의 터널 배리어 절연막의 물리적 두께는 단층의 터널 배리어 절연막의 물리적 두께보다 증가한다. 터널 배리어 절연막의 물리적 두께가 증가한다는 것은 누설전류가 감소하였다는 것을 의미하며, 이로 인해 데이터 보존 특성을 향상시킬 수 있다. 이러한 특성향상으로 인해 플래시 메모리 소자에서는 복층의 터널 배리어 구조의 사용이 증가한다.
제 1 터널 절연막(20)은 저유전율(low-k)을 가지는 물질로 형성될 수 있다.
다음으로, 제 1 터널 절연막(20) 상에 제 2 터널 절연막(30)을 형성하는 단계(S20)를 수행한다.
제 2 터널 절연막(30)은 고유전율(high-k)을 가지는 물질로 형성되며, 예를 들어 Hf-silicate, Zr-silicate, Ti-silicate, Nb-silicate로 이루어진 물질 중 적어도 하나를 포함하여 형성될 수 있다. 제 2 터널 절연막(30)은 원자층 증착법(Atomic Layer Deposition: ALD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 물리적 기상 증착법(Physical Vapordeposition: PVD), 펄스 레이저 증착법(Pulsed Laser Deposition: PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron Beam Evaporation) 및 분자선 에피택시 증착법(Molecular Beam Epitaxy: MBE) 중 어느 하나의 방법을 이용하여 형성시킬 수 있다.
상기에서 설명한 바와 같이, 터널 배리어 절연막을 복층으로 적층함으로써 플래시 메모리 소자는 누설전류 감소시켜 특성을 향상시킬 수 있었지만, 고유전율의 제 2 터널 절연막에 결함(defect)이 생겨 전하가 터널링되지 못하고 축적되는 문제가 있다.
본 발명은 이러한 제 2 터널 절연막의 결함(defect)을 제거하기 위해 NH3 가스 분위기에서 제 1 질화처리하고(S30), 그 후 NO 가스 분위기에서 제 2 질화처리하는 것(S40)을 특징으로 한다.
즉, 본 발명에 따른 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법은, 1차적으로 NH3 가스 분위기에서 제 1 질화처리함으로써 고유전율의 산화막인 제 2 터널 절연막(30)의 결함(defect)을 줄인다. 그리고 제 2 터널 절연막(30)에 2차적으로 NO 가스 분위기에서 제 2 질화처리를 수행함으로써, 제 1 질화처리를 위해 주입한 NH3 가스 분위기 중 제 2 터널 절연막 내부에 존재하는 불안정한 질소 성분을 제거하는 것이다. 또한, NO 가스 분위기에서 제 2 질화처리한 후에는 700℃ 내지 1000℃의 온도에서 열처리한다.
다음으로, 제 2 터널 절연막(30) 상에 전하 축적층(40)을 형성하는 단계(S40)를 수행한다.
전하 축적층(40)은 금속, 반도체 또는 산화물 나노결정을 가지는 나노 부유 게이트, Si3N4, ZrO2 또는 HfO2 중 어느 하나를 포함하는 전하 트랩층 또는 폴리실리콘을 이용한 부유 게이트 중 적어도 어느 하나를 포함하여 형성될 수 있다.
이러한 나노 결정 부유 게이트 또는 전하 트랩층은, 터널 절연막을 터널링한 전자 트랩에 의한 데이터 기록 또는 정공 트랩에 의한 데이터 소거 기능을 가진다. 또한 나노 결정 부유 게이트 또는 전하 트랩층은 제어 게이트의 전계가 채널 및 터널 절연막에 효과적으로 인가되도록 한다.
다음으로, 전하 축적층(40) 상에 블로킹 절연막(50)을 형성하는 단계(S50)를 수행할 수 있다.
블로킹 절연막(50)은 높은 유전율과 큰 밴드갭을 가지는데, 전하 축적층(40)상에 형성되어 전하 축적층(40)에 있는 전자가 제어 게이트로 빠져나가는 것을 방지한다. 즉, 블로킹 절연막(50)은 전자가 나노 결정 부유 게이트, 전하 트랩층에 갇히도록 전계우물을 형성하여 데이터 보존 특성을 향상시키는 기능을 수행한다.
또한, 블로킹 절연막(50)은 제어 게이트의 전계가 채널 및 터널 절연막에 효과적으로 인가되도록 한다.
마지막으로, 블로킹 절연막(50) 상에 게이트 전극층(60)을 형성하는 단계(S60)를 수행한다.
게이트 전극층(60)은 전압을 인가하여 플래시 메모리 소자를 동작시키는 기능을 수행한다. 특히 이때 게이트 전극층(60)은 일함수(work function)가 4.5 eV 내지 6 eV가 되는 물질로 형성할 수 있다.
[실시예]
본 실시예에서는 HfSiOx-SiO2 -Si 터널 배리어 구조의 비휘발성 플래시 메모리 소자를 제조하였다.
먼저, Si 기판을 준비하여, 이의 상부에 SiO2 로 제 1 터널 절연막을 30Å 형성한다. 그리고 제 1 터널 절연막 상에 제 2 터널 절연막을 Hf-silicate로 조성되는 제 2 터널 절연막을 형성하였다. 상기 Hf-silicate 외에 Zr-silicate, Ti-silicate 또는 Nb-silicate 등을 선택하는 것도 가능하다.
본 실시예에서는 특히 Hf-silicate를 이용하여 제 2 터널 절연막을 증착한다. 특히 Hf-silicate 박막의 결함(defect)을 제거하기 위해 NH3 가스를 혼입하여 제 1 질화처리한다. 제 1 질화처리 후에 남은 불안정한 질소 성분을 제거하기 위해 NO 가스를 혼입하여 제 2 질화처리를 하고, 700~1000℃의 고온에서 후속 열처리를 진행한다.
도 10은 본 발명의 실시예에 따라 제 1 질화처리 및 제 2 질화처리에 따른 제 2 터널 절연막(30)의 질소 함유량을 측정한 결과를 나타내는 XPS Nitrogen 1s 스펙트럼 그래프이다. 즉, 제 1 질화처리 및 제 2 질화처리한 것과 제 1 질화처리 및 제 2 질화처리 후 750℃에서 열처리, 제 1 질화처리 및 제 2 질화처리 후 850℃에서 열처리, 제 1 질화처리 및 제 2 질화처리 후 950℃에서 열처리한 경우에 따른 결과인데, 750℃ ~ 950℃의 범위 내에서 열처리 온도가 높을수록 Intensity가 감소한다는 것을 알 수 있다.
도 11은 보다 구체적으로, 도 10의 XPS Nitrogen 1s 스펙트럼 그래프에 따라 터널 절연막의 질소 함유량을 나타내는 그래프인데, 750℃ ~ 950℃의 범위 내에서 열처리 온도가 높을수록 질소 함유량이 감소하는 것을 나타낸다.
도 12는 본 발명의 실시예에 따른 제 1 질화처리, 제 2 질화처리 및 열처리 후에 터널 절연막에 전하가 축적되는 현상을 CCST(Constant Current Stress Test)를 통해 측정한 것이다. 이러한 실험 결과를 통해 제 2 질화처리 및 특정 온도(특히 850℃) 이상에서의 열처리를 통해 제 2 터널 절연막에 전하가 축적되지 않는 것을 확인할 수 있다.
본 발명의 실시예에 따른 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자는, 반도체 기판(10), 제 1 터널 절연막(20), 제 2 터널 절연막(30), 전하 축적층(40), 블로킹 절연막(50), 게이트 전극층(60)으로 구성될 수 있다.
반도체 기판(10) 상에 제 1 터널 절연막(20)을 적층하고, 그 위에 제 2 터널 절연막(30)을 적층함으로써, 복층의 터널 배리어 구조를 형성한다.
이러한 복층의 터널 배리어 상에 전하 축적층(40)을 형성하고, 그 위에 블로킹 절연막(50) 및 게이트 전극층(60)을 차례로 적층한다.
제 2 터널 절연막(30)은, 제 2 터널 절연막의 결함(defect)를 제거하기 위해 제 1 질화처리하고, 제 1 질화처리에 의해 제 2 터널 절연막(30) 내부에 잔류하는 불안정한 질소를 제거하기 위해 제 2 질화처리한다. 이때 제 1 질화처리는 특히 NH3 가스 분위기에서 처리하고, 제 2 질화처리는 NO 가스 분위기에서 처리할 수 있다. 또한 제 2 질화처리 후에는 700℃ 내지 1000℃의 온도에서 열처리를 더 수행할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
10 : 반도체 기판
20 : 제 1 터널 절연막
30 : 제 2 터널 절연막
40 : 전하 축적층
50 : 블로킹 절연막
60 : 게이트 전극층
20 : 제 1 터널 절연막
30 : 제 2 터널 절연막
40 : 전하 축적층
50 : 블로킹 절연막
60 : 게이트 전극층
Claims (12)
- 반도체 기판 상에 제 1 터널 절연막을 형성하는 단계;
상기 제 1 터널 절연막 상에 제 2 터널 절연막을 형성하는 단계;
상기 제 2 터널 절연막에 NH3 가스 분위기에서 열공정을 통한 제 1 질화처리하는 단계;
상기 제 1 질화처리한 상기 제 2 터널 절연막에 NO 가스 분위기에서 열공정을 통한 제 2 질화처리하는 단계;
상기 제 2 터널 절연막 상에 전하 축적층을 형성하는 단계;
상기 전하 축적층 상에 블로킹 절연막을 형성하는 단계; 및
상기 블로킹 절연막 상에 게이트 전극층을 형성하는 단계;를 수행하는 것을 특징으로 하는 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 제 2 질화처리 하는 단계에서는,
상기 NO 가스 분위기에서 질화처리한 후, 700℃ 내지 1000℃의 온도에서 열처리하는 것을 특징으로 하는 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법.
- 제 2 항에 있어서, 상기 제 2 질화처리 하는 단계에서는,
상기 NO 가스 분위기에서 질화처리한 후, 850℃ 내지 950℃의 온도에서 열처리하는 것을 특징으로 하는 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 제 2 터널 절연막은,
Hf-silicate, Zr-silicate, Ti-silicate 또는 Nb-silicate로 이루어진 물질 중 적어도 하나를 포함하여 형성되는 것을 특징으로 하는 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 제 2 터널 절연막은,
원자층 증착법(Atomic Layer Deposition: ALD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 물리적 기상 증착법(Physical Vapordeposition: PVD), 펄스 레이저 증착법(Pulsed Laser Deposition: PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron Beam Evaporation) 및 분자선 에피택시 증착법(Molecular Beam Epitaxy: MBE) 중 어느 하나를 이용하여 형성되는 것을 특징으로 하는 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 전하 축적층은,
금속, 반도체 또는 산화물 나노결정을 가지는 나노 부유 게이트, Si3N4, ZrO2 또는 HfO2 중 어느 하나를 포함하는 전하 트랩층 또는 폴리실리콘을 이용한 부유 게이트 중 적어도 어느 하나를 포함하여 형성되는 것을 특징으로 하는 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극층은,
일함수(work function)가 4.5 eV 내지 6 eV가 되는 물질로 형성되는 것을 특징으로 하는 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 제조방법.
- 반도체 기판;
상기 반도체 기판 상에 형성된 제 1 터널 절연막;
상기 제 1 터널 절연막 상에 형성된 제 2 터널 절연막;
상기 제 2 터널 절연막 상에 형성된 전하 축적층;
상기 전하 축적층 상에 형성된 블로킹 절연막; 및
상기 블로킹 절연막 상에 형성된 게이트 전극층;을 포함하되,
상기 제 2 터널 절연막은, 상기 제 2 터널 절연막의 결함(defect)를 제거하기 위해 NH3 가스 분위기에서 제 1 질화처리되고, 제 1 질화처리에 의해 상기 제 2 터널 절연막 내부에 잔류하는 불안정한 질소를 제거하기 위해 NO 가스 분위기에서 제 2 질화처리되는 것을 특징으로 하는 것을 특징으로 하는 고유전율 터널 절연막을 포함하는 플래시 메모리 소자.
- 삭제
- 삭제
- 제 9 항에 있어서, 상기 제 2 터널 절연막은,
상기 NO 가스 분위기에서 제 2 질화처리한 후, 700℃ 내지 1000℃의 온도에서 열처리하는 것을 특징으로 하는 고유전율 터널 절연막을 포함하는 플래시 메모리 소자.
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| KR20100003164A (ko) * | 2008-06-30 | 2010-01-07 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
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2011
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