KR101096234B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명은 플로팅 게이트 전극과 콘트롤 게이트 전극 사이에, 제1유전체막 및 제2유전체막이 적층 구조로 개재된 비휘발성 메모리 소자에 있어서, 상기 제1유전체막과 제2유전체막 사이에 형성되어 상기 제1유전체막과 제2유전체막 사이의 물질 확산을 방지하고, 상기 제2유전체막보다 유전상수가 작은 제3유전체막을 포함한다. 본 발명에 따르면, 확산 방지용 제3유전체막을 통해, 후속 열처리 공정시 제1유전체막과 제2유전체막 사이의 상호 물질 확산을 방지할 수 있다. 따라서, 유전 상수가 큰 물질로 이루어지는 제2유전체막을 사용하더라도, 제1유전체막의 실리케이트화를 방지할 수 있으므로, 메모리 소자의 데이터 보유(data retention) 특성을 향상시킬 수 있다.
유전체막, 확산방지
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 그 중에서도 플로팅 게이트 전극에 전하를 주입 또는 방출함으로써 데이터를 저장하는 소자를 플로팅 게이트형 비휘발성 메모리 소자라 한다.
플로팅 게이트형 비휘발성 메모리 소자는 기판 상에 형성된 터널 절연막, 플로팅 게이트 전극(floating gate electrode), 유전체막 및 콘트롤 게이트 전극(control gate electrode)으로 이루어지며, 상기 플로팅 게이트 전극 내에 전하를 주입 또는 방출함으로써 데이터를 저장한다.
한편, 최근 메모리 소자의 집적도 향상에 따른 면적 감소에 의해 콘트롤 게 이트 전극의 저항 증가, 메모리 소자의 데이터 보유 특성 감소, 프로그램/이레이즈(program/erase) 속도 저하 등이 문제됨에 따라, 종래기술은 콘트롤 게이트 전극 형성시 종래의 폴리실리콘을 금속으로 대체하고, 유전체막 형성시 유전 상수가 큰 물질을 사용하는 등의 방안을 고려하고 있다.
전술한 바와 같은 물질 대체에 의하면, 콘트롤 게이트 전극을 저항을 감소시키고, 유전체막의 두께 즉, EOT(Equivalent Oxide Thickness)를 감소시킬 수 있으며, 프로그램/이레이즈(program/erase) 속도를 증가시킬 수 있다. 그러나, 유전체막의 EOT를 감소시키는 경우, 메모리 소자의 데이터 보유(data retention) 특성이 저하되는 문제점이 발생한다.
따라서, 종래기술은 유전 상수가 큰 물질로 이루어진 유전체막을 이용하여 비휘발성 메모리 소자를 형성하되, 플로팅 게이트 전극과 콘트롤 게이트 전극 사이에 제1유전체막과 제2유전체막을 적층 구조로 개재시킴으로써 데이터 보유(data retention) 특성을 향상시키는 방안을 고려한다.
이하, 도면을 참조하여 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자 제조 방법 및 그 문제점을 상세히 살펴보도록 한다.
도 1a 및 도 1b는 종래기술에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다. 특히, 도 1b의 (b) 도면은 (a) 도면의 "A" 부분을 확대하여 도시한 것이다.
도 1a에 도시된 바와 같이, 기판(100) 상에 터널절연막(110)을 형성한다. 여 기서, 터널절연막(110)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 산화막으로 이루어진다.
이어서, 터널절연막(110) 상에, 플로팅 게이트 전극용 도전막(120)을 형성한다. 여기서, 플로팅 게이트 전극용 도전막(120)은 전하가 주입 또는 방출됨으로써 데이터를 저장하는 플로팅 게이트 전극을 형성하기 위한 것으로서, 폴리실리콘막으로 이루어진다.
이어서, 플로팅 게이트 전극용 도전막(120) 상에 제1유전체막(130)을 형성한다. 여기서, 제1유전체막(130)은 메모리 소자의 데이터 보유(data retention) 특성을 향상시키기 위한 것으로서, 실리콘 산화막으로 이루어진다.
도 1b의 (a)에 도시된 바와 같이, 제1유전체막(130) 상에 제2유전체막(140)을 형성한다. 여기서, 제2유전체막(140)은 유전상수가 큰 고유전물질로 이루어지며, 원자층증착법(Atom Layer Deposition)으로 형성된다.
이때, 제2유전체막(140)은 비결정질 상태로 형성되므로, 열처리 공정(Post Deposition Anneal;PDA)을 통해 제2유전체막(140)을 결정화시킴으로써, 제2유전체막(140)의 밀도를 증가시킨다.
그러나, 열처리 공정을 수행하는 과정에서, (b)에 도시된 바와 같이, 제1유전체막(130)과 제2유전체막(140) 사이의 계면에서 상호 물질이 확산되어 혼합(intermixing)되는 문제점이 발생한다. 즉, 플로팅 게이트 전극용 도전막(120) 또는 제1유전체막(130)의 실리콘이 제2유전체막(140)으로 확산되거나, 제2유전체막(140)의 금속이 원자 이동(atom migration)에 의해 제1유전체막(130) 또는 플로 팅 게이트 전극용 도전막(120)으로 확산되어, 제1유전체막(130)이 실리케이트화된다.
예를 들어, 폴리실리콘으로 이루어진 플로팅 게이트 전극용 도전막(120) 상에, SiO2막으로 이루어진 제1유전체막(130) 및 HfAlO로 이루어진 제2유전체막(140)을 형성한 후, 열처리 공정을 수행하는 경우, (b)에 도시된 바와 같이, 상호 물질 확산에 의해 제2유전체막(140)은 HfAlSiO막으로 전환되고, 제1유전체막(130)은 AlSiO로 전환된다. 특히, 제2유전체막(140)의 Hf는 플로팅 게이트 전극용 도전막(120)의 표면까지 침투하여 제1유전체막(130)을 하프늄-리치 실리케이트 박막으로 전환시키게 된다.
이와 같은, 제1유전체막(130)과 제2유전체막(140)의 계면에서의 상호 물질 확산에 의한 혼합(intermixing) 현상은 제1유전체막(130)을 실리케이트화하여, 비휘발성 메모리 소자의 데이터 보유력(data retention)을 저하시키게 된다.
도 2는 종래기술에 따른 비휘발성 메모리 소자 제조 방법에 의한 메모리 소자 제조시, 열처리 공정에 의해 물질이 확산되는 정도를 나타내는 그래프이며, 플로팅 게이트 전극용 도전막은 폴리실리콘막으로 이루어지고, 제1유전체막은 SiO2막으로 이루어지고, 제2유전체막은 HfAlO막으로 이루어진 경우를 나타낸다.
도시된 바와 같이, 플로팅 게이트 전극용 도전막 상에 제1유전체막 및 제2유전체막을 형성한 후 열처리 공정을 수행하는 경우, 플로팅 게이트 전극 또는 제1유 전체막의 실리콘 성분이 제2유전체막으로 확산되는 것을 알 수 있다. 이는, 제1유전체막의 실리케이트화를 유발하므로, 비휘발성 메모리 소자의 데이터 보유력(data retention)을 저하시키게 된다.
이러한 목적을 달성하기 위해 제안된 본 발명은 플로팅 게이트 전극과 콘트롤 전극 사이에 제1유전체막 및 제2유전체막이 적층 구조로 개재된 비휘발성 메모리 소자에 있어서, 제1유전체막과 제2유전체막 사이에 물질 확산을 방지하는 확산 방지용 제3유전체막이 추가 형성된 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
이러한 목적을 달성하기 위해 제안된 본 발명은 플로팅 게이트 전극과 콘트롤 게이트 전극 사이에, 제1유전체막 및 제2유전체막이 적층 구조로 개재된 비휘발성 메모리 소자에 있어서, 상기 제1유전체막과 제2유전체막 사이에 형성되어 상기 제1유전체막과 제2유전체막 사이의 물질 확산을 방지하고, 상기 제2유전체막보다 유전상수가 작은 제3유전체막을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 플로팅 게이트 전극과 콘트롤 게이트 전극 사이에, 제1유전체막 및 제2유전체막이 적층 구조로 개재된 비휘발성 메모리 소자 제조 방법에 있 어서, 상기 플로팅 게이트 전극용 도전막 상에 제1유전체막을 형성하는 단계; 상기 제1유전체막 상에 상기 제1유전체막과 제2유전체막 사이의 물질 확산을 방지하고, 상기 제유전체막보다 유전상수가 작은 확산 방지용 제3유전체막을 형성하는 단계; 및 상기 제3유전체막 상에 상기 제2유전체막을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 플로팅 게이트 전극과 콘트롤 전극 사이에 제1유전체막 및 제2유전체막이 적층 구조로 개재된 비휘발성 메모리 소자에 있어서, 제1유전체막과 제2유전체막 사이에 물질 확산을 방지하는 확산 방지용 제3유전체막이 추가 형성함으로써, 후속 열처리 공정시 제1유전체막과 제2유전체막 사이의 상호 물질 확산을 방지할 수 있다. 따라서, 유전 상수가 큰 물질로 이루어지는 제2유전체막을 사용하더라도, 제1유전체막의 실리케이트화를 방지할 수 있다. 이를 통해, 메모리 소자의 데이터 보유(data retention) 특성을 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(300) 상에 터널절연막(310)을 형성한다. 여기서, 터널절연막(310)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 산화막으로 이루어지는 것이 바람직하다.
여기서, 터널절연막(310) 형성은 라디칼 산화 공정에 의해 수행되는 것이 바람직하며, 750 내지 950℃에서 N2O 가스 또는 NO 가스를 이용하여 40 내지 60Å의 두께로 형성되는 것이 바람직하다. 또한, 터널절연막(310) 형성시 질소를 함유시켜 결함을 방지하는 것이 바람직하다.
이어서, 터널절연막(310) 상에, 플로팅 게이트 전극용 도전막(320)을 형성한다. 여기서, 플로팅 게이트 전극용 도전막(320)은 전하가 주입 또는 방출됨으로써 데이터를 저장하는 플로팅 게이트 전극을 형성하기 위한 것으로서, 폴리실리콘막으로 이루어지는 것이 바람직하다.
여기서, 플로팅 게이트 전극용 도전막(320) 형성은 저압화학기상증착법(Low Pressure-Chemical Vapor Deposition;LP-CVD)에 의해 수행되는 것이 바람직하다. 또한, 450 내지 600℃에서, SiH4 가스 및 PH3 가스를 이용하여 수행되거나, Si2H6 가스 및 PH3 가스를 이용하여 수행되는 것이 바람직하다.
이때, 플로팅 게이트 전극용 도전막(320)은 도프드 폴리실리콘(doped poly silicon)으로 이루어지거나, 언도프드 폴리실리콘(undoped polysilicon)과 도프드폴리실리콘(doped poly silicon)의 조합으로 이루어지는 것이 바람직하다. 특히, 도프드 폴리실리콘(doped polysilicon)의 도핑 농도는 5E19 내지 5E20 atoms/cc인 것이 더욱 바람직하다.
이어서, 플로팅 게이트 전극용 도전막(320) 상에 제1유전체막(330)을 형성한다. 여기서, 제1유전체막(330)은 플로팅 게이트 전극용 도전막(320)과 전도성 밴드 오프셋(conduction band offset)의 차이가 큰 물질로 이루어지는 것이 바람직하며, 특히, 실리콘 산화막 예를 들어, SiO2막으로 이루어지는 것이 더욱 바람직하다. 이를 통해, 플로팅 게이트 전극애 저장된 전하의 손실을 방지하여 메모리 소자의 데이터 보유(data retention) 특성을 향상시킬 수 있다.
여기서, 제1유전체막(330)은 라디칼 산화 공정, 습식 산화 공정 또는 건식 산화공정에 의해 형성되거나, 세정 공정을 통해 형성되는 것이 바람직하다. 또한, 제1유전체막(330) 형성 공정은 750 내지 1100℃에서 수행되는 것이 바람직하며, 제1유전체막(330)은 10 내지 20Å의 두께로 형성되는 것이 바람직하다.
도 3b에 도시된 바와 같이, 제1유전체막(330) 상에 물질 확산 방지용 제3유전체막(340)을 형성한다. 여기서, 제3유전체막(340)은 후속 제2유전체막 형성 후 실시되는 열처리 공정시, 제1유전체막(330)과 제2유전체막 사이의 상호 물질 확산을 방지하기 위한 것이다.
여기서, 제3유전체막(340)은 금속산화물로 이루어지되, 후속 공정에 의해 형성되는 제2유전체막보다 유전 상수가 작은 금속산화물막으로 이루어지는 것이 바람직하다. 특히, 제3유전체막(340)은 다른 금속에 비해 확산 정도가 작은 Al 계의 금속 산화물 예를 들어, Al2O3막으로 이루어지는 것이 더욱 바람직하다.
이때, 제3유전체막(340) 형성 공정은 유기금속화학증착법(Metal-Organic Chemical Vapor Deposition;MO-CVD) 또는 원자층증착법(Atom Layer Deposition;ALD)에 의해 형성되는 것이 바람직하다. 또한, 제3유전체막(340)은 30 내지 70Å의 두께로 형성되는 것이 바람직하다.
이어서, 제3유전체막(340)이 형성된 결과물에 대해 열처리 공정을 수행함으로써, 제3유전체막(340)을 결정화한다. 이를 통해, 제1유전체막(330)과 제3유전체막(340) 사이의 계면(B)이 안정화되므로, 후속 열처리 공정시 제1유전체막(330)과 제2유전체막 사이의 상호 물질 확산이 더욱 방지된다.
여기서, 열처리 공정은 950 내지 1100℃의 온도에서 수행되는 것이 바람직하며, N2 가스를 이용하거나 N2 가스와 O2 가스를 혼합하여 이용하는 것이 바람직하다.
도 3c에 도시된 바와 같이, 제3유전체막(340) 상에 제2유전체막(350)을 형성한다. 여기서, 제2유전체막(350)은 금속산화물로 이루어지는 것이 바람직하며, 특히, 제3유전체막(340)보다 유전 상수가 큰 고유전 물질로 이루어지는 것이 더욱 바람직하다. 전술한 바와 같이, Al2O3막으로 이루어진 제3유전체막(340)을 이용하는 경우, 제2유전체막(350)은 이보다 유전 상수가 큰 HfO2, HfAlO, LaAlO, HfAlO, DyScO 또는 ZrAlO으로 이루어지거나 이들의 조합으로 이루어지는 것이 바람직하다.
또한, 제2유전체막(350)은 원자층증착법(Atom Layer Deposition)으로 형성되는 것이 바람직하며, EOT를 고려하여 30 내지 200Å의 두께로 형성되는 것이 바람직하다.
이어서, 제2유전체막(350)이 형성된 결과물에 대해 열처리 공정을 수행하여 제2유전체막(350)을 결정화시킨다. 여기서, 제3유전체막(340)은 열처리 공정시, 제1유전체막(330)과 제2유전체막(350) 사이의 물질이 확산되는 것을 방지함으로써, 제1유전체막(330)이 실리케이트화되는 것을 방지한다.
예를 들어, 폴리실리콘막으로 이루어진 플로팅 게이트 전극용 도전막 상에, 실리콘 산화막으로 이루어진 제1유전체막(330), 금속산화물로 이루어진 확산방지용 제3유전체막(340) 및 제3유전체막(340)에 비해 유전 상수가 큰 금속산화물로 이루어진 제2유전체막(350)이 차례로 형성된 후 열처리 공정을 수행하는 경우, 제3유전체막(340)은 제1유전체막(330)의 실리콘과 제2유전체막(350)의 금속이 상호 확산되는 것을 방지한다. 즉, 제3유전체막(340)을 통해 상호 물질 확산에 의한 혼합(ontermixing) 현상을 방지할 수 있으므로, 메모리 소자의 데이터 보유(data retention) 특성을 향상시킬 수 있다.
이어서, 제2유전체막(350) 상에 콘트롤 게이트 전극용 도전막(360)을 형성한다. 여기서, 콘트롤 게이트 전극용 도전막(360)은 폴리실리콘막 및 WSix의 적층 구 조로 이루어지거나, 폴리실리콘막 및 WNx/W의 적층 구조로 이루어지는 것이 바람직하다. 특히, 제2유전체막(350) 상에, TiN, TaN, TaC, TaCN, TaCNO, Ti/TiN 또는 Ti/TaN을 형성한 후 폴리실리콘 및 Wsix를 형성하거나, 폴리실리콘 및 WNx/W를 형성하는 것이 더욱 바람직하다. 이때, 폴리실리콘의 도핑 농도는 3E20 내지 5E20 atoms/cc인 것이 바람직하다. 이를 통해, 콘트롤 게이트 전극의 저항을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 2는 종래기술에 따른 비휘발성 메모리 소자 제조 방법에 의한 메모리 소자 제조시, 열처리 공정에 의해 물질이 확산되는 정도를 나타내는 그래프.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
300: 기판, 310: 터널 절연막, 320: 플로팅 게이트 전극용 도전막, 330: 제1유전체막, 340: 확산 방지용 제3유전체막, 350: 제2유전체막, 360: 콘트롤 게이트 전극용 도전막
Claims (9)
- 플로팅 게이트 전극;상기 플로팅 게이트 전극 상에 형성된 실리콘 산화막;상기 실리콘 산화막 상에 형성되고, 상기 실리콘 산화막과 계면을 갖는 알루미늄 산화막;상기 알루미늄 산화막 상에 형성되고, 상기 알루미늄 산화막보다 유전 상수가 큰 고유전체막; 및상기 고유전체막 상에 형성된 콘트롤 게이트 전극을 포함하는 비휘발성 메모리 소자.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1 항에 있어서,상기 고유전체막은,HfO2, HfAlO, LaAlO, HfAlO, DyScO 또는 ZrAlO 중 어느 하나 또는 이들의 조합으로 형성되는비휘발성 메모리 소자.
- 삭제
- 플로팅 게이트 전극 상에 실리콘 산화막을 형성하는 단계;상기 실리콘 산화막 상에 알루미늄 산화막을 형성하는 단계;상기 알루미늄 산화막이 형성된 결과물에 대해 열처리 공정을 수행하여 상기 실리콘 산화막과 상기 알루미늄 산화막 사이에 계면을 형성하는 단계;상기 알루미늄 산화막 상에 상기 알루미늄 산화막보다 유전 상수가 큰 고유전체막을 형성하는 단계; 및상기 고유전체막 상에 콘트롤 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제4 항에 있어서,상기 고유전체막은,HfO2, HfAlO, LaAlO, HfAlO, DyScO 또는 ZrAlO 중 어느 하나 또는 이들의 조합으로 형성되는비휘발성 메모리 소자의 제조 방법.
- 삭제
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,상기 고유전체막 형성 단계 후에,상기 고유전체막이 형성된 결과물에 대해 열처리 공정을 수행하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,상기 열처리 공정은,950 내지 1100℃에서 수행되는비휘발성 메모리 소자 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 열처리 공정은,N2 가스 또는 O2 가스를 이용하여 수행되는비휘발성 메모리 소자 제조 방법.
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