KR100906014B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

메모리 히스테리시스 특성을 나타냄과 동시에, 신뢰성이 개선된 비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자는 반도체 기판, 반도체 기판 상에 형성되며, 절연막 및 절연막 내에 임베디드된 다수의 탄소 나노 크리스탈을 포함하는 전하 트랩 구조물, 및 전하 트랩 구조물 상에 형성된 게이트를 포함한다.
비휘발성, 나노 크리스탈, 이온 주입, 어닐링

Description

비휘발성 메모리 소자 및 그 제조 방법{Nonvolatile memory devisce and fabrication method thereof}
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2는 도 1의 비휘발성 메모리 소자의 전하 트랩 구조물을 확대하여 도시한 단면도이다.
도 3은 도 2의 변형 실시예를 나타내는 단면도이다.
도 4는 본 발명의 다른 몇몇 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 5는 도 4의 비휘발성 메모리 소자의 전하 트랩 구조물을 확대하여 도시한 단면도이다.
도 6a 내지 도 6d는 도 5의 다양한 변형 실시예들을 나타내는 단면도들이다.
도 7 및 도 8은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 11은 본 발명의 다른 몇몇 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12a는 본 발명의 일 실시예에 따른 방법으로 절연막 내에 탄소 나노 크리스탈 형성용 이온을 주입한 후의 TEM 사진이다.
도 12b는 본 발명의 일 실시예에 따른 방법으로 절연막 내에 탄소 나노 크리스탈을 형성한 후의 TEM 사진이다.
도 12c는 본 발명의 일 실시예에 따른 방법으로 형성된 탄소 나노 크리스탈을 확대한 TEM 사진이다.
도 13은 본 발명의 일 실시예에 따른 방법으로 형성된 비휘발성 메모리 소자의 단면을 나타내는 TEM 사진이다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 커패시턴스(C)-전압(V) 커브를 나타내는 그래프이다.
도 15는 본 발명의 몇몇 실시예에 따른 스택형 비휘발성 메모리 소자의 단면도이다.
도 16a 및 도 16b는 도 15의 메모리 셀 트랜지스터에 적용가능한, 나노 크리스탈을 포함하는 트랜지스터를 예시하는 단면도들이다.
도 17은 도 15의 메모리 셀 트랜지스터로 적용가능한, 나노 크리스탈을 포함하지 않는 트랜지스터를 예시하는 단면도이다.
도 18은 도 15의 스트링 선택 트랜지스터와 접지 선택 트랜지스터에 적용가능한 트랜지스터를 예시하는 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100: 반도체 기판 130: 나노 크리스탈
140: 절연막 150: 전하 트랩 구조물
160: 게이트
본 발명은 비휘발성 메모리 소자에 관한 것으로, 전하 트랩 구조물로서 나노 크리스탈을 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원 공급이 차단될지라도 저장된 데이터를 유지할 수 있다. 따라서, 비휘발성 메모리 소자는 디지털 카메라, 휴대폰, PDA, MP3 플레이어 등의 정보 통신 장치에 널리 사용된다. 그런데, 정보 통신 장치의 다기능화 및 고기능화에 따라 비휘발성 메모리 소자에 있어서 저전력 구동, 고속 동작, 높은 신뢰성, 대용량화 및 고집적화가 필수적으로 요구되고 있다.
이와 같은 요구를 만족시키기 위해 플로팅 게이트 대신 나노 크리스탈을 전하 트랩 노드로 사용하는 다양한 시도들이 행해지고 있다. 그러나, 현재까지 개발된 제조 방법에 따라 제조된 나노 크리스탈 비휘발성 메모리 소자는 커패시턴스-전압 커브가 메모리 히스테리시스 특성을 나타내지 못하거나, 후속 공정에 대한 나노 크리스탈의 안정성이 담보되지 못하는 등, 소자 신뢰성이 낮은 경우가 대부분이다.
본 발명이 이루고자 하는 기술적 과제는 메모리 히스테리시스 특성을 나타냄과 동시에, 소자 신뢰성이 개선된 비휘발성 메모리 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 메모리 히스테리시스 특성을 나타냄과 동시에, 소자 신뢰성이 개선된 비휘발성 메모리 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 메모리 히스테리시스 특성을 나타냄과 동시에, 소자 신뢰성이 개선된 고집적 스택형 비휘발성 메모리 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성되며, 절연막 및 상기 절연막 내에 임베디드된 다수의 탄소 나노 크리스탈을 포함하는 전하 트랩 구조물, 및 상기 전하 트랩 구조물 상에 형성된 게이트를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 절연막 및 상기 절연막 내에 임베디드된 다수의 탄소 나노 크리스탈을 포함하는 전하 트랩 구조물을 형성하고, 상기 전하 트랩 구조물 상에 게이트를 형성하는 것을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 스택형 비휘발성 메모리 소자는 제1 액티브, 상기 제1 액티브 상에 형성된 제1 전하 트랩 구조물, 및 상기 제1 전하 트랩 구조물 상에 형성된 제1 게이트를 포함하는 제1 비휘발성 메모리 소자층, 및 상기 제1 비휘발성 메모리 소자층 상에 적층된 제2 비휘발성 메모리 소자층으로서, 제2 액티브, 상기 제2 액티브 상에 형성된 제2 전하 트랩 구조물, 및 상기 제2 전하 트랩 구조물 상에 형성된 제2 게이트를 포함하는 제2 비휘발성 메모리 소자층을 포함하되, 상기 제1 전하 트랩 구조물 및 상기 제2 전하 트랩 구조물 중 적어도 하나는 절연막 및 상기 절연막 내에 임베디드되어 있는 다수의 나노 크리스탈을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이 상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 1을 참조하면, 비휘발성 메모리 소자는 반도체 기판(100), 반도체 기판(100) 상에 형성된 전하 트랩 구조물(150), 및 전하 트랩 구조물(150) 상에 형성된 게이트(160)를 포함한다.
반도체 기판(100)은 소자 분리 영역(미도시)에 의해 정의된 액티브를 포함한다. 액티브에는 소오스(170S)와 드레인(170D)이 이격되어 형성되어 있다. 소오스(170S)와 드레인(170D)은 도면에 도시되어 있는 바와 같이 LDD 형태로 구성될 수 있으나, 메모리 셀의 펀치 스루우가 문제가 될 경우에는 저농도 불순물 영역만으로만 구성될 수도 있다.
액티브는 소오스(170S)와 드레인(170D) 사이에 정의되어 있는 채널을 포함한 다. 전하 트랩 구조물(150)은 채널 상에 위치한다. 전하 트랩 구조물(150)은 반도체 기판(100)으로부터 주입된 전하를 트랩함으로써, 데이터를 저장하는 역할을 한다. 전하 트랩 구조물(150)에 대한 상세한 설명은 후술된다.
전하 트랩 구조물(150) 상에는 게이트(160)가 형성되어 있다. 게이트(160)는 실질적으로 컨트롤 게이트로 작용할 수 있다. 게이트(160)는 단일막 또는 다층막으로 이루어질 수 있다. 상기 단일막으로는 불순물이 도우프된 다결정 실리콘막, 금속실리사이드막, 또는 금속막이 예시될 수 있다. 상기 다층막으로는 금속막/금속장벽막, 금속막/불순물이 도우프된 다결정 실리콘막, 금속실리사이드막/금속실리사이드막, 금속실리사이드막/불순물이 도우프된 다결정 실리콘막 등이 예시될 수 있다. 상기 단일막 또는 다층막에 적용되는 금속의 예는 Al, W, Ni, Co, Ru-Ta, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, Ta-Pt, Ta-Ti, W-Ti 등을 포함한다. 상기 금속 장벽 물질은 WN, TiN, TaN, TaCN, MoN 등을, 금속 실리사이드는 WSix, CoSix, NiSix 등을 포함한다. 그러나, 게이트를 구성하는 물질들이 상기 예시에 한정되는 것은 아님은 물론이다.
게이트(160)의 위에는 캡핑막(162)이, 게이트(160)의 측벽에는 측벽 스페이서(165)가 더 형성되어 있을 수 있다. 소오스(170S)와 드레인(170D)을 LDD 형태로 구성하지 않고 저농도 불순물 영역만으로 구성할 경우 측벽 스페이서(165)는 게이트(160)의 산화를 통해 만든 측벽 산화막일 수 있다. 캡핑막(162) 및/또는 측벽 스페이서(165)는 제거되거나 생략됨으로써, 구비되지 않을 수도 있다.
도 2는 도 1의 비휘발성 메모리 소자의 전하 트랩 구조물을 확대하여 도시한 단면도이다. 도 3은 도 2의 변형 실시예를 나타내는 단면도이다.
전하 트랩 구조물(150)은 도 2에 도시된 바와 같이 절연막(140) 및 절연막(140) 내에 임베디드된 다수의 나노 크리스탈(130)을 포함한다. 나노 크리스탈(130)은 절연막(140) 내로 주입된 전하를 트랩하는 역할을 한다. 여기서, 나노 크리스탈(130)은 직경이 약 1 내지 15nm, 바람직하기로는 약 3 내지 7nm 크기의 점(dot) 형태로 형성된 나노 크리스탈을 포괄하는 의미로 사용될 수 있다.
각 나노 크리스탈(130)은 서로 이격되어 있는 것이 전하의 측면 확산(lateral diffusion)으로 인한 교란(disturb)현상을 방지하는 데 유리하다. 상기 관점에서 각 나노 크리스탈(130) 간 간격은 약 3 내지 7nm일 수 있다. 그러나, 나노 크리스탈(130)의 크기 및 간격이 상기 범위에 제한되는 것은 아니다.
나노 크리스탈(130)로 적용 가능한 물질의 예는 주기율표상 Ⅳ족 원소를 포함한다. 구체적으로 나노 크리스탈(130)은 탄소 나노 크리스탈, 게르마늄 나노 크리스탈 또는 실리콘 나노 크리스탈일 수 있다. 예시된 각 나노 크리스탈(130)의 물성이 하기 표 1에 비교 정리되어 있다.
탄소 게르마늄 실리콘
나노 크리스탈 형성 온도(°C) 1000-1250 700-950 950-1100
녹는점(°C) 3547 940 1412
원자량 12.01 72.59 28.08
이동도(Mobility (㎠/V-s)) 전자 2200 3900 1500
정공 1600 1900 450
상기 표 1을 참조하면, 탄소는 게르마늄 및 실리콘에 비하여 나노 크리스탈 형성 온도의 차이는 상대적으로 크지 않은 반면, 녹는점은 훨씬 높음을 알 수 있다. 원소의 녹는점이 높으면, 나노 크리스탈(130) 형성 후, 후속의 고온 공정을 거치더라도 그 안정성이 담보되는 장점이 있다. 즉, 절연막(140) 내에 일단 나노 크리스탈(130)이 형성되더라도, 후속 공정의 온도 조건이 해당 원소의 녹는점보다 높으면 형성된 나노 크리스탈(130)이 녹아 결정화가 해체되는데, 원소의 높은 녹는점은 이러한 결정화 해체 가능성을 감소시킨다. 바꾸어 말하면, 원소의 녹는점이 높으면, 후속 공정 상 채용할 수 있는 공정 온도 조건의 폭이 넓어지게 된다.
또, 원자량의 관점에서 탄소는 게르마늄이나 실리콘보다 훨씬 작기 때문에, 나노 크리스탈(130) 형성을 위한 이온 주입시 절연막(140)에 데미지가 적으며, 얕은 주입(shallow inplantation)이 용이한 장점이 있다. 또, 나아가, 탄소는 전자나 정공의 이동도 측면에서도 실리콘보다 우수한 특성을 갖는 등, 전하 트랩을 위한 나노 크리스탈(130)로서 적합한 특성을 갖는다.
아울러, 상대적으로 고온인 탄소 나노 크리스탈 형성을 위한 온도(1000-1250°C)는 탄소 이온 주입 등에 의해 생성될 수 있는 절연막(140) 내 디펙(defect)을 큐어링하는데 유리하다. 따라서, 원하지 않는 디펙에 의한 전하 트랩 방지나, 누설 전류 방지 등이 담보될 수 있다.
따라서, 이하에서 개시되는 본 발명의 몇몇 실시예들에서는 전하 트랩 구조물에 포함되는 나노 크리스탈로서 탄소 나노 크리스탈을 이용한 경우를 예시할 것이다. 그러나, 적용될 수 있는 나노 크리스탈이 탄소 나노 크리스탈로 제한되지 않음은 물론이다.
나노 크리스탈(130)은 하부의 반도체 기판(100)(예컨대, 액티브의 채널) 및 상부의 게이트(160)와 각각 이격되도록 형성된다. 따라서, 나노 크리스탈(130)은 하부의 반도체 기판(100) 및 상부의 게이트(160)로부터 각각 전기적으로 플로팅된다.
나노 크리스탈(130)과 하부의 반도체 기판(100) 사이에 위치하는 하부 절연막 영역(140a)은 반도체 기판(100)과 나노 크리스탈(130)을 전기적으로 절연하고, 반도체 기판(100)으로부터 전자가 주입되거나 소거될 때의 전자 이동 통로가 된다. 즉, 하부 절연막 영역(140a)은 터널링 절연막으로 작용한다. 하부 절연막 영역(140a)의 두께(즉, 나노 크리스탈(130)과 반도체 기판(100)의 이격 거리)는 일정 프로그램 전압이 인가되면 전자의 터널링이 용이하게 이루어지는 두께(예컨대, 9nm 이하)일 수 있다.
나노 크리스탈(130)과 상부의 게이트(160) 사이에 위치하는 상부 절연막 영역(140b)은 나노 크리스탈(130)과 게이트(160)를 전기적으로 절연하고, 게이트(160)에 인가된 전압이 커플링을 통해 나노 크리스탈(130)에 전달되도록 하며, 나노 크리스탈(130)에 트랩된 전하가 게이트(160) 측으로 방출되는 것을 차단한다. 즉, 상부 절연막 영역(140b)은 커플링 및 블록킹 절연막으로 작용한다.
따라서, 절연막(140)은 터널링 절연막과 커플링 및 블록킹 절연막의 특성을 모두 만족시키는 물질로 이루어지는 것이 바람직하다.
더욱 상세히 설명하면, 예를 들어, 절연막(140)은 5eV 초과의 에너지 밴드갭을 가지는 물질막으로 이루어짐으로써, 초기 상태에서 전자의 터널링이 용이하지 않도록 할 수 있다. 나아가, 절연막(140)을 7초과의 유전율을 가지는 물질막으로 형성하면, 산화막이나 질화막을 사용하는 경우에 비해 전기적으로는 같은 EOT(등가 산화막 두께)를 가지면서 물리적으로는 터널링이 일어나지 않는 보다 두꺼운 상태로 형성할 수 있으므로 고집적 소자의 형성에 유리할 수 있다. 또한, 절연막(140)을 실리콘 산화막보다 막질이 치밀한 막으로 형성하게 되면, 나노 크리스탈 형성을 위한 이온 주입시, 수직, 수평 방향으로의 확산을 최소화할 수 있다. 따라서, 공정 튜브 내에 다수의 웨이퍼를 동시에 인입하여 공정을 진행하더라도, 한 웨이퍼내에서 외부로 확산(out diffusion)되는 이온에 의해 인접 웨이퍼가 오염되는 상호 오염 현상(cross contamination)을 최소화할 수 있는 장점이 있다.
상기 관점에서, 절연막(140)은 3족 금속(예., Sc, Y, La), 4족 금속(예., Zr, Hf, Ti), 또는 13족 금속(예., Al)의 단일 금속 산화물이거나, 이들의 합금 산화물로 형성할 수 있다. 이들 물질은 AxOy, AxB1 - xOy, AxOyNz 또는 AxB1 - xOyNz (상기 A 및 B는 각각 Ti, Zr, Hf, Sc, Y, La 및 Al로 이루어진 그룹에서 선택된 이종 물질임)로 표시될 수 있다. 상기 화학식으로 표시된 물질 중 Al2O3(유전율 9, 에너지 밴드 갭 8.7eV)가 용이하게 본 발명의 절연막(140) 형성 물질로 사용될 수 있다. HfO2(유전율 25, 에너지 밴드 갭 5.7eV) 또는 ZrO2(유전율 25, 에너지 밴드 갭 7.8eV)도 상술한 조건을 충족하는 물질의 일례가 될 수 있다.
절연막(140)은 가능한 얇게, 예컨대 약 30nm 이하의 두께로 형성하는 것이 나노 크리스탈(130)의 단일층 형성에 보다 유리할 수 있다. 여기서 나노 크리스탈(130) 단일층이라 함은, 도 2에 도시된 바와 같이, 각 나노 크리스탈(130)의 중심이 반도체 기판(100)의 표면과 평행한 일 평면(단면도 상에서는 일 직선)에 실질적으로 정렬되어 위치하여 단일층으로 인식될 수 있는 경우를 의미한다.
한편, 본 발명의 몇몇 변형 실시예는 도 3에 예시적으로 도시된 바와 같이, 각 나노 크리스탈이 일 평면 실질적으로 정렬되지 않는 경우를 포함한다. 이것은 다중 준위의 데이터 저장 등을 위하여 나노 크리스탈(130)을 의도적으로 다층으로 구성함으로써 구현된 것일 수 있다. 또, 의도와는 무관하게 나노 크리스탈(130)의 주입 깊이, 확산 정도 등의 차이에 따라 불규칙적으로 형성된 것일 수도 있다. 이와 같은 모든 경우들은 나노 크리스탈(130)이 절연막(140) 내에 임베디드되어 있는 한, 본 발명의 사상에 포함되는 것으로 이해되어야 한다.
이상에서 설명한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자는 게이트(160)와 반도체 기판(100), 소오스(170S), 드레인(170D) 등에 인가되는 전압을 조절함으로써, 전하 트랩 구조물(150)의 나노 크리스탈(130)에 데이터를 프로그래밍 및/또는 소거한다.
구체적으로, 데이터 프로그래밍 동작을 위해, 예컨대 게이트(160)에 소정의 양의 프로그램 전압을 인가하고, 반도체 기판(100)에 접지 전압을 인가하면, FN 터널링에 의해 전자가 하부 절연막 영역(140a)을 통과하여 나노 크리스탈(130)에 트랩될 수 있다. 다른 예로, 게이트(160)에 소정의 양의 프로그램 전압을 인가하고 소오스(170S)에는 게이트에 인가되는 전압과 실질적으로 유사한 고전압을, 드레인(170D)에는 접지 전압을 인가하면, 핫 전자 주입에 의해 전자가 하부 절연막 영역(140a)을 통과하여 나노 크리스탈(130)에 트랩될 수 있다.
소거 동작을 위해서는 예컨대, 게이트(160)에 접지 전압을 인가하고, 반도체 기판(100)에 소거 전압을 인가한다. 그러면, 나노 크리스탈(130)에 트랩되어 있던 전하들이 FN 터널링에 의해 반도체 기판(100)으로 방출되어 소거된다. 소거 동작의 경우에도 핫 전자 주입이 이용될 수 있음은 물론이다.
도 4는 본 발명의 다른 몇몇 실시예에 따른 비휘발성 메모리 소자의 단면도이다. 도 5는 도 4의 비휘발성 메모리 소자의 전하 트랩 구조물을 확대하여 도시한 단면도이다. 본 실시예에서는 도 1 및 도 2의 실시예와 중복되는 구성 요소들에 대해서는 중복 설명을 생략하거나 간략화하며, 차이점을 중심으로 설명하기로 한다.
도 4 및 도 5를 참조하면, 본 실시예에 따른 비휘발성 메모리 소자는 도 1 내지 도 3의 실시예에서와는 달리, 절연막이 단일막이 아닌 다층막으로 이루어진다.
더욱 구체적으로 설명하면, 전하 트랩 구조물(250)은 절연막으로서 제1 절연막(240) 및 제1 절연막(240) 상에 형성된 제2 절연막(245)을 포함한다. 나노 크리스탈(130)은 제1 절연막(240) 내에 임베디드된다.
제1 절연막(240)은 도 1 내지 도 3의 실시예에서 설명한 절연막(140)과 실질적으로 동일한 물질로 이루어질 수 있다.
제2 절연막(245)은 제1 절연막(240)에 주입된 나노 크리스탈 형성용 이온, 예컨대 탄소 이온이 밖으로 확산(out diffusion)되어 나오는 것을 보다 효과적으로 차단하는 캡핑막의 기능을 한다. 따라서, 제2 절연막(245)에 의해 나노 크리스탈(130)이 제1 절연막(240) 내의 원하는 위치에 보다 효과적으로 임베디드될 수 있다.
제2 절연막은(245)은 유전율 4 이상의 고유전율 물질로 형성하는 것이 유리하다. 즉, 제2 절연막(245)을 유전율 4 이상의 고유전율 물질로 형성하여 커패시턴스를 증대시키면 비휘발성 메모리 소자의 고속 동작 및 대용량이 가능하도록 할 수 있다.
제2 절연막(245)의 구성 물질은 AxOy, AxB1 - xOy, AxOyNz, AxB1 - xOyNz (A 및 B는 Sc, Y, La, Ti, Zr, Hf, 및 Al로 이루어진 그룹에서 선택된 이종 물질임) 또는 SiN일 수 있다.
한편, 제2 절연막(245)은 제1 절연막(240)과 동종의 물질 또는 이종의 물질 어느 것으로라도 형성할 수 있으나, 제1 절연막(240)과 같이 동종의 고유전율 물질로 형성할 경우에는 고용량 고속 동작이 가능하며, 별도의 제조 설비가 필요하지 않고 공정이 단축되는 장점이 있다. 따라서, 제2 절연막(245)은 Al2O3, HfO2, ZrO2로 형성될 수 있다.
고속 동작이 가능하도록 커패시턴스를 최대화하기 위해, 제2 절연막(245)의 두께는 약 10nm 이하일 수 있다. 절연막(240, 245)의 총 두께는 도 1 내지 도 3의 실시예에서와 마찬가지로 약 30nm 이하일 수 있으며, 상기 관점에서 제1 절연막(240)의 두께는 약 20nm 이하일 수 있다.
나노 크리스탈(130)은 도 1 및 도 2의 경우에서와 마찬가지로 하부의 반도체 기판(100) 및 상부의 게이트(160)와 각각 이격된다. 나노 크리스탈(130)과 반도체 기판(100) 사이에 위치하는 제1 하부 절연막 영역(240a)은 도 2의 하부 절연막 영역(140a)과 같이 터널링 절연막으로 작용한다. 도 2의 상부 절연막(140a)에 대응하는 것은 나노 크리스탈(130)과 게이트(160) 사이에 위치하는 제1 상부 절연막 영역(240b) 및 제2 절연막(245)으로서, 이들은 함께 커플링 및 블록킹 절연막으로 작용한다.
도 6a 내지 도 6d는 도 5의 나노 크리스탈의 위치에 대한 다양한 변형 실시예를 도시한다. 즉, 나노 크리스탈(130)은 이온 주입 깊이나 확산 정도에 따라서는 도 6a에 도시된 바와 같이, 제1 절연막(240) 내에 위치하되, 제1 절연막(240)과 제2 절연막(245)의 계면에 접하여 위치할 수 있다. 또, 도 6b에 도시된 바와 같이 제2 절연막(245) 측으로 더욱 확산되는 것 등에 의해 제2 절연막(245) 내에 위치하되, 제1 절연막(240)과 제2 절연막(245)의 계면에 위치하거나, 도 6c에 도시된 바와 같이 제2 절연막(245) 내부에 위치할 수도 있다. 아울러, 나노 크리스탈(130)은 도 6d에 도시된 바와 같이 제1 절연막(240) 및 제2 절연막(245)에 혼재되어 있을 수도 있다. 이와 같은 다양한 변형예는 일부 가능성 있는 실시예에 대한 예시에 불과하며, 도 3을 참조하여 설명한 바와 같이 나노 크리스탈(130)이 불규칙하게 존재할 수 있는 것과 조합되어 더욱 다양한 형태로 변형될 수 있음은 자명하다.
이하, 상기한 바와 같은 비휘발성 메모리 소자를 제조하는 예시적인 방법들에 대해 설명한다. 이하의 실시예들에서, 상술한 도 1 내지 도 6d의 실시예들과 중복되거나, 그로부터 용이하게 유추될 수 있는 구성 요소, 치수, 재질 등은 그 설명을 생략하거나 간략화하기로 한다.
도 7 및 도 8은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 특히 도 1의 비휘발성 메모리 소자를 제조하는 데 유용한 예시적인 방법을 개시하기 위해 참조된다.
도 7을 참조하면, 반도체 기판(100) 상에 절연막(140)을 형성한다. 절연막(140)은 예컨대, 원자층 증착법, PECVD(Plasma Enhance Chemical Vapor Deposition)법 등으로 형성한다. 선택될 수 있는 절연막(140)의 물질, 두께 등은 도 1 및 도 2를 참조하여 설명한 바와 같다.
이어서, 절연막(140)에 나노 크리스탈 형성용 이온(130a)을 주입(131)한다. 나노 크리스탈 형성용 이온(130a)으로 탄소 이온을 채용할 경우, 이온 주입 공정(131)에 따른 절연막(140)에 대한 데미지가 작으며, 얕은 주입이 용이하므로, 절연막(140)의 두께를 최소화할 수 있다. 나노 크리스탈 형성용 이온(130a)으로 탄소 이온을 채용할 경우, 상기 이온 주입 공정(131)은 약 30 내지 80KeV의 이온 주입 에너지 및 약 1×1016/cm2 이하의 이온 주입 도우즈의 조건 하에서 진행될 수 있다.
도 8을 참조하면, 상기 결과물에 대하여 어닐링을 수행한다. 상기 어닐링은 비활성 가스 분위기, 예컨대 질소 가스 분위기 하에서 이루어지는 급속 열적 어닐링일 수 있다. 어닐링은 절연막(140)에 주입된 이온(130a)들이 외부로 확산되는 것을 최소화하면서 이온(130a)들의 크리스탈화가 가능한 온도에서 수행될 수 있다. 주입된 이온(130a)이 탄소 이온인 경우, 상기 조건을 만족하는 온도는 약 1000 내지 1300℃일 수 있으며, 약 5 내지 60분 동안 진행될 수 있다.
본 발명의 몇몇 실시예에서, 상기 어닐링은 멀티 스텝 어닐링으로 진행될 수 있다. 멀티 스텝 어닐링은 서로 다른 온도의 2 이상의 어닐링을 수행하는 것을 포함한다.
상기 어닐링의 결과, 절연막(140) 내에 주입된 나노 크리스탈 형성용 이온(130a)이 도 8에 도시된 바와 같이 나노 크리스탈(130)로 크리스탈화된다. 또, 상술한 이온 주입 공정(131) 등을 통해 절연막(140) 내에 일부 디펙이 발생하더라도, 상기 어닐링에 의해 큐어링될 수 있다. 따라서, 원치 않는 전하 트랩이나 누설 전류 등이 방지될 수 있다. 아울러, 상기 어닐링시 절연막(140)도 함께 어닐링되어 결정화될 수 있으며, 그 결과, 절연막(140)을 통한 누설 전류가 더욱 방지될 수 있다.
한편, 이온 주입 조건이나, 어닐링 조건 등에 따라서는 나노 크리스탈(130)이 도 3에 도시된 것과 같은 패턴으로 형성될 수도 있다.
이어서, 통상의 증착, 사진 식각 공정 등을 진행하여, 도 1에 도시된 바와 같이 전하 트랩 구조물(150) 상에 게이트(160)를 형성하고, 게이트(160) 상에 캡핑막(162)을, 게이트(160) 측벽에 측벽 스페이서(165)를 형성하고, 반도체 기판(100) 내에 불순물 이온을 주입하여 소오스(170S) 및 드레인(170D)을 형성한다. 도 1에서는 전하 트랩 구조물(150)이 게이트(160)와 함께 패터닝된 경우가 예시되어 있다. 게이트(160)를 형성하는 것을 포함하여 후속 단계들은 구체적인 공정 및 그 변형예가 본 기술 분야에 널리 공지되어 있으므로, 본 발명이 모호하게 해석되는 것을 회피하기 위하여 더욱 구체적인 설명은 생략한다.
한편, 본 실시예에 따른 방법은 선택적으로(optionally), 나노 크리스탈 형성용 이온(130a)을 주입하기 전에 절연막(140)을 추가적으로 어닐링하는 것을 더 포함할 수 있다. 절연막(140)의 어닐링을 더 포함하는 경우, 절연막(140)이 결정화됨으로써, 누설 전류가 방지될 수 있을 뿐만 아니라, 후속 공정으로 주입되는 나노 크리스탈 형성용 이온(130a)이 확산되는 것을 억제하여 나노 크리스탈(130)을 단일층으로 형성할 수 있는 장점이 있다. 절연막(140)의 상기 추가적인 어닐링은 비활성 가스 분위기 예컨대 질소 가스 분위기 하에서 이루어지는 급속 열적 어닐링으로 진행될 수 있다. 절연막(140)을 Al2O3로 형성하는 경우, 절연막(140)의 상기 추가적인 어닐링은 약 950℃ 이상의 온도에서 약 5 내지 30분 동안 수행될 수 있다.
도 9 내지 도 11은 본 발명의 다른 몇몇 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 특히 도 4의 비휘발성 메모리 소자를 제조하는 데 유용한 예시적인 방법을 개시하기 위해 참조된다.
도 9를 참조하면, 반도체 기판(100) 상에 제1 절연막(240)을 형성한다. 제1 절연막(240)은 예컨대, 원자층 증착법, PECVD(Plasma Enhance Chemical Vapor Deposition)법 등으로 형성한다. 선택될 수 있는 제1 절연막(240)의 물질, 두께 등은 도 4 및 도 5를 참조하여 설명한 바와 같다.
이어서, 제1 절연막(240)에 나노 크리스탈 형성용 이온(130a)을 주입(131)한다. 본 단계는 도 7을 참조하여 설명한 바와 실질적으로 동일하다.
도 10을 참조하면, 나노 크리스탈 형성용 이온(130a)이 주입된 제1 절연막(240) 상에 제2 절연막(245)을 형성한다. 제2 절연막(245)은 예컨대, 원자층 증착법, PECVD(Plasma Enhance Chemical Vapor Deposition)법 등으로 형성한다. 선택될 수 있는 제2 절연막(245)의 물질, 두께 등은 도 4 및 도 5를 참조하여 설명한 바와 같다.
도 11을 참조하면, 상기 결과물을 어닐링한다. 상기 어닐링은 도 8을 참조하여 설명한 것과 실질적으로 동일하다.
상기 어닐링의 결과, 제1 절연막(240) 내에 주입된 나노 크리스탈 형성용 이온(130a)이 도 11에 도시된 바와 같이 나노 크리스탈(130)로 크리스탈화된다. 또, 상술한 이온 주입 공정(131) 등을 통해 제1 절연막(240) 내에 일부 디펙이 발생하더라도, 상기 어닐링에 의해 큐어링될 수 있다. 따라서, 원치 않는 전하 트랩이나 누설 전류 등이 방지될 수 있다. 아울러, 상기 어닐링시 제1 절연막(240) 및/또는 제2 절연막(245)도 함께 어닐링되어 결정화될 수 있으며, 그 결과, 제1 절연막(240) 및/또는 제2 절연막(245)을 통한 누설 전류가 더욱 방지될 수 있다.
이온 주입 조건이나, 어닐링 조건 등에 따라서는 나노 크리스탈(130)이 도 6a 내지 도 6b에 도시된 것과 같은 패턴으로 형성될 수도 있다.
한편, 본 실시예의 변형 실시예는 상기 어닐링을 제2 절연막(245)의 형성 전에 실시하는 것을 포함할 수 있다.
이어서, 통상의 증착, 사진 식각 공정 등을 진행하여, 도 4에 도시된 바와 같이 전하 트랩 구조물(250) 상에 게이트(160)를 형성하고, 게이트(160) 상에 캡핑막(162)을, 게이트(160) 측벽에 측벽 스페이서(165)를 형성하고, 반도체 기판(100) 내에 불순물 이온을 주입하여 소오스(170S) 및 드레인(170D)을 형성한다. 도 4에서는 전하 트랩 구조물(250)이 게이트(160)와 함께 패터닝된 예가 도시되어 있다. 게이트(160)를 형성하는 것을 포함하여 후속 단계들은 구체적인 공정 및 그 변형예가 본 기술 분야에 널리 공지되어 있으므로, 본 발명이 모호하게 해석되는 것을 회피하기 위하여 구체적인 설명은 생략한다.
한편, 본 실시예의 경우에도 도 7 및 도 8의 실시예에서와 유사하게 나노 크리스탈 형성용 이온(130a)을 주입하기 전에 제1 절연막(240)을 추가적으로 어닐링하는 것을 더 포함할 수 있다. 제1 절연막(240)을 추가적으로 어닐링하는 것은 상술한 절연막(140)을 추가적으로 어닐링하는 것과 실질적으로 동일한 방법으로 진행될 수 있다.
도 12a 내지 도 13은 본 발명의 일 실시예에 따른 방법에 의해 나노 크리스탈이 잘 형성될 수 있음을 설명하기 위한 TEM 사진들이다. 도 12a 내지 도 13은 나노 크리스탈로서 탄소 나노 크리스탈이 사용한 경우에 대한 예시이다.
도 12a는 본 발명의 일 실시예에 따른 방법으로 절연막 내에 탄소 나노 크리스탈 형성용 이온을 주입한 후의 TEM 사진이다. 도 12a는 어닐링을 수행하지 않아 주입된 탄소 이온(130a)이 아직 결정화가 이루어지지 않은 상태를 보여준다.
도 12b는 본 발명의 일 실시예에 따른 방법으로 어닐링을 수행함으로써 절연막 내에 탄소 나노 크리스탈을 형성한 후의 TEM 사진이다. 도 12b로부터, 절연막에 주입된 탄소 이온은 어닐링에 의해 서로 분리된 다수개의 탄소 나노 크리스탈(130) 도트로 성장됨을 확인할 수 있다.
도 12c는 도 12b의 탄소 나노 크리스탈을 확대한 TEM 사진이다. 도 12c에서 탄소 나노 크리스탈(130) 내의 규칙적으로 반복 배열된 사선은 탄소 나노 크리스탈이 양호한 결정으로 이루어져 있음을 나타낸다.
도 13은 본 발명의 일 실시예에 따른 방법으로 형성된 비휘발성 메모리 소자의 단면을 나타내는 TEM 사진이다. 도 13은 다수의 탄소 나노 크리스탈(130)들이 SiO2막 내에 임베디드되어 있으며, 실질적으로 단일층에 가깝게 형성되어 있음을 보여준다. 또한, 도 12c 및 도 13으로부터 각 탄소 나노 크리스탈(130)은 약 4nm 정도의 직경을 가짐을 알 수 있다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자로서, 특히 전하 트랩 구조물이 탄소 나노 크리스탈을 포함하는 비휘발성 메모리 소자의 커패시턴스(C)-전압(V) 커브를 나타내는 그래프이다. 도 14의 C-V 커브로부터 탄소 나노 크리스탈을 포함하는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 양호한 반시계 방향 히스테리시스 특성을 나타냄을 알 수 있으며, 그로부터 상기 비휘발성 메모리 소자가 실제 메모리 소자에 적용될 수 있음을 이해할 수 있다. 또, 플랫밴드 전압 쉬프트가 약 8V 정도를 나타내는 것으로부터, 충분한 용량의 전하를 축적할 수 있음을 확인할 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 비휘발성 메모리 소자는 NAND 타입의 비휘발성 메모리 소자나, NOR 타입의 비휘발성 메모리 소자 등으로 적용될 수 있다. 나아가, 2층 이상의 비휘발성 메모리 소자층들이 적층되어 있는 스택형 비휘발성 메모리 소자에도 적용될 수 있다. 여기서, 각 비휘발성 메모리 소자층은 NAND 타입일 수도 있고, NOR 타입일 수도 있다. 이하, 비휘발성 메모리 소자층이 NAND 타입이며, 이들이 2층으로 적층되어 있는 경우를 예시하지만, 더욱 다양한 조합이 가능함은 물론이다.
도 15는 본 발명의 몇몇 실시예에 따른 스택형 비휘발성 메모리 소자의 단면도이다. 도 15에서는 트랜지스터들이 개략적으로 도시되어 있다.
도 15를 참조하면, 본 발명의 몇몇 실시예에 따른 스택형 비휘발성 메모리 소자(300)는 제1 비휘발성 메모리 소자층(310) 및 제1 비휘발성 메모리 소자층(310) 상에 적층된 제2 비휘발성 메모리 소자층(320)을 포함한다.
제1 비휘발성 메모리 소자층(310)은 제1 액티브(10) 상에 형성된 다수의 제1 메모리 셀 트랜지스터(MC1), 제1 스트링 선택 트랜지스터(SST1), 제1 접지 선택 트랜지스터(GST1), 및 각 트랜지스터(MC1, SST1, GST1)들을 덮는 제1 층간 절연막(15)을 포함한다. 제1 액티브(10)는 각 트랜지스터(MC1, SST1, GST1)의 소오스/드레인 및 채널을 구성한다. 제1 액티브(10)는 예컨대, 반도체 기판으로부터 유래하는 것(즉, 반도체 기판 또는 그 일부)일 수 있다. 다수의 메모리 셀 트랜지스터(MC1), 스트링 선택 트랜지스터(SST1), 및 접지 선택 트랜지스터(GST1)들은 서로 직렬로 연결되어 스트링을 구성한다.
제2 비휘발성 메모리 소자층(320)은 제2 액티브(20) 상에 형성된 다수의 제2 메모리 셀 트랜지스터(MC2), 제2 스트링 선택 트랜지스터(SST2), 제2 접지 선택 트랜지스터(GST2), 및 각 트랜지스터(MC2, SST2, GST2)들을 덮는 제2 층간 절연막(25)을 포함한다. 제2 액티브(20)는 각 트랜지스터(MC2, SST2, GST2)의 소오스/드레인 및 채널을 구성한다. 제2 액티브(20)는 예컨대, 반도체 기판 또는 반도체층으로부터 유래한 것(즉, 반도체층 또는 그 일부)일 수 있다. 제2 액티브(20)가 반도체 기판으로부터 유래한 것일 경우, 상기 반도체 기판은 제1 비휘발성 메모리 소자층(310)의 제1 층간 절연막(15)에 본딩되어 결합된 것일 수 있다. 제2 액티브(20)가 반도체층으로부터 유래한 것일 경우, 상기 반도체층은 에피택시 또는 증착 후 어닐링이나 레이저 처리 등을 통해 단결정화 또는 다결정화되어 제1 층간 절연막(15) 상에 형성된 것일 수 있다.
제2 비휘발성 메모리 소자층(320) 상에는 비트 라인(340) 및/또는 공통 소오스 라인(330)이 형성되어 있다. 비트 라인(340)은 콘택(341, 342, 343)을 통하여 제2 비휘발성 메모리 소자층(320)의 제2 액티브(20) 및/또는 제1 비휘발성 메모리 소자층(310)의 제1 액티브(10)와 전기적으로 연결된다. 공통 소오스 라인(330)은 콘택(331, 332, 333)을 통하여 제2 비휘발성 메모리 소자층(320)의 제2 액티브(20) 및/또는 제1 비휘발성 메모리 소자층(310)의 제1 액티브(10)와 전기적으로 연결된다.
제1 비휘발성 메모리 소자층(310)의 제1 메모리 셀 트랜지스터(MC1)는 및 제2 비휘발성 메모리 소자층(320)의 제1 메모리 셀 트랜지스터(MC2)는 각각 전하 트랩 구조물을 포함함으로써, 데이터를 저장한다. 즉, 제1 메모리 셀 트랜지스터(MC1)는 제1 액티브(10), 제1 액티브(10) 상에 형성된 제1 전하 트랩 구조물, 및 제1 전하 트랩 구조물 상에 형성된 제1 게이트를 포함한다. 제2 메모리 셀 트랜지스터(MC2)는 제2 액티브(20), 제2 액티브(20) 상에 형성된 제2 전하 트랩 구조물, 및 제2 전하 트랩 구조물 상에 형성된 제2 게이트를 포함한다.
여기서, 제1 전하 트랩 구조물 및 제2 전하 트랩 구조물 중 적어도 하나는 다수의 나노 크리스탈을 포함할 수 있다. 예시적인 구조가 도 16a 및 도 16b에 도시되어 있다. 도 16a는 단일 절연막 내에 나노 크리스탈이 임베디드되어 있는 경우를, 도 16b는 제1 및 제2 절연막을 포함하는 다층 절연막 내에 나노 크리스탈이 임베디드된 경우를 예시한다. 도 16a 및 도 16b는 상술한 본 발명의 실시예들에 따른 비휘발성 메모리 소자와 실질적으로 동일하므로, 구체적인 설명은 생략한다. 부가하여, 상술한 본 발명의 실시예들에 따른 비휘발성 소자를 설명하면서 논의된 모든 내용들은 나노 크리스탈을 포함하는 제1 전하 트랩 구조물 및/또는 제2 전하 트랩 구조물에도 적용될 수 있음은 자명하다.
제1 전하 트랩 구조물 및 제2 전하 트랩 구조물 중 적어도 하나가 다수의 나노 크리스탈을 포함한다는 것은 제1 전하 트랩 구조물과 제2 전하 트랩 구조물이 모두 다수의 나노 크리스탈을 포함하는 경우 뿐만 아니라, 제1 전하 트랩 구조물 및 제2 전하 트랩 구조물 중 어느 하나는 다수의 나노 크리스탈을 포함하지만, 다른 하나는 다수의 나노 크리스탈을 포함하지 않는 경우를 포함한다. 여기서, 제1 전하 트랩 구조물 또는 제2 전하 트랩 구조물이 다수의 나노 크리스탈을 포함하지 않는 경우의 메모리 셀 트랜지스터(MC1 또는 MC2)는 도 17에 예시적으로 도시되어 있는 트랜지스터의 구조를 가질 수 있다. 도 17을 참조하면, 전하 트랩 구조물(450)은 터널링층(451), 전하 트랩층(452), 및 블록킹층(453)을 포함할 수 있다. 예시적으로 터널링층(451)은 실리콘 산화막이나 고유전율막으로, 전하 트랩층(452)은 실리콘 질화막으로, 블록킹층(453)은 실리콘 산화막이나 고유전율막으로 이루어질 수 있다. 그러나, 터널링층(451), 전하 트랩층(452), 블록킹층(453)의 구성 물질이 상기 예시에 제한되는 것은 아니며, 본 기술분야에 공지된 다른 다양한 물질로 이루어질 수 있음은 물론이다.
제1 비휘발성 메모리 소자층(310)의 제1 스트링 선택 트랜지스터(SST1), 제1 접지 선택 트랜지스터(GST1)와 제2 비휘발성 메모리 소자층(320)의 제2 스트링 선택 트랜지스터(SST2), 제2 접지 선택 트랜지스터(GST) 등은 도 18에 도시된 바와 같이, 게이트(160)와 액티브(10 또는 20) 사이에 전하 트랩 구조물 대신에, 게이트 절연막(460)을 갖는다.
상기한 바와 같이 본 발명의 몇몇 실시예들에 따른 스택형 비휘발성 메모리 소자는 2이상의 메모리 소자층이 적층되어 있기 때문에, 고집적화에 유리하다. 나아가, 도 16a 및 도 16b에 도시된 바와 같이 전하 트랩 구조물(150, 250)이 다수의 나노 크리스탈을 포함하는 구조는 도 17에 도시된 바와 같이 터널링층(451), 전하 트랩층(452), 블록킹층(453)으로 이루어진 구조에 비하여 얇은 두께로 형성될 수 있기 때문에, 제1 메모리 셀 트랜지스터(MC1)의 제1 전하 트랩 구조물 및 제2 메모리 셀 트랜지스터(MC2)의 제2 전하 트랩 구조물 중 적어도 하나가 나노 크리스탈을 포함하여 이루어지게 되면, 제1 비휘발성 메모리 소자층(310)과 제2 비휘발성 메모리 소자층(320) 중 적어도 하나의 두께가 감소될 수 있다. 이와 같이, 제1 비휘발성 메모리 소자층(310) 및 제2 비휘발성 메모리 소자층(320) 중 적어도 하나의 두께가 감소하게 되면, 비트 라인(340)이나, 공통 소오스 라인(330)으로부터 제1 비휘발성 메모리 소자층(310)의 제1 액티브(10) 및/또는 제2 비휘발성 메모리 소자층(320)의 제2 액티브(20)를 전기적으로 연결하는 콘택(331-333, 341-343)의 높이가 줄어들 수 있다. 콘택(331-333, 341-343)의 높이가 줄어들게 되면, 콘택홀 형성과 콘택홀 매립 등, 콘택(331-333, 341-343)의 형성이 더욱 용이해지고, 콘택(331-333, 341-343) 저항이 감소하며, 콘택(331-333, 341-343)의 물리적, 화학적 안정성이 증가하는 장점이 있다.
한편, 통상적인 스택형 비휘발성 메모리 소자의 제조 방법은 제1 비휘발성 메모리 소자층(310)를 먼저 형성한 다음, 제2 비휘발성 메모리 소자층(32)을 형성한다. 이와 같은 통상적인 제조 순서가 적용될 때, 미리 형성된 제1 비휘발성 메모리 소자층(310)는 제2 비휘발성 메모리 소자층(320)의 제조 공정을 포함하는 후속 공정에 노출된다. 따라서, 예컨대 제2 비휘발성 메모리 소자층(320)이 고온 공정으로 형성되는 경우, 제1 비휘발성 메모리 소자층(310)도 고온 조건에 함께 노출되어 안정성이 저해될 수 있다.
구체적으로, 제1 비휘발성 메모리 소자층(310)의 제1 메모리 셀 트랜지스터(MC1)는 게르마늄 나노 크리스탈을 포함하여 이루어져 있고, 제2 비휘발성 메모리 소자층(320)의 제2 메모리 셀 트랜지스터(MC2)를 탄소 나노 크리스탈을 포함하도록 형성하는 경우를 예시하면, 탄소 나노 크리스탈의 형성을 위해서는 앞서 표 1을 참조하여 설명한 바와 같이 약 1000°C 이상의 온도로 어닐링하는 것이 필요하다. 그런데, 게르마늄의 녹는점은 상기 표 1에 기재한 것처럼 약 940°C이므로, 약 1000°C 이상의 고온의 어닐링 조건은 미리 제조되어 있는 제1 메모리 셀 트랜지스터(MC1)의 게르마늄 나노 크리스탈을 녹이게 되고, 그에 따라 결정이 깨지는 결과를 초래한다. 후속 온도 조건에 따라서는 게르마늄이 재결정화가 될 것으로 예상할 수 있지만, 추가적인 공정 관리가 요구될 뿐만 아니라, 미리 설계된 패턴으로 재결정화하는 것도 용이하지 않다.
따라서, 제2 비휘발성 메모리 소자층(320)의 제1 메모리 셀 트랜지스터(MC1)로는 하부의 제1 비휘발성 메모리 소자층(310)의 안정성을 저해하지 않는 공정 조건으로 형성될 수 있는 것을 선택하는 것이 바람직하다.
예를 들어, 제1 비휘발성 메모리 소자층(310)의 제1 메모리 셀 트랜지스터(MC1)가 도 18에 도시된 바와 같은 구조로 이루어진 경우에는 제2 비휘발성 메모리 소자층(320)의 제2 메모리 셀 트랜지스터(MC2)가 포함하는 나노 크리스탈로서 표 1에 예시적으로 기재되어 있는 탄소 나노 크리스탈, 게르마늄 나노 크리스탈, 및 실리콘 나노 크리스탈 중 어느 것이 선택되어도 무방하다. 다만, 도 18의 구조가 예컨대 약 1050°C 이상의 온도에서 안정성에 문제가 있을 경우에는 제2 비휘발성 메모리 소자층(320)에 적용되는 나노 크리스탈은 나노 크리스탈 형성 온도가 약 950°C 이하인 게르마늄 나노 크리스탈인 것이 바람직하다.
만약, 제2 메모리 셀 트랜지스터(MC2)를 도 18에 도시된 바와 같은 구조로 형성하는 경우에는 도 18의 구조 제조시 채용될 수 있는 온도 조건에 따라 제1 메모리 셀 트랜지스터(MC1)의 나노 크리스탈로 선택될 수 있는 물질이 달라질 것이다. 예를 들어, 도 18의 구조를 제조하기 위해 최대 약 1050°C 정도의 온도가 필요하다고 가정하면, 표 1에 예시적으로 기재된 것 중에서 제1 메모리 셀 트랜지스터(MC1)의 나노 크리스탈 물질로 선택될 수 있는 것은 녹는점이 1050°C보다 높은 탄소나, 실리콘이다.
만약, 제1 메모리 셀 트랜지스터(MC1)와 제2 메모리 셀 트랜지스터(MC2)를 모두 나노 크리스탈을 포함하는 구조로 형성하고자 할 경우에는 제1 메모리 셀 트랜지스터(MC1)에 포함되는 나노 크리스탈의 녹는점이 제2 메모리 셀 트랜지스터(MC2)에 포함되는 나노 크리스탈의 형성 온도보다 높도록 선택되는 것이 바람직하다. 예를 들어, 제1 메모리 셀 트랜지스터(MC1)에 녹는점이 3547°C인 탄소 나노 크리스탈이나, 녹는점이 1412°C인 실리콘 나노 크리스탈을 적용하는 경우, 표 1에 예시적으로 기재된 물질 중에서 제2 메모리 셀 트랜지스터(MC2)에 적용될 수 있는 나노 크리스탈 물질은 탄소(나노 크리스탈 형성 온도: 1000-1250°C), 실리콘(나노 크리스탈 형성 온도: 950-1100°C), 게르마늄(나노 크리스탈 형성 온도: 700-950°C)이다. 그러나, 제1 메모리 셀 트랜지스터(MC1)에 녹는점이 940°C인 게르마늄 나노 크리스탈을 적용하는 경우, 제2 메모리 셀 트랜지스터(MC2)에는 나노 크리스탈 형성 온도가 그보다 높은 탄소 나노 크리스탈이나, 실리콘 나노 크리스탈은 적용하기는 어렵다. 따라서, 이 경우에는 게르마늄 나노 크리스탈을 선택하는 것이 바람직할 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자 및 그 제조 방법에 의하면, 양호한 메모리 히스테리시스 특성을 나타내면서도, 신뢰성이 확보될 수 있으며, 다른 공정과의 조합이 용이하다. 또, 본 발명의 실시예들에 따른 스택형 비휘발성 메모리 소자에 의하면, 고집적화가 구현될 수 있을 뿐만 아니라, 콘택 안정성이 개선되고, 각 메모리 소자층이 다른 공정에 의해 안정성이 저해되는 것을 방지할 수 있다.

Claims (24)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성되며, 절연막 및 상기 절연막 내에 임베디드된 다수의 탄소 나노 크리스탈을 포함하는 전하 트랩 구조물; 및
    상기 전하 트랩 구조물 상에 형성된 게이트를 포함하되,
    상기 절연막의 두께는 30nm 이하이고,
    상기 다수의 탄소 나노 크리스탈은 상기 절연막에 의해 서로 이격되어 상기 절연막 내로 주입된 전하를 트랩하는 비휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 다수의 탄소 나노 크리스탈은 상기 반도체 기판 및 상기 게이트와 각각 이격되어 있는 비휘발성 메모리 소자.
  3. 제 2항에 있어서,
    상기 반도체 기판과 상기 다수의 탄소 나노 크리스탈 사이에 위치하는 상기 절연막의 제1 영역은 터널링 절연막으로 작용하고,
    상기 게이트와 상기 다수의 탄소 나노 크리스탈 사이에 위치하는 상기 절연막의 제2 영역은 커플링 및 블록킹 절연막으로 작용하는 비휘발성 메모리 소자.
  4. 삭제
  5. 제 2항에 있어서,
    상기 다수의 탄소 나노 크리스탈과 상기 반도체 기판의 이격거리는 9nm이하인 비휘발성 메모리 소자.
  6. 제 2항에 있어서,
    상기 절연막은 AxOy, AxB1 - xOy, AxOyNz 또는 AxB1 - xOyNz (상기 A 및 B는 각각 Ti, Zr, Hf, Sc, Y, La, 및 Al로 이루어진 그룹으로부터 선택된 이종 물질임)로 이루어지는 비휘발성 메모리 소자.
  7. 제 2항에 있어서,
    상기 절연막은 제1 절연막 및 상기 제1 절연막 상의 제2 절연막을 포함하는 다층 절연막인 비휘발성 메모리 소자.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7항에 있어서,
    상기 제1 절연막의 두께는 20nm이하이고,
    상기 제2 절연막의 두께는 10nm이하인 비휘발성 메모리 소자.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 7항에 있어서,
  10. 반도체 기판 상에 절연막 및 상기 절연막 내에 임베디드된 다수의 탄소 나노 크리스탈을 포함하는 전하 트랩 구조물을 형성하고,
    상기 전하 트랩 구조물 상에 게이트를 형성하는 것을 포함하되,
    상기 전하 트랩 구조물을 형성하는 것은
    상기 반도체 기판 상에 상기 절연막을 형성하고,
    상기 절연막 내에 탄소 나노 크리스탈 형성용 이온을 주입하고,
    어닐링을 수행하여 상기 탄소 나노 크리스탈 형성용 이온을 크리스탈화하는 것을 포함하고,
    전하 트랩 구조물을 형성하는 것은, 상기 다수의 탄소 나노 크리스탈이 상기 절연막에 의해 서로 이격되어 상기 절연막 내로 주입된 전하를 트랩하도록 형성하는 비휘발성 메모리 소자의 제조 방법.
  11. 삭제
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 탄소 나노 크리스탈 형성용 이온은 30 내지 80KeV의 이온 주입 에너지로 주입되는 비휘발성 메모리 소자의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 어닐링은 1000℃ 내지 1300℃의 온도에서 수행되는 비휘발성 메모리 소자의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 탄소 나노 크리스탈 형성용 이온의 주입 전에 상기 절연막을 어닐링하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 전하 트랩 구조물은 제1 절연막 및 상기 제1 절연막 상에 형성된 제2 절연막을 더 포함하고,
    상기 전하 트랩 구조물을 형성하는 것은
    상기 반도체 기판 상에 상기 제1 절연막을 형성하고,
    상기 제1 절연막 내에 탄소 나노 크리스탈 형성용 이온을 주입하고,
    상기 제1 절연막 상에 상기 제2 절연막을 형성하고,
    어닐링을 수행하여 상기 탄소 나노 크리스탈 형성용 이온을 크리스탈화하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
  16. 제1 액티브, 상기 제1 액티브 상에 형성된 제1 전하 트랩 구조물, 및 상기 제1 전하 트랩 구조물 상에 형성된 제1 게이트를 포함하는 제1 비휘발성 메모리 소자층; 및
    상기 제1 비휘발성 메모리 소자층 상에 적층된 제2 비휘발성 메모리 소자층으로서,
    제2 액티브, 상기 제2 액티브 상에 형성된 제2 전하 트랩 구조물, 및 상기 제2 전하 트랩 구조물 상에 형성된 제2 게이트를 포함하는 제2 비휘발성 메모리 소자층을 포함하되,
    상기 제1 전하 트랩 구조물 및 상기 제2 전하 트랩 구조물 중 적어도 하나는 절연막 및 상기 절연막 내에 임베디드되어 있는 다수의 나노 크리스탈을 포함하는 스택형 비휘발성 메모리 소자.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16항에 있어서,
    상기 제1 전하 트랩 구조물은 터널링층, 전하 트랩층, 및 블록킹층을 포함하고,
    상기 제2 전하 트랩 구조물은 상기 절연막 및 상기 절연막 내에 임베디드되어 있는 상기 나노 크리스탈을 포함하는 스택형 비휘발성 메모리 소자.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17항에 있어서,
    상기 나노 크리스탈은 게르마늄 나노 크리스탈인 스택형 비휘발성 메모리 소자.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 16항에 있어서,
    상기 제2 전하 트랩 구조물은 터널링층, 전하 트랩층, 및 블록킹층을 포함하는 스택형 비휘발성 메모리 소자.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 19항에 있어서,
    상기 나노 크리스탈은 탄소 나노 크리스탈 또는 실리콘 나노 크리스탈인 스택형 비휘발성 메모리 소자.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 16항에 있어서,
    상기 제1 전하 트랩 구조물 및 상기 제2 전하 트랩 구조물은 각각 상기 절연막 및 상기 절연막 내에 임베디드되어 있는 상기 나노 크리스탈을 포함하는 스택형 비휘발성 메모리 소자.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 21항에 있어서,
    상기 제1 전하 트랩 구조물의 상기 나노 크리스탈의 녹는점은 상기 제2 전하 트랩 구조물의 상기 나노 크리스탈의 나노 크리스탈 형성 온도보다 높은 스택형 비휘발성 메모리 소자.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 21항에 있어서,
    상기 제2 전하 트랩 구조물의 상기 나노 크리스탈은 탄소 나노 크리스탈, 실리콘 나노 크리스탈 또는 게르마늄 나노 크리스탈인 스택형 비휘발성 메모리 소자.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 21항에 있어서,
    상기 제1 전하 트랩 구조물에 포함되어 있는 상기 나노 크리스탈 및 상기 제2 전하 트랩 구조물에 포함되어 있는 상기 나노 크리스탈은 각각 게르마늄 나노 크리스탈인 스택형 비휘발성 메모리 소자.
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