KR102001228B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판 상에 배치된 하부 절연 패턴, 상기 하부 절연 패턴 상에 배치되며, 불순물이 도핑된 폴리 실리콘으로 이루어진 하부 게이트 패턴, 상기 하부 게이트 패턴의 상면 일부를 노출시키는 개구부를 갖는 잔여 절연 패턴, 상기 잔여 절연 패턴 상에 배치되며, 상기 개구부를 채우는 상부 게이트 패턴, 및 상기 하부 게이트 패턴의 상면 일부와 접촉되며 상기 잔여 절연 패턴과 상기 상부 게이트 패턴 사이에 연장된 확산 방지 패턴을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 전기적 특성이 보다 향상된 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다.
비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrocally EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다. 이들 중, 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling), 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 이러한 플래시 메모리 장치는 다양한 형태의 메모리 셀을 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR Type)으로 구분된다. 또한, 플래시 메모리 장치들은 단위 셀을 구성하는 기억 저장층의 종류에 따라 부유 게이트(floating gate)형 플래시 메모리 장치와 차지 트랩(charge trap)형 플래시 메모리 장치 등으로 구분할 수 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판 상에 배치된 하부 절연 패턴, 상기 하부 절연 패턴 상에 배치되며, 불순물이 도핑된 폴리 실리콘으로 이루어진 하부 게이트 패턴, 상기 하부 게이트 패턴의 상면 일부를 노출시키는 개구부를 갖는 잔여 절연 패턴, 상기 잔여 절연 패턴 상에 배치되며, 상기 개구부를 채우는 상부 게이트 패턴, 및 상기 하부 게이트 패턴의 상면 일부와 접촉되며 상기 잔여 절연 패턴과 상기 상부 게이트 패턴 사이에 연장된 확산 방지 패턴을 포함한다.
상기 확산 방지 패턴은 실리콘 산화막(SiO2), 실리콘 산질화막(SiON), 또는 실리콘 질화막(SiN)으로 형성될 수 있다.
상기 확산 방지 패턴의 두께는 1Å 내지 15Å일 수 있다.
상기 상부 게이트 패턴은 차례로 적층된 제 1 상부 폴리 실리콘 패턴, 베리어 금속 패턴, 및 금속 패턴을 포함할 수 있다.
상기 제 1 상부 폴리 실리콘 패턴의 바닥면은 상기 잔여 절연 패턴의 바닥면보다 아래에 배치될 수 있다.
상기 상부 게이트 패턴은 상기 잔여 절연 패턴과 상기 확산 방지 패턴 사이에 배치되는 제 2 상부 폴리 실리콘 패턴을 더 포함할 수 있다.
상기 상부 게이트 패턴은 상기 확산 방지 패턴과 상기 제 1 상부 폴리 실리콘 패턴 사이에 배치되는 제 2 상부 폴리 실리콘 패턴을 더 포함할 수 있다.
상기 제 1 상부 폴리 실리콘 패턴의 바닥면은, 상기 잔여 절연 패턴의 바닥면보다 위에 배치되며, 상기 제 2 상부 폴리 실리콘 패턴의 바닥면은 상기 잔여 절연 패턴의 바닥면보다 아래에 배치될 수 있다.
상기 제 2 상부 폴리 실리콘 패턴은 상기 제 1 상부 폴리 실리콘 패턴보다 더 두꺼울 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 터널 절연막 및 플로팅 게이트막을 차례로 적층하는 것, 상기 플로팅 게이트막 상에 상기 플로팅 게이트막의 일부를 노출시키는 개구부를 갖는 게이트간 절연막을 형성하는 것, 상기 게이트간 절연막 상에 상기 개구부의 내벽을 컨포말하게 덮는 확산 방지막을 형성하는 것, 상기 확산 방지막이 형성된 상기 개구부를 채우며, 금속 물질을 포함하는 상부 게이트막을 형성하는 것, 및 상기 상부 게이트막, 상기 확산 방지막, 상기 게이트간 절연막, 상기 플로팅 게이트막, 및 상기 터널 절연막을 패터닝하여 게이트전극을 형성하는 것을 포함한다.
상기 확산 방지막은 어닐링 방법, 증착 방법, 또는 자연 산화법으로 형성될 수 있다.
상기 확산 방지막은 실리콘 산화막(SiO2), 실리콘 산질화막(SiON), 또는 실리콘 질화막(SiN)일 수 있다.
상기 확산 방지막은 1Å 내지 15Å 두께로 형성하는 것을 포함할 수 있다.
상기 게구부를 형성하는 것은, 상기 플로팅 게이트막의 상면의 일부분을 리세스시키는 것을 포함할 수 있다.
상기 상부 게이트막을 형성하는 것은, 제 2 폴리 실리콘막, 베리어 금속막, 및 금속막을 차례로 적층하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법에 따르면, 접지 선택 게이트 전극 및 스트링 선택 게이트 전극에서 접촉되는 하부 게이트 패턴과 상부 게이트 패턴 사이에 확산 방지 패턴이 형성될 수 있다. 이에 따라, 상기 확산 방지 패턴은 상기 하부 게이트 패턴에 도핑되어 있는 불순물이 금속 물질이 포함되어 있는 상기 상부 게이트 패턴으로 확산되는 것을 방지할 수 있다. 이에 따라, 상기 하부 게이트 패턴 내의 불순물의 농도를 유지할 수 있다 따라서, 상기 하부 게이트 패턴과 상기 상부 게이트 패턴 사이의 계면 저항값이 상승되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치로서, 도 1의 I-I' 선 방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치로서, 도 2의 게이트 전극들을 확대한 단면도들이다.
도 4은 본 발명의 다른 실시예에 따른 반도체 장치로서, 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치로서, 도 4의 접지 선택 게이트 전극을 확대한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치로서, 도 1의 I-I' 선 방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치로서, 도 6의 접지 선택 게이트 전극을 확대한 단면도이다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도들이다.
도 9는 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 10은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 11은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도들이다. 도 2는 본 발명의 일 실시예에 따른 반도체 장치로서, 도 1의 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다.
자른 단면도이다. 도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치로서, 도 2의 게이트 전극들을 확대한 단면도들이다.
도 1, 도 2, 및 도 3a 내지 도 3c를 참조하면, 반도체 기판(100)은 셀 어레이 영역(10) 및 주변 회로 영역(20)을 포함할 수 있다.
상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 셀 어레이 영역(10)은 셀 영역(10a)과 상기 셀 영역(10a) 양측에 각각 배치된 제 1 선택 영역(10b) 및 제 2 선택 영역(10c)를 포함할 수 있다.
예를 들어, 상기 셀 어레이 영역(10)에는 낸드 플래시 메모리 셀이 형성되는 영역일 수 있다. 상세하게, 상기 셀 영역(10a)에는 셀 게이트 전극들(WL)이 형성되는 영역일 수 있고, 상기 제 1 및 상기 제 2 선택 영역들(10b, 10c)은 접지 선택 게이트 전극(GSL) 및 스트링 선택 게이트 전극(SSL)이 형성되는 영역일 수 있다. 상기 주변 회로 영역(20)에는 주변 트랜지스터가 형성되는 영역일 수 있다.
상기 셀 어레이 영역(10)은 제 1 활성 영역들(101)을 포함할 수 있다. 상기 주변 회로 영역(20)은 제 2 활성 영역(102)을 포함할 수 있다. 상기 제 1 활성 영역들(101) 및 상기 제 2 활성 영역(102)은 서로 다른 평면적 형태로 정의될 수 있다. 상기 제 1 활성 영역들(101) 및 상기 제 2 활성 영역(102)은 소자 분리막(미도시)에 의해 둘러싸인 상기 반도체 기판(100)의 일부분일 수 있다.
상기 셀 어레이 영역(10)에서 셀 게이트 전극들(WL), 스트링, 및 접지 선택 게이트 전극들(SSL, GSL)이 상기 제 1 활성 영역들(101)을 가로질러 배치될 수 있다. 상기 주변 회로 영역(20)에는 저전압 게이트 전극(미도시) 또는 고전압 게이트 전극(HVG)이 상기 제 2 활성 영역(102)을 가로질러 배치될 수 있다.
상기 셀 게이트 전극들(WL) 및 상기 접지 및 상기 스트링 선택 게이트 전극들(GSL, SSL) 양측의 상기 제 1 활성 영역(101)에 제 1 소오스/드레인 영역(105)이 배치될 수 있다. 이와 다르게, 상기 셀 게이트 전극들(WL) 사이의 영역에 상기 제 1 소오스/드레인 영역(105)이 배치되지 않을 수 있다. 상기 고전압 게이트 전극(HVG)의 양측의 상기 제 2 활성 영역(102)에 제 2 소오스/드레인 영역(106)이 배치될 수 있다.
상기 셀 영역(10a) 상에 복수의 상기 게이트 전극들(WL)이 등간격으로 나란히 배치될 수 있다. 상기 게이트 전극들(WL)은 도 3a에 도시된 바와 같이, 상기 반도체 기판(100) 상에 차례로 적층된 터널 절연 패턴(111a), 플로팅 게이트 패턴(113a), 게이트간 절연 패턴(115a), 및 제어 게이트 패턴(CG)를 포함할 수 있다. 상세하게, 상기 제어 게이트 패턴(CG)은 차례로 적층된 제 1 폴리 실리콘 패턴(117a), 제 1 확산 방지 패턴(121a), 제 2 폴리 실리콘 패턴(123a), 및 제 1 금속 패턴(127a)을 포함할 수 있다. 상기 제 2 폴리 실리콘 패턴(123a)과 상기 제 1 금속 패턴(127a) 사이에 제 1 베리어 금속 패턴(125a)이 더 배치될 수 있다.
상기 터널 절연 패턴(111a)은 실리콘 산화막으로 형성될 수 있다. 예를 들어, 상기 터널 절연 패턴(111a)은 열 산화막으로 이루어질 수 있다. 상기 터널 절연 패턴(111a)은 플래시 메모리 장치의 동작 시, 상기 반도체 기판(100)에 포함되어 있는 전하가 상기 플로팅 게이트 패턴(113a)으로 F-N 터널링 할 수 있는 막이다.
상기 플로팅 게이트 패턴(113a)은 p형 또는 n형 불순물이 도핑된 폴리 실리콘막으로 형성될 수 있다. 상기 p형 불순물은 예를 들어, 보론(Boron), 알루미늄(Aluminum), 및 갈륨(Gallium) 중 어느 하나일 수 있다. 상기 n형 불순물은 예를 들어, 인(Phosphorus), 비소(Arsenic), 비스무스(Bismuth) 및 안티몬(Antimony) 중 어느 하나일 수 있다. 상기 플래시 메모리 장치의 동작 시, 상기 터널 절연 패턴(111a)을 터널링한 상기 전하는 상기 플로팅 게이트 패턴(113a)에 축적될 수 있다.
상기 게이트간 절연 패턴(115a)은 상기 플로팅 게이트 패턴(113a)과 상기 제어 게이트 패턴(CG) 사이를 절연시킬 수 있다. 상기 게이트간 절연 패턴(115)은 상기 터널 절연 패턴(111a) 보다 두꺼운 산화막 또는 하부 산화막/ 질화막/ 상부 산화막으로 적층된 막들로 형성될 수 있다. 나아가, 상기 게이트간 절연 패턴(115a)은 유전율이 높은 고 유전막으로 형성될 수 있다. 상기 고 유전막은 예를 들어, 하프늄산화막 또는 알루미늄 산화막 등의 절연성 금속 산화막일 수 있다.
상기 제 1 및 제 2 폴리 실리콘 패턴들(117a, 123a)은 p형 또는 n형 불순물이 도핑되어 형성될 수 있다. 상기 제 1 및 제 2 폴리 실리콘 패턴들(117a, 123a)은 동일한 불순물이 도핑되어, 동일한 도전형을 가질 수 있다. 상기 제 1 폴리 실리콘 패턴(117a)의 두께는 상기 제 2 폴리 실리콘 패턴(123a)의 두께보다 두꺼울 수 있다.
상기 제 1 확산 방지 패턴(121a)은 상기 제 1 및 제 2 폴리 실리콘 패턴들(117a, 123a) 사이에 배치될 수 있다. 상기 제 1 확산 방지 패턴(121a)은 실리콘 산화막(SiO2), 실리콘 산질화막(SiON), 또는 실리콘 질화막(SiN)으로 형성될 수 있다. 상기 제 1 확산 방지 패턴(121a)은 약 1 Å 내지 약 15Å 이하의 두께를 가질 수 있다. 상기 제 1 확산 방지 패턴(121a)의 두께가 매우 얇기 때문에 상기 제 1 폴리 실리콘 패턴(117a)과 상기 제 2 폴리 실리콘 패턴(123a)은 전기적으로 연결될 수 있다.
상기 제 1 금속 패턴(127a)은 텅스텐(W)막 또는 몰리브덴(Mo)막으로 형성될 수 있다.
상기 제 2 폴리 실리콘 패턴(123a)과 상기 제 1 금속 패턴(127a) 사이에 배치된 상기 제 1 베리어 금속 패턴(125a)은 텅스텐 질화막(WN), 몰리브덴 질화막(MoN), 티타늄 질화막(TiN), 또는 탄탈륨 질화막(TaN)과 같은 도전성 금속 질화막으로 형성될 수 있다.
다시 도 2를 참조하면, 상기 제 1 선택 영역(10b)에 상기 접지 선택 게이트 전극(GSL)이 배치되고, 상기 제 2 선택 영역(10c)에 상기 스트링 선택 게이트 전극(SSL)이 배치될 수 있다. 상기 접지 선택 게이트 전극(GSL)과 상기 스트링 선택 게이트 전극(SSL)은 실질적으로 동일한 적층 구조를 가질 수 있다. 따라서, 본 발명에서는 상기 접지 선택 게이트 전극(GSL)의 구조적인 설명만 기재하도록 한다.
상세하게 도 3b를 참조하면, 상기 접지 선택 게이트 전극(GSL)은 상기 반도체 기판(100) 상에 차례로 적층된 하부 절연 패턴(111b), 하부 게이트 패턴(113b), 제 1 잔여 절연 패턴(115b), 및 상부 게이트 패턴(129b)을 포함할 수 있다. 상기 상부 게이트 패턴(129b)은 제 1 상부 폴리 실리콘 패턴(117b), 제 2 확산 방지 패턴(121b), 제 2 상부 폴리 실리콘 패턴(123b), 및 제 2 금속 패턴(127b)을 포함할 수 있다. 상기 제 2 상부 폴리 실리콘 패턴(123b)과 상기 제 2 금속 패턴(127b) 사이에 제 2 베리어 금속 패턴(125b)이 더 배치될 수 있다. 이에 따라, 상기 제 2 베리어 금속 패턴(125b)은 상기 상부 게이트 패턴(129b)에 포함될 수 있다.
상기 하부 절연 패턴(111b)은 상기 터널 절연 패턴(111a)과 실질적으로 동일한 물질 및 두께를 갖도록 형성될 수 있다.
상기 접지 선택 게이트 전극(GSL)의 상기 하부 게이트 패턴(113b), 상기 제 1 잔여 절연 패턴(115b), 및 상기 제 1 상부 폴리 실리콘 패턴(117b)은 상기 셀 게이트 전극(WL)의 상기 플로팅 게이트 패턴(113a), 상기 게이트간 절연 패턴(115a), 및 상기 제 1 폴리 실리콘 패턴(117a)과 동일한 적층 구조를 가질 수 있다. 상기 제 1 상부 폴리 실리콘 패턴(117b)의 상면은 상기 제 1 폴리 실리콘 패턴(117a)의 상면과 동일한 평면에 위치될 수 있다.
상기 상부 게이트 패턴(129b)은 상기 제 1 상부 폴리 실리콘 패턴(117b) 및 상기 제 1 잔여 절연 패턴(115b)을 관통할 수 있다. 상기 하부 게이트 패턴(113b)의 상면은 개구부(109)에 의해서 리세스 될 수 있다.
상기 제 2 확산 방지 패턴(121b)은 상기 개구부(109)를 갖는 상기 제 1 상부 폴리 실리콘 패턴(117b)상에 배치되어, 상기 개구부(109)의 내벽을 덮을 수 있다. 상기 제 2 확산 방지 패턴(121b)의 바닥면은 상기 제 1 잔여 절연 패턴(115b)의 바닥면보다 아래에 배치되어, 상기 하부 게이트 패턴(113b)과 접촉될 수 있다. 상기 제 2 확산 방지 패턴(121b)의 두께는 매우 얇기 때문에, 상기 하부 게이트 패턴(113b)과 상기 상부 게이트 패턴(129b)은 전기적으로 연결될 수 있다. 상기 접지 선택 게이트 전극(GSL)의 상기 제 2 확산 방지 패턴(121b)은 상기 셀 게이트 전극들(WL)의 상기 제 1 확산 방지 패턴(121a)과 실질적으로 동일한 물질 및 두께를 갖도록 형성될 수 있다.
상기 제 2 확산 방지 패턴(121b) 상에 배치되는 상기 제 2 상부 폴리 실리콘 패턴(123b), 상기 제 2 베리어 금속 패턴(125b), 및 상기 제 2 금속 패턴(127b)는 상기 개구부(109) 내로 연장될 수 있다. 상기 제 2 상부 폴리 실리콘 패턴(123b)의 바닥면은 상기 제 1 잔여 절연 패턴(115b)의 바닥면보다 아래에 배치될 수 있다. 상기 제 1 상부 폴리 실리콘 패턴(117b)의 두께는 상기 제 2 상부 폴리 실리콘 패턴(123b)의 두께보다 두꺼울 수 있다.
상기 접지 선택 게이트 전극(GSL)에 적층된 상기 제 2 상부 폴리 실리콘 패턴(123b), 상기 제 2 베리어 금속 패턴(125b), 및 상기 제 2 금속 패턴(127b)의 두께는 상기 셀 게이트 전극들(WL)에 적층된 상기 제 2 폴리 실리콘 패턴(123a), 상기 제 1 베리어 금속 패턴(125a), 및 상기 제 1 금속 패턴(127a)의 두께와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 제 2 상부 폴리 실리콘 패턴(123b), 상기 제 2 베리어 금속 패턴(125b), 및 상기 제 2 금속 패턴(127b)의 증착 두께의 합이 상기 개구부(109)의 폭의 1/2보다 얇을 경우, 상기 개구부(109)는 완전히 채워지지 않을 수 있다. 상기 제 2 금속 패턴(127b)에 채워지지 않은 상기 개구부(109)는 후속 공정에서 증착되는 하드 마스크 패턴(미도시)에 의하여 채워질 수 있다.
이와 같이, 접지 선택 게이트 전극(GSL), 및 스트링 선택 게이트 전극(SSL)에서, 상기 제 2 확산 방지 패턴(121b)은 불순물이 도핑된 폴리 실리콘으로 이루어진 상기 하부 게이트 패턴(113b) 내의 불순물이 금속 물질을 포함하는 상부 게이트 패턴(129b)에 확산되는 것을 방지 할 수 있다. 이에 따라, 상기 하부 게이트 패턴(113b) 내의 불순물의 농도를 유지할 수 있다. 이에 더하여, 상기 불순물이 도핑된 폴리 실리콘으로 이루어진 상기 하부 게이트 패턴(113b)과 상기 금속 물질을 포함하는 상기 상부 게이트 패턴(129b)이 접촉될 때 상기 불순물이 상기 제 2 금속 패턴(127b)으로 확산하여, 상기 하부 게이트 패턴(113b)과 상기 상부 게이트 패턴(129b) 사이의 계면 저항이 상승하는 것을 억제할 수 있다.
도 2 및 도 3c를 참조하면, 상기 주변 회로 영역(20) 상에 고전압 게이트 전극(HVG)이 형성될 수 있다. 상기 고전압 게이트 전극(HVG)은 상기 접지 선택 게이트 전극(GSL) 및 상기 스트링 선택 게이트 전극(SSL)과 실질적으로 동일한 적층 구조를 가질 수 있다.
상기 고전압 게이트 전극(HVG)은 상기 반도체 기판(100) 상에 차례로 적층된 고전압 하부 절연 패턴(112c), 하부 게이트 패턴(113c), 제 2 잔여 절연 패턴(115c), 제 1 상부 폴리 실리콘 패턴(117c), 제 3 확산 방지 패턴(121c), 제 2 상부 폴리 실리콘 패턴(123c), 및 제 3 금속 패턴(127c)을 포함할 수 있다. 상기 제 1 상부 폴리 실리콘 패턴(117c), 상기 제 2 상부 폴리 실리콘 패턴(123c), 및 제 3 금속 패턴(127c)은 상부 게이트 패턴(129c)으로 정의될 수 있다. 상기 제 2 상부 폴리 실리콘 패턴(123c)과 상기 제 3 금속 패턴(127c) 사이에 제 3 베리어 금속 패턴(125c)이 더 배치될 수 있다.
상기 고전압 하부 절연 패턴(112c)은 상기 터널 절연 패턴(111a) 및 상기 하부 절연 패턴(111b) 보다 두껍게 형성될 수 있다. 왜냐하면, 상기 고전압 하부 절연 패턴(112c)은 고전압 트랜지스터에 인가되는 고전압의 동작전압에 충분히 견딜 수 있는 두께여야 하기 때문이다. 또한, 도면에 도시하지 않았지만, 상기 제 2 활성 영역(102) 상에 저전압 트랜지스터가 배치될 경우, 상기 저전압 트랜지스터의 동작 특성에 적합한 두께의 저전압 절연 패턴을 가질 수 있다.
상기 고전압 게이트 전극(HVG)의 상기 하부 게이트 패턴(113c)은 상기 상기 접지 선택 게이트 전극(GSL)의 하부 게이트 패턴(113b)과 동일한 물질을 갖도록 형성될 수 있다. 또한, 상기 고전압 게이트 전극(HVG)의 상기 하부 게이트 패턴(113c)의 상면은 상기 접지 선택 게이트 전극(GSL)의 상기 하부 게이트 패턴(113b)의 상면과 동일한 평면에 위치될 수 있다.
다시 도 2를 참조하면, 상기 반도체 기판(100) 상에 상기 게이트 전극들(WL, GSL, SSL, HVG)을 덮는 하부 층간 절연막(144)과 상부 층간 절연막(147)이 차례로 배치될 수 있다. 상기 하부 층간 절연막(144)은 상기 게이트 전극들(WL, GSL, SSL, HVG)을 완전히 덮을 수 있다.
상기 제 1 선택 영역(10b) 상에 상기 하부 층간 절연막(144)을 관통하는 공통 소오스 라인(CSL)이 더 배치될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 접지 선택 게이트 전극(GSL)과 이격될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 반도체 기판(100)을 노출하여 공통 소오스 라인(CSL)에 인접한 상기 제 1 소오스/드레인 영역(105)과 접촉될 수 있다.
상기 셀 어레이 영역(10)에 비트 라인(153)이 더 배치될 수 있다. 상기 비트 라인(153)은 상기 상부 층간 절연막(147) 상에 배치될 수 있다. 상기 비트 라인(153)의 하면과 접촉하며 상기 상부 층간 절연막(147)과 상기 하부 층간 절연막(144)을 관통하는 비트 라인 컨택 플러그(151)을 더 포함할 수 있다. 상기 비트 라인 컨택 플러그(151)는 상기 반도체 기판(100)을 노출하여 스트링 선택 게이트 전극(SSL)에 인접한 상기 제 1 소오스/드레인 영역(105)과 접촉될 수 있다. 따라서, 상기 비트 라인(153)은 상기 비트 라인 컨택 플러그(151)에 의하여 상기 제 1 소오스/드레인 영역(105)과 전기적으로 연결될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치로서, 도 1의 도 1의 I-I' 선 방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치로서, 도 4의 접지 선택 게이트 전극을 확대한 단면도이다.
도 4 및 도 5에 도시된 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 4 및 도 5를 참조하면, 접지 선택 게이트 전극(GSL)의 개구부(109)에 형성된 제 2 상부 폴리 실리콘 패턴(123b), 제 2 베리어 금속 패턴(125b), 및 제 2 금속 패턴(127b)의 증착 두께의 합이 상기 개구부(109)의 폭의 1/2보다 두꺼울 경우, 상기 개구부(109)는 상기 제 2 금속 패턴(127b)에 의해 완전히 채워질 수 있다.
스트링 선택 전극(SSL) 및 고전압 게이트 전극(HVG)은 상기 접지 선택 게이트 전극(GSL)과 실질적으로 동일한 적층 구조를 가질 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치로서, 도 1의 도 1의 I-I' 방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다. 도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치로서, 도 6의 접지 선택 게이트 전극을 확대한 단면도이다.
도 6 및 도 7에 도시된 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 6 및 도 7를 참조하면, 접지 선택 게이트 전극(GSL)은 반도체 기판(100) 상에 차례로 적층된 하부 절연 패턴(111b), 하부 게이트 패턴(113b), 제 1 잔여 절연 패턴(115b), 제 2 확산 방지 패턴(121b), 및 상부 게이트 패턴(129b)을 포함할 수 있다. 상기 상부 게이트 패턴(129b)은 제 1 상부 폴리 실리콘 패턴(117b), 제 2 상부 폴리 실리콘 패턴(123b), 및 제 2 금속 패턴(127b)을 포함할 수 있다. 상기 제 2 상부 폴리 실리콘 패턴(123b)과 상기 제 2 금속 패턴(127b) 사이에 제 2 베리어 금속 패턴(125b)이 더 배치될 수 있다. 이에 따라, 상기 제 2 베리어 금속 패턴(125b)은 상기 상부 게이트 패턴(129b)에 포함될 수 있다.
이 실시예에서, 상기 제 2 확산 방지 패턴(121b)은 상기 하부 게이트 패턴(113b)과 접촉하며, 상기 하부 게이트 패턴(113b)과 상기 제 1 상부 폴리 실리콘 패턴(117b) 사이로 연장될 수 있다. 상기 확산 방지 패턴 (121b) 상에 형성된 상기 제 1 상부 폴리 실리콘 패턴(117b)의 바닥면은 상기 제 1 잔여 절연 패턴(115b)의 바닥면보다 아래에 배치될 수 있다.
스트링 선택 게이트 전극(SSL) 및 고전압 게이트 전극(HVG)은 상기 접지 선택 게이트 전극(GSL)과 실질적으로 동일한 적층 구조를 가질 수 있다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도들이다.
도 8a를 참조하면, 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)은 셀 어레이 영역(10) 및 주변 회로 영역(20)을 포함할 수 있다. 상기 셀 어레이 영역(10)은 셀 영역(10a)과 상기 셀 영역(10a)의 일측에 각각 제 1 선택 영역(10b), 및 제 2 선택 영역(10c)를 포함할 수 있다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 셀 어레이 영역(10)은 제 1 활성 영역(101)을 포함할 수 있다. 상기 주변 회로 영역(20)은 제 2 활성 영역(102)을 포함할 수 있다. 상기 제 1 및 상기 제 2 활성 영역들(101, 102)은 소자 분리막(미도시)에 의해 둘러싸인 상기 반도체 기판(100)의 일부분일 수 있다.
상기 반도체 기판(100)의 상기 셀 어레이 영역(10)에 터널 절연막(111)이 형성될 수 있다. 상기 터널 절연막(111)은 실리콘 산화막일 수 있다. 예를 들어, 상기 터널 절연막(111)은 열 산화 공정에 의해 형성될 수 있다.
상기 반도체 기판(100)의 상기 주변 회로 영역(20)에 고전압 하부 절연막(112)이 형성될 수 있다. 상기 고전압 하부 절연막(112)은 상기 터널 절연막(111)이 형성되기 전 또는 터널 절연막(111)이 형성된 후에 형성될 수 있다. 상기 고전압 하부 절연막(112)은 상기 터널 절연막(111)의 두께와 같거나 서로 다를 수 있다. 일 실시예에 따르면, 상기 고전압 하부 절연막(112)은 상기 터널 절연막(111) 보다 더 두껍게 형성될 수 있다. 상기 고전압 하부 절연막(112)은 예를 들어, 열 산화 공정에 의해 형성된 실리콘 산화막일 수 있다.
상기 터널 절연막(111) 및 상기 고전압 하부 절연막(112) 상에 플로팅 게이트막(113)이 형성될 수 있다. 상기 플로팅 게이트막(113)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 플로팅 게이트막(113)은 폴리 실리콘막일 수 있다. 상기 플로팅 게이트막(113)은 붕소(Boron) 또는 인(Phosphorus)과 같은 불순물을 포함할 수 있다. 상기 불순물은 이온 주입 방법 또는 불순물 확산 방법에 의하여 상기 플로팅 게이트막(113)에 도핑(doping)될 수 있다.
상기 플로팅 게이트막(113) 상에 게이트간 절연막(115)이 형성될 수 있다. 상기 게이트간 절연막(115)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 게이트간 절연 막(115)은 상기 터널 절연막(111) 보다 두꺼운 산화막 또는 하부 산화막/ 질화막/ 상부 산화막으로 적층된 막들로 이루어진 ONO막으로 형성될 수 있다. 나아가, 상기 게이트간 절연막(115)은 유전율이 높은 고 유전막으로 형성될 수 있다. 상기 고 유전막은 예를들어, 하프늄산화막 또는 알루미늄 산화막 등의 절연성 금속 산화막일 수 있다.
상기 게이트간 절연막(115) 상에 제 1 폴리 실리콘막(117)이 형성될 수 있다. 반면에, 상기 제 1 및 상기 제 2 선택 영역들(10a, 10b), 및 상기 주변 회로 영역(20)의 일부분에서 상기 제 1 폴리 실리콘막(117)이 형성되지 않을 수 있다. 이에 따라, 상기 제 1 및 제 2 선택 영역들(10a, 10b)에서 상기 게이트간 절연막(115)을 노출시키는 개구부들을 갖는 상기 제 1 폴리 실리콘막(117)이 형성될 수 있다. 상기 제 1 폴리 실리콘막(117)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다.
도 8b를 참조하면, 상기 제 1 폴리 실리콘막(117)을 식각 마스크로 사용하여 상기 게이트간 절연막(115)을 식각하여 개구부(109)를 형성할 수 있다.
상세하게, 상기 개구부(109)는 상기 제 1 폴리 실리콘막(117)에 노출된 상기 게이트간 절연막(115)을 이방성 식각 하여 형성될 수 있다. 즉, 상기 개구부(109)는 상기 제 1 및 제 2 선택 영역들(10b, 10c), 및 상기 주변 회로 영역(20) 상에 형성될 수 있다. 상기 개구부(109)에 노출된 상기 플로팅 게이트막(113)의 상면이 상기 이방성 식각 공정에 의하여 리세스될 수 있다.
도 8c를 참조하면, 상기 개구부(109)의 하면, 측면, 및 상기 제 1 폴리 실리콘막(117)의 상면을 덮도록 확산 방지막(121)을 컨포말(conformal)하게 형성할 수 있다.
상기 확산 방지막(121)은 실리콘 산화막(SiO2), 실리콘 산질화막(SiON), 또는 실리콘 질화막(SiN)으로 형성될 수 있다. 상기 확산 방지막(121)은 약 1Å 내지 약 15 Å의 두께를 갖도록 형성될 수 있다.
일 실시예에 따르면, 상기 확산 방지막(121)은 어닐링 공정을 수행하여 형성될 수 있다. 상기 어닐링 공정시 O2, O2/N2 또는 O2/N2O 가스를 이용할 수 있다. 상기 어닐링 공정은 약 300°C 내지 약 700°C의 온도에서 수행될 수 있다. 상기 어닐링 공정 후 상기 반도체 기판(100)에 대한 세정 공정은 생략될 수 있다. 다른 실시예에 따르면, 상기 확산 방지막(121)은 증착 공정을 수행하여 형성될 수 있다. 상기 증착 공정은 원자 층 증착법(Atomic Layer Deposition), 화학 기상 증착법(Chemical Vapor Deposition), 또는 확산(Diffusion)방법일 수 있다. 상기 상기 확산 방지막(121)의 증착 공정을 수행한 후, 상기 반도체 기판(100)에 대한 세정 공정은 생략될 수 있다.
또 다른 실시예에 따르면, 상기 확산 방지막(121)은 자연 산화에 의해 형성된 자연 산화막(native oxide layer)일 수 있다. 자연 산화에 의한 상기 확산 방지막(121) 형성 후, 상기 반도체 기판(100)에 대한 세정 공정은 생략될 수 있다.
도 8d를 참조하면, 상기 확산 방지막(121) 상에 제 2 폴리 실리콘막(123), 베리어 금속막(125), 및 금속막(127)이 차례로 형성될 수 있다.
상기 제 2 폴리 실리콘막(123), 상기 베리어 금속막(125), 및 상기 금속막(127)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법 (Physical Vapor Deposition), 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 제 2 폴리 실리콘막(123), 상기 베리어 금속막(125), 및 상기 금속막(127) 두께의 합이 상기 개구부(109)의 폭의 1/2보다 얇게 형성될 경우, 상기 개구부(109)가 상기 금속막(107)에 완전히 채워지지 않을 수 있다. 다른 실시예에 따르면, 상기 제 2 폴리 실리콘막(123), 상기 베리어 금속막(125), 및 상기 금속막(127) 두께의 합이 상기 개구부(109)의 폭의 1/2보다 두껍게 형성될 경우, 도 5과 같이, 상기 개구부(109)가 상기 금속막(127)에 완전히 채워질 수 있다.
상기 베리어 금속막(125)은 텅스텐 질화막(WN), 몰리브덴 질화막(MoN), 티타늄 질화막(TiN), 또는 탄탈륨 질화막(TaN)과 같은 도전성 금속 질화막일 수 있다. 상기 금속막(127)은 텅스텐(W)막 또는 몰리브덴(Mo)막일 수 있다.
도 8e를 참조하면, 상기 금속막(127) 상에 하드 마스크 패턴들(132)을 형성하고, 상기 하드 마스크 패턴들(132)을 이용하여 상기 반도체 기판(100)에 적층된 막들을 식각할 수 있다.
상세하게, 상기 반도체 기판(100) 상에 적층된 막들을 식각하여, 상기 셀 영역(10a) 상에 셀 게이트 전극들(WL), 상기 제 1 선택 영역(10b) 상에 접지 선택 게이트 전극(GSL), 상기 제 2 선택 영역(10c) 상에 스트링 선택 게이트 전극(SSL), 및 상기 주변 회로 영역(20) 상에 고전압 게이트 전극(HVG)이 형성될 수 있다.
상기 셀 게이트 전극들(WL)은 터널 절연 패턴(111a), 플로팅 게이트 패턴(113a), 게이트간 절연 패턴(115a), 및 제어 게이트 패턴(CG)으로 구성될 수 있다. 상기 제어 게이트 패턴(CG)는 제 1 확산 방지 패턴(121a), 제 1 폴리 실리콘 패턴(117a), 제 2 폴리 실리콘 패턴(123a), 제 1 베리어 금속 패턴(125a), 및 제 1 금속 패턴(127a)으로 구성될 수 있다.
상기 접지 선택 게이트 전극(GSL)은 하부 절연 패턴(111b), 하부 게이트 패턴(113b), 제 1 잔여 절연 패턴(115b), 제 2 확산 방지 패턴(121b), 및 상부 게이트 패턴(129b)으로 구성될 수 있다. 상기 상부 게이트 패턴(129b)는 제 1 상부 폴리 실리콘 패턴(117b), 제 2 상부 폴리 실리콘 패턴(123b), 제 2 베리어 금속 패턴(125b), 및 제 2 금속 패턴(127b)을 포함할 수 있다. 상기 스트링 선택 게이트 전극(SSL)은 상기 접지 선택 게이트 전극(GSL)과 동일한 구조로 형성될 수 있다.
상기 고전압 게이트 전극(HVG)은 상기 접지 및 스트링 선택 게이트 전극들(GSL, SSL)과 유사한 구조로 형성될 수 있다. 상기 고전압 게이트 전극(HVG)는 고전압 하부 절연 패턴(112c), 하부 게이트 패턴(113c), 제 2 잔여 절연 패턴(115c), 제 1 상부 폴리 실리콘 패턴(117c), 제 3 확산 방지 패턴(121c), 제 2 상부 폴리 실리콘 패턴(123c), 제 3 베리어 금속 패턴(125c), 및 제 3 금속 패턴(127c)로 구성될 수 있다.
도 8f를 참조하면, 상기 게이트 전극들(WL, GSL, SSL, HVG) 양측의 상기 제 1 및 제 2 활성 영역들(101, 102)에 각각에 제 1 소오스/드레인 영역(105) 및 제 2 소오스/드레인 영역(106)이 형성될 수 있다.
상세하게, 상기 제 1 및 제 2 소오스/드레인 영역들(105, 106)은 상기 하드 마스크 패턴들(132)을 마스크로 사용하여 상기 게이트 전극들(WL, GSL, SSL, HVG) 사이에 노출된 상기 반도체 기판(100) 상에 도펀트(dopant) 이온들을 주입하여 형성될 수 있다.
이후, 도 2, 도 4 및 도 6에 도시된 바와 같이, 상기 반도체 기판(100) 상에 하부 및 상부 층간 절연막들(144,147), 공통 소오스 라인(145), 비트라인 컨택 플러그(151), 및 비트 라인(153)이 형성될 수 있다.
도 9는 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 상기 입출력 장치(1120), 상기 기억 장치(1130) 및/또는 상기 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O), 상기 기억 장치(1130, memory device), 및/또는 상기 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된원 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 상기 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 11은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 도 10의 메모리 카드(1200)와 실질적으로 동일하게 구성될 것이다. 즉, 메모리 시스템(1310)은 메모리 소자(1311) 및 상기 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 상기 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판
109: 개구부
111b: 하부 절연 패턴
113b: 하부 게이트 패턴
115b: 제 1 잔여 절연 패턴
117b: 제 1 상부 폴리 실리콘 패턴
121b: 제 2 확산 방지 패턴
123b: 제 2 상부 폴리 실리콘 패턴
125b: 제 2 베리어 금속 패턴
127b: 제 2 금속 패턴
129b: 하부 게이트 패턴

Claims (11)

  1. 반도체 기판 상에 배치된 하부 절연 패턴;
    상기 하부 절연 패턴 상에 배치되며, 불순물이 도핑된 폴리 실리콘으로 이루어진 하부 게이트 패턴;
    상기 하부 게이트 패턴의 상면 일부를 노출시키는 개구부를 갖는 잔여 절연 패턴;
    상기 잔여 절연 패턴 상에 배치되며, 상기 개구부를 채우는 상부 게이트 패턴; 및
    상기 하부 게이트 패턴의 상면 일부와 접촉되며 상기 잔여 절연 패턴과 상기 상부 게이트 패턴 사이에 연장된 확산 방지 패턴을 포함하되,
    상기 상부 게이트 패턴은 차례로 적층된 제 1 상부 폴리 실리콘 패턴, 베리어 금속 패턴, 및 금속 패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 확산 방지 패턴은 실리콘 산화막(SiO2), 실리콘 산질화막(SiON), 또는 실리콘 질화막(SiN)으로 형성되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 확산 방지 패턴의 두께는 1Å 내지 15Å 인 반도체 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 상부 폴리 실리콘 패턴의 바닥면은 상기 잔여 절연 패턴의 바닥면보다 아래에 배치되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 상부 게이트 패턴은 상기 잔여 절연 패턴과 상기 확산 방지 패턴 사이에 배치되는 제 2 상부 폴리 실리콘 패턴을 더 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 상부 게이트 패턴은 상기 확산 방지 패턴과 상기 제 1 상부 폴리 실리콘 패턴 사이에 배치되는 제 2 상부 폴리 실리콘 패턴을 더 포함하는 반도체 장치.
  8. 복수 개의 셀 게이트 전극들, 접지 선택 전극들, 및 스트링 선택 전극들을 포함하는 셀 어레이 영역; 및
    높은 게이트 전압을 포함하는 주변 영역을 포함하되,
    상기 셀 게이트 전극들 각각은:
    기판 상에 차례로 적층된 터널 절연 패턴, 플로팅 게이트 패턴, 내부 게이트 절연 패턴 및 컨트롤 게이트 패턴을 포함하고, 상기 컨트롤 게이트 패턴은 상기 내부 게이트 절연 패턴 상에 차례로 적층된 제 1 폴리실리콘 패턴, 제 1 확산 베리어 패턴, 제 2 폴리 실리콘 패턴, 및 제 1 금속 패턴을 포함하고, 제 1 베리어 금속은 상기 제 2 폴리 실리콘 패턴 및 상기 제 1 금속 패턴 사이에 개재되고,
    상기 접지 선택 전극들, 상기 스트링 선택 전극들, 및 고전압 게이트 전극 각각은:
    상기 기판 상에 하부 절연 패턴, 상기 하부 절연 패턴 상의 하부 게이트 패턴은 도핑된 폴리 실리콘막으로 형성되고, 상기 하부 게이트 패턴의 상면 일부분을 노출하는 오프닝을 갖는 잔여 절연 패턴, 상기 잔여 절연 패턴 상의 상부 게이트 패턴, 상기 상부 게이트 패턴은 상기 오프닝을 채우고, 및 상기 잔여 절연 패턴 및 상기 상부 게이트 패턴 사이로 연장하고, 상기 하부 게이트 패턴의 상기 상면의 일부분을 접촉하는 제 2 확산 베리어 패턴을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 확산 베리어 패턴 및 상기 제 2 확산 베리어 패턴은 각각 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 질화막으로 형성되고, 각각 1Å 내지 15Å의 두께를 갖는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 접지 선택 전극들 각각, 상기 스트링 선택 전극들 각각, 및 상기 고전압 게이트 전극의 상부 게이트 패턴은 상기 기판 상에 차례로 적층된 제 1 상부 폴리 실리콘 패턴, 베리어 금속 패턴, 및 금속 패턴을 포함하는 반도체 장치.
  11. 기판 상에 배치된 하부 절연 패턴;
    상기 하부 절연 패턴 상에 배치된 하부 게이트 패턴;
    상기 하부 게이트 패턴 상에 배치된 잔여 절연 패턴;
    상기 잔여 절연 패턴 상에 배치된 제 1 상부 게이트 패턴, 오프닝은 상기 제 1 상부 게이트 패턴, 상기 잔여 절연 패턴 및 상기 하부 게이트 패턴의 일부분 내에 형성되고;
    상기 제 1 상부 게이트 패턴의 측면 및 상기 제 1 상부 게이트 패턴의 상면 상에 배치된 확산 베리어 패턴, 상기 제 1 상부 게이트 패턴의 상기 측면은 상기 오프닝에 인접하고; 및
    상기 확산 베리어 패턴 상에 배치되고, 상기 오프닝을 채우는 제 2 상부 게이트 패턴을 포함하되,
    상기 오프닝 내에서 상기 제 2 상부 게이트 패턴의 상면은 상기 제 1 상부 게이트 패턴의 상기 상면 상에 배치된 상기 확산 베리어 패턴의 상면보다 아래인 반도체 장치.

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