KR20070087374A - 비휘발성 메모리 장치 및 그 형성 방법 - Google Patents

비휘발성 메모리 장치 및 그 형성 방법 Download PDF

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전상훈
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삼성전자주식회사
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Abstract

비휘발성 메모리 장치 및 그 형성 방법이 제공된다. 반도체 기판의 셀영역에는 스트링 선택 트랜지스터, 복수 개의 셀 트랜지스터들, 그라운드 선택 트랜지스터가 위치하고, 주변영역에는 고전압 트랜지스터가 위치한다. 상기 스트링 선택 트랜지스터의 드레인 영역과 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역 상에 차례로 형성된 하부 콘택 플러그와 상부 콘택 플러그가 위치한다. 상기 스트링 선택 트랜지스터, 메모리 셀 트랜지스터들, 및 그라운드 선택 트랜지스터의 소오스 영역 및 드레인 영역은 제1 농도의 불순물 이온을 포함하고, 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역과 상기 하부 콘택 플러그는 상기 제1 농도보다 작거나 같은 제2 농도의 불순물 이온을 포함한다.
비휘발성 메모리 장치, 고전압 트랜지스터, 플러그 접합 영역, 콘택 플러그, 선택적 에피택시얼 성장

Description

비휘발성 메모리 장치 및 그 형성 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주는 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 3a는 본 발명의 실시예에 따른 고전압 트랜지스터와 종래 기술에 따른 고전압 트랜지스터의 항복 전압을 비교하여 나타낸 도면이다.
도 3b는 본 발명의 실시예에 따른 비휘발성 메모리 장치와 종래 기술에 따른 비휘발성 메모리 장치의 셀 전류의 상대적인 크기를 비교하여 나타낸 도면이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
110 : 반도체 기판 130 : 셀 트랜지스터
140 : 스트링 선택 트랜지스터 150 : 그라운드 선택 트랜지스터
160 : 고전압 트랜지스터 180 : 콘택 플러그
182 : 하부 콘택 플러그 184 : 상부 콘택 플러그
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전기의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
플래시 메모리 장치는 비휘발성 메모리 장치의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다.
플래시 메모리 장치는 단위 셀을 구성하는 데이터 저장층의 종류에 따라 부유 게이트형(floating gate type)과 전하 트랩형(charge trap type)으로 구분되고, 단위 셀의 구조에 따라 스택 게이트형(stacked gate type)과 스플릿 게이트형(split gate type)으로 구분된다.
또, 플래쉬 메모리 장치는 노아형(nor type)과 낸드형(nand type)으로 구분될 수 있다. 노아형은 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 큰 셀 면적을 갖는다. 그러나 낸드형은 복수 개의 메모리 셀들을 하나의 스트링으로 묶어 일체로 제어할 수 있어 고집적화 에 유리하다.
이러한 낸드형 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling)을 사용하여 프로그램/소거 동작을 구현하기 때문에 일반적으로 고전압이 요구된다. 일반적으로 사용되는 전압은 20V 정도이나 멀티레벨 셀(Multi Level Cell;MLC)을 구현하기 위해서는 20V보다 높은 전압 인가가 필요하다. 따라서 낸드형 플래시 메모리 장치의 주변 회로에는 고전압 트랜지스터가 필요하며, 점점 증가하고 있는 고전압 요구에 따라 고전압 트랜지스터의 사용 전압도 갈수록 증가하고 있다.
통상적으로 고전압 트랜지스터의 항복 전압을 높이기 위해서 반도체 기판 표면에 저농도의 불순물 이온으로 접합(junction)을 형성하는 방법이 사용된다. 이러한 방식의 접합 형성은 콘택 저항을 높이기 때문에, 저항을 낮추기 위해서 통상적으로 저농도의 접합 영역에 고농도의 플러그 접합 영역이 형성된다. 예컨대, 접합 영역을 노출시키는 콘택홀을 형성한 후 추가적인 플러그 이온 주입(plug ion implant)을 실시하거나 고농도의 불순물 이온이 주입된 폴리실리콘을 사용하여 콘택홀을 충진시킨 후 후속 열처리를 통해 접합 영역으로 불순물 이온을 확산시킴으로써 고농도의 플러그 접합 영역이 형성된다. 이때, 고전압 트랜지스터의 게이트와 고농도의 플러그 접합 영역 간 거리가 감소하면, GIDL(gate induced drain leakage)이 증가하여 고전압 트랜지스터의 항복 전압이 감소하게 된다. 따라서 고전압 트랜지스터가 고전압 내성을 유지하기 위해서는 게이트와 플러그 접합 영역 간 거리가 일정 거리 이상 유지되어야 한다. 그러나 이는 메모리 장치의 고집적화 를 어렵게 한다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 고전압 트랜지스터가 고전압 내성을 유지하면서도 고집적화될 수 있는 비휘발성 메모리 장치 및 그 형성 방법을 제공하는 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 셀영역과 주변영역을 포함하는 반도체 기판, 상기 셀영역에 위치하는 스트링 선택 트랜지스터, 복수 개의 메모리 셀 트랜지스터, 그라운드 선택 트랜지스터와 상기 주변영역에 위치하는 고전압 트랜지스터, 상기 반도체 기판을 덮는 층간절연막, 및 상기 층간절연막을 관통하고, 상기 스트링 선택 트랜지스터의 드레인 영역, 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역 상에 차례로 형성된 하부 콘택 플러그와 상부 콘택 플러그로 구성되는 콘택 플러그를 포함한다. 상기 스트링 선택 트랜지스터, 메모리 셀 트랜지스터들, 및 그라운드 선택 트랜지스터의 소오스 영역 및 드레인 영역은 제1 농도의 불순물 이온을 포함하고, 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역과 상기 하부 콘택 플러그는 상기 제1 농도보다 작거나 같은 제2 농도의 불순물 이온을 포함한다.
상기 메모리 장치에서, 상기 하부 콘택 플러그는 상기 스트링 선택 트랜지스터의 드레인 영역과 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역으로부터 선택적 에피택시얼 성장된 것일 수 있다. 상기 하부 콘택 플러그는 단결정의 실리콘 또는 실리콘 게르마늄으로 이루어질 수 있다.
상기 메모리 장치는 상기 스트링 선택 트랜지스터의 드레인 영역과 상기 하부 콘택 플러그가 접촉하는 영역에 위치하고, 상기 제1 농도보다 큰 제3 농도의 불순물 이온을 포함하는 불순물 영역을 더 포함할 수 있다.
상기 메모리 장치는 상기 층간절연막과 상기 콘택 플러그 사이에 위치하는 스페이서를 더 포함할 수 있다. 상기 스페이서는 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 메모리 장치에서, 상기 상부 콘택 플러그는 폴리실리콘 또는 금속물질로 이루어질 수 있다. 상기 상부 콘택 플러그는 상기 제1 농도보다 큰 제3 농도의 불순물 이온을 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 형성 방법은 셀영역과 주변영역을 포함하는 반도체 기판을 준비하는 단계, 상기 셀영역에 스트링 선택 트랜지스터, 복수 개의 셀 트랜지스터들, 및 그라운드 선택 트랜지스터를, 상기 주변영역에 고전압 트랜지스터를 형성하는 단계, 상기 반도체 기판을 덮는 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 스트링 선택 트랜지스터의 드레인 영역과 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역을 노출하는 콘택홀을 형성하는 단계, 상기 콘택홀에 하부 콘택 플러그와 상부 콘택 플러그를 형성하는 단계를 포함한다. 상기 스트링 선택 트랜지스터, 메모리 셀 트랜지스터들, 및 그라운드 선택 트랜지스터의 소오스 영역 및 드레인 영역에는 제1 농도의 불순 물 이온이 주입되고, 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역과 상기 하부 콘택 플러그에는 상기 제1 농도보다 작거나 같은 제2 농도의 불순물 이온이 주입된다.
상기 형성 방법에서, 상기 하부 콘택 플러그는 상기 콘택홀에 의해 노출된 영역으로부터 선택적 에피택시얼 성장되어 형성될 수 있다.
상기 형성 방법은 상기 콘택홀을 형성한 후에 상기 스트링 선택 트랜지스터의 드레인 영역에만 상기 제1 농도보다 큰 제3 농도의 불순물 이온을 주입하는 단계를 더 포함할 수 있다. 또, 상기 형성 방법은 상기 스트링 선택 트랜지스터의 드레인 영역에 상기 제3 농도의 불순물 이온을 주입하기 전에 상기 고전압 트랜지스터의 상기 소오스 영역 및 드레인 영역을 노출하는 콘택홀을 덮는 마스크를 형성하는 단계를 더 포함할 수 있다.
상기 형성 방법은 상기 콘택홀을 형성한 후에 상기 콘택홀 내부 측벽을 덮는 스페이서를 형성하는 단계를 더 포함할 수 있다. 상기 스페이서는 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합으로 형성될 수 있다.
상기 형성 방법에서, 상기 상부 콘택 플러그에는 상기 제1 농도보다 큰 제3 농도의 불순물 이온이 주입될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
본 명세서에서 사용되는 제1 농도, 제2 농도, 제3 농도는 농도의 상대적인 크기를 나타낸다. 예컨대, 제1 및 제2 농도는 제3 농도에 비해 상대적으로 저농도일 수 있으며, 제3 농도는 제1 및 제2 농도에 비해 상대적으로 고농도일 수 있다. 또, 제1, 제2, 및 제3 농도 각각은 하나의 값으로 고정되는 것이 아니라, 소정 범위에서 다양하게 선택될 수 있다. 따라서, 제1 농도라고 하더라도 이온주입 공정이나 주입되는 영역 등에 따라 다양한 값으로 변할 수 있다.
본 발명의 실시예들에서는 부유 게이트형 플래시 메모리 장치를 예로 들어 설명한다. 물론 이는 예시적인 것이므로 본 발명은 고전압 트랜지스터를 구비하는 다른 형태의 플래시 메모리 장치에도 적용될 수 있다.
(비휘발성 메모리 장치의 구조)
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주는 단면도이다. 도 1을 참조하면, 셀영역(A)과 주변영역(B)을 포함하는 반도체 기판(110)에 형성된 소자분리막(115)에 의해 활성영역(112)이 정의된다. 도 1에서 셀영역(A)은 활성영역 방향의 단면이므로 소자분리막이 도시되지 않는다.
먼저 셀영역(A)을 살펴보면, 반도체 기판(110)의 활성영역(112) 상에 스트링 선택 트랜지스터(140), 복수 개의 메모리 셀 트랜지스터들(130), 그라운드 선택 트랜지스터(150)가 위치한다. 트랜지스터들(130,140,150)은 게이트 절연막(121), 부유 게이트 도전막(122), 게이트간절연막(123), 제어 게이트 도전막(124) 및 소오스/드레인 영역(126,127,128)을 포함한다. 셀 트랜지스터(130)에서 부유 게이트 도전막(122)과 제어 게이트 도전막(124)은 서로 절연되어, 부유 게이트 도전막(122)은 전하저장요소로 사용되고, 제어 게이트 도전막(124)은 활성영역(112)과 교차하는 방향으로 연장되어 워드라인으로 사용된다. 스트링 선택 트랜지스터(140)와 그라운드 선택 트랜지스터(150)에서 부유 게이트 도전막(122)과 제어 게이트 도전막(124)은 서로 전기적으로 연결된다. 예를 들어, 스트링 선택 트랜지스터(140)와 그라운드 선택 트랜지스터(150)의 부유 게이트 도전막(122)과 제어 게이트 도전막(124)은 버팅 콘택(미도시)에 의해, 또는 게이트간절연막(123)을 제거함으로써 서로 전기적으로 연결될 수 있다. 소오스/드레인 영역(126,127,128)은 제1 농도(예컨대, n-)의 불순물 이온을 포함할 수 있다.
그라운드 선택 트랜지스터(150)의 소오스 영역(128) 상에 공통 소오스 라인(155)이 위치하고, 스트링 선택 트랜지스터(140)의 드레인 영역(127) 상에 콘택 플러그(180)가 위치한다. 드레인 영역(127)은 콘택 플러그(180)에 의해 층간절연막(170) 상에 위치하는 비트 라인(미도시)에 전기적으로 연결된다. 비트 라인과 공통 소오스 라인(155) 사이에 위치하는 트랜지스터들(130,140,150)은 하나의 스트링 (string)을 구성하고, 이 스트링은 일측에 인접하는 스트링과 공통 소오스 라인(155)을 공유할 수 있고, 타측에 인접하는 스트링과 콘택 플러그(180)를 공유할 수 있다.
드레인 영역(127)과 콘택 플러그(180)가 접촉하는 영역에 플러그 접합 영역(127p)이 위치한다. 플러그 접합 영역(127p)은 제1 농도보다 큰 제3 농도(예컨대, n+)의 불순물 이온을 포함할 수 있다. 플러그 접합 영역(127p)에 의해 콘택 플러그(180)의 콘택 저항이 감소할 수 있다. 이에 의해 셀 전류가 10% 이상 증가할 수 있다.
다음 주변영역(B)을 살펴보면, 반도체 기판(110)의 활성영역(112) 상에 고전압 트랜지스터(160)가 위치한다. 고전압 트랜지스터(160)는 게이트 절연막(121), 고전압 게이트(125), 소오스/드레인 영역(129)을 포함한다. 소오스/드레인 영역(129)은 제2 농도(예컨대, n-)의 불순물 이온을 포함할 수 있다. 제2 농도는 제1 농도와 같거나 그보다 작을 수 있다. 소오스/드레인 영역(129) 상에 콘택 플러그(180)가 위치한다. 소오스/드레인 영역(129)은 콘택 플러그(180)에 의해 층간절연막(170) 상에 위치하는 배선들(미도시)에 전기적으로 연결된다. 상기 배선들은 전원으로부터 고전압 트랜지스터(160)에 고전압을 전달하거나, 고전압 트랜지스터(160)로부터 셀영역(A)에 고전압을 전달하는 기능을 수행한다.
콘택 플러그(180)는 하부 콘택 플러그(182)와 상부 콘택 플러그(184)로 이루어진다. 하부 콘택 플러그(182)는 스트링 선택 트랜지스터(140)의 드레인 영역(127)과 고전압 트랜지스터(160)의 소오스/드레인 영역(129)으로부터 선택적 에피 택시얼 성장된 것으로 반도체 기판(110)과 동일한 결정 구조를 가질 수 있다. 하부 콘택 플러그(182)의 높이는 고전압 트랜지스터(160)의 항복 전압과 메모리 장치의 집적도 등을 고려하여 결정될 수 있다. 예컨대, 하부 콘택 플러그(182)는 단결정의 실리콘 또는 실리콘 게르마늄으로 이루어질 수 있고, 상부 콘택 플러그(184)는 폴리실리콘 또는 금속 물질로 이루어질 수 있다. 또 하부 콘택 플러그(182)는 저농도인 제2 농도(예컨대, n-)의 불순물 이온을 포함할 수 있고, 상부 콘택 플러그(184)는 제3 농도(예컨대, n+)의 불순물 이온을 포함할 수 있다.
콘택 플러그(180)와 층간절연막(170) 사이에 스페이서(186)가 위치한다. 스페이서(186)는 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 스페이서(186)는 하부 콘택 플러그(182) 형성시 에피택시얼 성장 속도를 증가시킬 수 있다. 예컨대, 스페이서(186)를 형성하지 않은 경우 에피택시얼 성장 속도가 1.3Å/sec이었지만, 스페이서(186)를 실리콘 질화막으로 형성한 경우 에피택시얼 성장 속도가 2.0Å/sec로 상승하였다.
본 실시예에서는 고전압 트랜지스터(160)의 소오스/드레인 영역(129)과 콘택 플러그(182)가 접하는 영역에 고농도의 플러그 접합 영역이 위치하지 않는다. 따라서 고전압 게이트(125)와 콘택 플러그(180) 간 거리를 줄일 수 있어 비휘발성 메모리 장치가 고집적화될 수 있다. 또, 상대적으로 저농도인 하부 콘택 플러그(182)의 존재로 상대적으로 고농도인 상부 콘택 플러그(184)와 고전압 게이트(125) 간 거리가 증가한다. 이에 의해 고전압 트랜지스터(160)의 항복 전압이 증가할 수 있다.
(비휘발성 메모리 장치의 형성 방법)
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 셀영역(A) 및 주변영역(B)을 포함하는 반도체 기판(110)에 활성영역(112)을 정의하는 소자분리막(115)이 형성된다. 도 2a에서 셀영역(A)은 활성영역 방향의 단면이므로 소자분리막이 도시되지 않는다.
반도체 기판(110)의 활성영역(112) 상에 스트링 선택 트랜지스터(140), 복수 개의 셀 트랜지스터들(130), 그라운드 선택 트랜지스터(150), 및 고전압 트랜지스터(160)가 형성된다. 스트링 선택 트랜지스터(140), 복수 개의 셀 트랜지스터들(130), 및 그라운드 선택 트랜지스터(150)는 게이트 절연막(121), 부유 게이트 도전막(122), 게이트간절연막(123), 및 제어 게이트 도전막(124)이 차례로 적층되어 형성될 수 있다. 스트링 선택 트랜지스터(140)와 그라운드 선택 트랜지스터(150)에서는 부유 게이트 도전막(122)과 제어 게이트 도전막(124)이 서로 전기적으로 연결되어야 하므로 제어 게이트 도전막(124)을 형성하기 전에 게이트간절연막(123)의 전부 또는 일부가 제거될 수 있다. 고전압 트랜지스터(160)는 게이트 절연막(121)과 고전압 게이트(125)가 차례로 적층되어 형성될 수 있다. 고전압 게이트(125)는 부유 게이트 도전막(122)과 제어 게이트 도전막(124)이 형성될 때 이와 함께 형성될 수 있다. 셀영역(A)의 소오스/드레인 영역(126,127,128)은 제1 농도의 불순물 이온을 주입하여 형성될 수 있고, 주변영역(B)의 소오스/드레인 영역(129)는 제2 농도의 불순물 이온을 주입하여 형성될 수 있다. 제2 농도는 제1 농도와 같거나 그보다 작을 수 있다.
그라운드 선택 트랜지스터(155)의 소오스 영역(128) 상에 공통 소오스 라인(155)이 형성된다. 이어서, 반도체 기판(110) 상에 트랜지스터들(130,140,150, 160)과 공통 소오스 라인(155)을 덮는 층간절연막(170)이 형성된다. 층간절연막(170)은 잘 알려진 박막형성 공정을 통해 실리콘 산화막으로 형성될 수 있다.
도 2b를 참조하면, 층간절연막(170)을 식각하여 스트링 선택 트랜지스터(140)의 드레인 영역(127)과 고전압 트랜지스터(160)의 소오스/드레인 영역(129)을 노출하는 콘택홀(180h)이 형성된다.
이어서, 콘택홀(180h) 내부 측벽에 스페이서(186)가 형성된다. 스페이서(186)는 반도체 기판 상에 스페이서막을 형성한 후 에치백 공정을 진행하여 형성될 수 있다. 예컨대, 스페이서(186)는 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 형성될 수 있다.
도 2c를 참조하면, 주변영역(B)에 형성된 콘택홀(180h)을 덮는 마스크(190)를 형성한 후 이온주입 공정을 진행하여 플러그 접합 영역(127p)이 형성된다. 상기 이온주입 공정에 의해 플러그 접합 영역(127p)에 제1 농도보다 큰 제3 농도의 불순물 이온이 주입될 수 있다.
도 2d를 참조하면, 마스크(190)를 제거한 후 에피택시얼 공정을 진행하여 하부 콘택 플러그(182)가 형성된다. 예컨대, 하부 콘택 플러그(182)는 실리콘 또는 실리콘 게르마늄으로 형성될 수 있다. 실리콘 게르마늄으로 형성되는 경우 실 리콘의 비율이 게르마늄의 비율보다 높을 수 있다. 하부 콘택 플러그(182)에는 제2 농도의 불순물 이온이 주입되는데, 상기 불순물 이온은 에피택시얼 공정이 진행될 때 인 시츄(in-situ)로 주입될 수도 있고, 에피택시얼 공정이 진행된 후에 별도의 이온주입 공정을 진행함으로써 주입될 수도 있다.
도 2e를 참조하면, 하부 콘택 플러그(182) 상에 상부 콘택 플러그(184)가 형성된다. 이에 의해 하부 콘택 플러그(182)와 상부 콘택 플러그(184)로 이루어지는 콘택 플러그(180)가 형성된다. 상부 콘택 플러그(184)는 잘 알려진 박막형성 공정을 통해 폴리실리콘 또는 금속 물질로 형성될 수 있다. 상부 콘택 플러그(184)에는 제3 농도의 불순물 이온이 주입될 수 있는데, 상기 불순물 이온은 박막형성 공정이 진행될 때 인 시츄(in-situ)로 주입될 수도 있고, 박막형성 공정이 진행된 후에 별도의 이온주입 공정을 진행함으로써 주입될 수도 있다.
이어서 층간 절연막(170) 상에 콘택 플러그(180)와 전기적으로 연결되는 도전라인들(미도시)이 형성된다.
도 3a는 본 발명의 실시예에 따른 고전압 트랜지스터와 종래 기술에 따른 고전압 트랜지스터의 항복 전압을 비교하여 나타낸 도면이다. 도 3a를 참조하면, ①번 그래프는 플러그 접합 영역이 형성되고, 콘택 플러그가 통상의 박막형성 공정에 의해 형성된 경우에 고전압 트랜지스터가 갖는 항복 전압을 나타내고, ②번 그래프는 플러그 접합 영역이 형성되고, 하부 콘택 플러그가 선택적 에피택시얼 성장된 경우에 고전압 트랜지스터가 갖는 항복 전압을 나타내며, ③번 그래프는 플러그 접 합 영역이 형성되지 않고, 하부 콘택 플러그가 선택적 에피택시얼 성장된 경우에 고전압 트랜지스터가 갖는 항복 전압을 나타낸다. ①번 그래프와 ②번 그래프에서는 항복 전압의 차이가 나타나지 않지만, ③번 그래프는 ①번과 ②번 그래프보다 3.5V 더 큰 항복 전압을 나타낸다. 즉, 플러그 접합 영역을 형성하지 않으면서, 하부 콘택 플러그를 에피택시얼 공정에 의해 형성하는 경우에는 고전압 트랜지스터의 항복 전압이 커짐을 알 수 있다.
도 3b는 본 발명의 실시예에 따른 비휘발성 메모리 장치와 종래 기술에 따른 비휘발성 메모리 장치의 셀 전류의 상대적인 크기를 비교하여 나타낸 도면이다. 도 3b를 참조하면, ①번 그래프는 플러그 접합 영역이 형성되지 않고, 하부 콘택 플러그가 선택적 에피택시얼 성장된 경우의 셀 전류의 크기를 나타내고, ②번 그래프는 플러그 접합 영역이 형성되고, 하부 콘택 플러그가 선택적 에피택시얼 성장된 경우의 셀 전류의 크기를 나타낸다. ②번 그래프가 ①번 그래프보다 10%정도 높은 값을 나타낸다. 즉, 플러그 접합 영역을 형성하는 경우에 셀 전류의 값이 커짐을 알 수 있다. 따라서, 셀영역에는 플러그 접합 영역을 형성하고, 주변영역에는 플러그 접합 영역을 형성하지 않는 것이 바람직하다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 실시예에 따르면, 고전압 트랜지스터의 소오스/드레인 영역에 고농도의 플러그 접합 영역을 형성하지 않기 때문에 고전압 게이트와 콘택 플러그 간 거리를 줄일 수 있다. 이에 의해 비휘발성 메모리 장치가 고집적화될 수 있다.
본 발명의 실시예에 따르면, 고전압 게이트와 콘택 플러그 간 거리가 감소하여도 고전압 트랜지스터는 증가된 항복 전압을 가질 수 있다. 이에 의해 비휘발성 메모리 장치의 동작 특성이 향상될 수 있다.
본 발명의 실시예에 따르면, 스트링 선택 트랜지스터의 드레인 영역에 고농도의 플러그 접합 영역을 형성함으로써 콘택 저항이 낮아진다. 이에 의해 셀 전류가 증가할 수 있다.

Claims (15)

  1. 셀영역과 주변영역을 포함하는 반도체 기판을 준비하는 단계;
    상기 셀영역에 스트링 선택 트랜지스터, 복수 개의 셀 트랜지스터들, 및 그라운드 선택 트랜지스터를, 상기 주변영역에 고전압 트랜지스터를 형성하는 단계;
    상기 반도체 기판을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 스트링 선택 트랜지스터의 드레인 영역과 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역을 노출하는 콘택홀을 형성하는 단계;
    상기 콘택홀에 하부 콘택 플러그와 상부 콘택 플러그를 형성하는 단계를 포함하며,
    상기 스트링 선택 트랜지스터, 메모리 셀 트랜지스터들, 및 그라운드 선택 트랜지스터의 소오스 영역 및 드레인 영역에는 제1 농도의 불순물 이온이 주입되고, 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역과 상기 하부 콘택 플러그에는 상기 제1 농도보다 작거나 같은 제2 농도의 불순물 이온이 주입되는 비휘발성 메모리 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 하부 콘택 플러그는 상기 콘택홀에 의해 노출된 영역으로부터 선택적 에피택시얼 성장되어 형성되는 비휘발성 메모리 장치의 형성 방법.
  3. 제 1 항에 있어서,
    상기 콘택홀을 형성한 후에 상기 스트링 선택 트랜지스터의 드레인 영역에만 상기 제1 농도보다 큰 제3 농도의 불순물 이온을 주입하는 단계를 더 포함하는 비휘발성 메모리 장치의 형성 방법.
  4. 제 3 항에 있어서,
    상기 스트링 선택 트랜지스터의 드레인 영역에 상기 제3 농도의 불순물 이온을 주입하기 전에 상기 고전압 트랜지스터의 상기 소오스 영역 및 드레인 영역을 노출하는 콘택홀을 덮는 마스크를 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 형성 방법.
  5. 제 1 항에 있어서,
    상기 콘택홀을 형성한 후에 상기 콘택홀 내부 측벽을 덮는 스페이서를 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 형성 방법.
  6. 제 5 항에 있어서,
    상기 스페이서는 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합으로 형성되는 비휘발성 메모리 장치의 형성 방법.
  7. 제 1 항에 있어서,
    상기 상부 콘택 플러그에는 상기 제1 농도보다 큰 제3 농도의 불순물 이온이 주입되는 비휘발성 메모리 장치의 형성 방법.
  8. 셀영역과 주변영역을 포함하는 반도체 기판;
    상기 셀영역에 위치하는 스트링 선택 트랜지스터, 복수 개의 셀 트랜지스터들, 그라운드 선택 트랜지스터와 상기 주변영역에 위치하는 고전압 트랜지스터;
    상기 반도체 기판을 덮는 층간절연막; 및
    상기 층간절연막을 관통하고, 상기 스트링 선택 트랜지스터의 드레인 영역, 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역 상에 차례로 형성된 하부 콘택 플러그와 상부 콘택 플러그로 구성되는 콘택 플러그를 포함하며,
    상기 스트링 선택 트랜지스터, 메모리 셀 트랜지스터들, 및 그라운드 선택 트랜지스터의 소오스 영역 및 드레인 영역은 제1 농도의 불순물 이온을 포함하고, 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역과 상기 하부 콘택 플러그는 상기 제1 농도보다 작거나 같은 제2 농도의 불순물 이온을 포함하는 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 하부 콘택 플러그는 상기 스트링 선택 트랜지스터의 드레인 영역과 상기 고전압 트랜지스터의 소오스 영역 및 드레인 영역으로부터 선택적 에피택시얼 성장된 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 하부 콘택 플러그는 단결정의 실리콘 또는 실리콘 게르마늄으로 이루어지는 비휘발성 메모리 장치.
  11. 제 8 항에 있어서,
    상기 스트링 선택 트랜지스터의 드레인 영역과 상기 하부 콘택 플러그가 접촉하는 영역에 위치하고, 상기 제1 농도보다 큰 제3 농도의 불순물 이온을 포함하는 불순물 영역을 더 포함하는 비휘발성 메모리 장치.
  12. 제 8 항에 있어서,
    상기 층간절연막과 상기 콘택 플러그 사이에 위치하는 스페이서를 더 포함하는 비휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 스페이서는 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어지는 비휘발성 메모리 장치.
  14. 제 8 항에 있어서,
    상기 상부 콘택 플러그는 폴리실리콘 또는 금속물질로 이루어지는 비휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 상부 콘택 플러그는 상기 제1 농도보다 큰 제3 농도의 불순물 이온을 포함하는 비휘발성 메모리 장치.
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