KR20130100459A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 장치 및 이의 제조 방법을 제공한다. 이 장치에서 메모리 게이트 패턴은 오믹층을 포함하지 않으나 비메모리 게이트 패턴은 오믹층을 포함한다. 이로써 셀 어레이 영역과 주변회로 영역에서 모두 신호 전달 속도를 향상시킬 수 있다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치의 셀 어레이 영역에는 메모리 기능을 가지는 정보저장 패턴과 이의 정보 저장 상태를 제어하기 위한 워드라인들이 배치된다. 또한, 상기 비휘발성 메모리 장치는 상기 워드라인을 제어하기 위한 주변 회로를 필요로 한다. 상기 주변회로는 MOSFET(Metal-oxide-semiconductor field-effect transistor)구조의 트랜지스터를 포함한다.
비휘발성 메모리 장치의 고집적화로 인해 상기 워드라인들의 선폭도 급격히 감소되었다. 이에 따라 상기 정보 저장 패턴의 데이터를 프로그램하거나 읽는 속도를 향상시키기 위해 워드라인의 선(또는 면) 저항을 줄이는 것이 중요한 인자로 부각되었다.
한편, 주변회로 영역의 게이트 전극은 워드라인 보다 상대적으로 넓은 선폭을 가지며 길이도 상대적으로 짧아, 게이트 전극의 선(또는 면) 저항이 주변회로 트랜지스터의 동작 속도 향상의 주요 인자가 아니다.
본 발명이 해결하고자 하는 과제는 빠른 동작 속도를 구현할 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 빠른 동작 속도를 구현할 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 빠른 동작 속도를 구현할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치는, 기판; 및 상기 기판 상에 배치되며 서로 이격되는 메모리 게이트 패턴과 비(非)메모리 게이트 패턴을 포함하며, 이때 상기 비메모리 게이트 패턴은 오믹층을 포함하며, 상기 메모리 게이트 패턴은 오믹층을 포함하지 않는다.
상기 오믹층은 금속실리사이드막일 수 있다.
일 예에 있어서, 상기 메모리 게이트 패턴은 서로 차례로 인접한 터널 절연막, 정보 저장 패턴, 제 1 블로킹 절연막 및 제어게이트 패턴을 포함하며, 상기 제어 게이트 패턴은 오믹층을 포함하지 않는다.
상기 정보 저장 패턴은 부유 게이트 패턴 또는 전하 트랩막일 수 있다.
일 예에 있어서, 상기 비휘발성 메모리 장치는 낸드형 플래쉬 메모리 장치일 수 있으며, 상기 제어 게이트 패턴은 연장되어 워드라인을 구성하며, 상기 비메모리 게이트 패턴은 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 게이트 패턴에 대응될 수 있다.
구체적인 예에 있어서, 상기 제어 게이트는 차례로 적층된 제 1 하부 도전 패턴, 저항막 패턴, 제 1 확산방지막 패턴 및 제 1 상부 도전 패턴을 포함할 수 있으며, 상기 저항막 패턴은 상기 오믹층 보다 높은 전기저항을 가질 수 있다. 상기 저항막 패턴은 금속 실리콘 질화물일 수 있다.
다른 예에 있어서, 상기 비메모리 게이트 패턴은 차례로 적층된 제 2 하부 도전 패턴, 상기 오믹층, 제 2 확산방지막 패턴 및 제 2 상부 도전 패턴을 포함할 수 있으며, 상기 정보 저장 패턴과 상기 제 2 하부 도전 패턴은 동일한 폴리실리콘막으로 이루어질 수 있다.
또 다른 예에 있어서, 상기 메모리 게이트 패턴은 차례로 적층된 제 1 하부 도전 패턴, 제 1 블로킹 절연막, 제 1 중간 도전 패턴, 제 1 확산방지막 패턴 및 제 1 상부 도전 패턴을 포함할 수 있다. 이때, 상기 비메모리 게이트 패턴은 차례로 적층된 제 2 하부 도전 패턴, 제 2 블로킹 절연막 및 제 2 중간 도전 패턴, 상기 제 2 중간 도전 패턴과 상기 제 2 블로킹 절연막을 관통하여 상기 제 2 하부 도전 패턴에 인접하는 제 2 확산방지막 패턴, 상기 제 2 확산 방지막 패턴 상의 제 2 상부 도전 패턴, 및 상기 제 2 확산 방지막 패턴과 상기 제 2 하부 도전 패턴 사이 그리고 상기 제 2 확산 방지막 패턴과 상기 제 2 중간 도전 패턴 사이에 개재되는 상기 오믹층을 포함할 수 있다.
구체적인 예에 있어서, 상기 오믹층은 상기 제 2 중간 도전 패턴의 측벽을 덮되, 상기 제 2 중간 도전 패턴의 상부면을 노출시킬 수 있으며, 상기 메모리 게이트 패턴은 상기 제 1 확산 방지막 패턴과 상기 제 1 중간 도전 패턴 사이에 개재되는 제 1 저항막 패턴을 더 포함할 수 있고, 상기 비메모리 게이트 패턴은 상기 제 2 확산 방지막 패턴과 상기 제 2 중간 도전 패턴의 상부면 사이에 개재되는 제 2 저항막 패턴을 더 포함할 수 있다.
상기 비메모리 게이트 패턴은 상기 오믹층과 상기 제 2 확산 방지막 패턴 사이에 개재되는 금속막을 더 포함할 수 있다.
상기 제 2 블로킹 절연막의 측면은 상기 제 2 저항막 패턴의 측면 보다 측면으로 더 돌출될 수 있다.
또 다른 예에 있어서, 상기 비휘발성 메모리 장치는, 상기 기판으로부터 돌출된 활성 기둥을 더 포함할 수 있으며, 상기 메모리 게이트 패턴은 상기 활성 기둥의 측면에 인접하도록 배치될 수 있다.
또 다른 예에 있어서, 상기 비휘발성 메모리 장치는, 상기 기판 상에 기판과 이격되도록 배치되는 반도체 패턴; 및 상기 반도체 패턴으로부터 돌출된 활성 기둥을 더 포함할 수 있으며, 상기 메모리 게이트 패턴은 상기 활성 기둥의 측면에 인접하도록 배치되며, 상기 비메모리 게이트 패턴은 상기 반도체 패턴 하부에 배치될 수 있다.
상기 기판은 셀 어레이 영역과 주변회로 영역을 포함할 수 있으며, 상기 메모리 게이트 패턴은 상기 셀 어레이 영역에 배치되고, 상기 비메모리 게이트 패턴은 상기 주변회로 영역에 배치될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에 차례로 적층된 제 1 절연막, 제 1 도전 패턴, 제 2 절연막 및 제 2 도전 패턴; 상기 제 2 도전 패턴과 상기 제 2 블로킹 절연막을 관통하여 상기 제 1 도전 패턴에 인접하는 확산방지막 패턴; 상기 제 2 도전 패턴의 측면과 상기 확산 방지막 패턴 사이 그리고 상기 제 1 도전 패턴과 상기 확산 방지막 패턴 사이에 개재되는 오믹층; 및 상기 제 2 도전 패턴의 상부면과 상기 확산 방지막 패턴 사이에 개재되는 저항막 패턴을 포함한다.
상기 저항막 패턴은 상기 오믹층 보다 높은 전기저항을 가질 수 있다. 상기 저항막 패턴은 금속 실리콘 질화물일 수 있다.
상기 제 2 절연막의 측면은 상기 저항막 패턴의 측면 보다 측면으로 더 돌출될 수 있다. 상기 반도체 장치는, 상기 오믹층과 상기 확산 방지막 패턴 사이에 개재되는 금속막을 더 포함할 수 있다.
상기 또 다른 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치의 제조 방법은, 메모리 영역과 비메모리 영역을 포함하는 기판 상에 제 1 절연막, 제 1 도전막, 제 2 절연막 및 제 2 도전막을 차례로 적층하는 단계; 상기 비메모리 영역에서 상기 제 2 도전막과 상기 제 2 절연막을 일부 제거하여 상기 제 1 도전막을 노출시키는 버팅 영역을 형성하는 단계; 적어도 상기 버팅 영역 안에 노출된 상기 제 2 도전막의 측벽과 상기 제 1 도전막 상에 오믹층을 형성하는 단계; 상기 제 2 도전막 상에 확산방지막과 제 3 도전막을 차례로 형성하는 단계; 및 상기 메모리 영역과 상기 비메모리 영역에서 각각 상기 제 3 도전막, 상기 확산 방지막, 상기 제 2 도전막, 상기 제 2 절연막, 상기 제 1 도전막 및 상기 제 1 절연막을 차례로 패터닝하여 메모리 게이트 패턴과 비메모리 게이트 패턴을 형성하는 단계를 포함하며, 상기 비메모리 게이트 패턴은 상기 금속 실리사이드막을 포함한다.
일 예에 있어서, 상기 오믹층은 상기 버팅 영역 밖의 상기 제 2 도전막 상에도 형성되며, 상기 방법은, 상기 제 2 도전막 상의 상기 오믹층을 제거하는 단계를 더 포함할 수 있다.
다른 예에 있어서, 상기 방법은 상기 버팅 영역을 형성하기 전에, 적어도 상기 메모리 영역의 상기 제 2 도전막 상에 제 3 절연막을 형성하는 단계와, 상기 오믹층을 형성한 후에, 상기 제 3 절연막을 제거하는 단계를 더 포할 수 있다.
다른 예에 있어서, 상기 제 3 절연막은 상기 비메모리 영역의 상기 제 2 도전막 상에도 형성되며, 상기 버팅 영역을 형성할 때, 상기 제 3 절연막도 패터닝되며, 상기 오믹층은 상기 제 3 절연막 상에는 형성되지 않을 수 있다.
상기 오믹층을 형성하는 단계는 상기 제 3 절연막 상에 금속막을 형성하고 열처리하는 단계를 포함하며, 상기 방법은 적어도 상기 메모리 영역 상에서 상기 오믹층으로 변하지 않은 상기 금속막을 제거하는 단계를 더 포함할 수 있다.
상기 확산방지막을 형성하는 단계는 상기 제 2 도전막과 상기 확산 방지막 사이의 계면에 저항막을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 예에 따른 비휘발성 메모리 장치의 제조 방법은, 셀 어레이 영역과 주변회로 영역을 포함하는 기판을 준비하는 단계; 상기 셀 어레이 영역의 상기 기판 상에, 오믹층을 포함하지 않는 메모리 게이트 패턴을 형성하는 단계; 및 상기 주변회로 영역의 상기 기판 상에, 오믹층을 포함하는 비메모리 게이트 패턴을 형성하는 단계를 포함한다.
본 발명에 따른 비휘발성 메모리 장치에서 메모리 게이트 패턴은 오믹층을 포함하지 않으나 비메모리 게이트 패턴은 오믹층을 포함한다. 상기 메모리 게이트 패턴이 오믹층인 금속 실리사이드막을 포함하지 않으므로, 제어게이트에 포함되며 워드라인 역할을 하는 금속 패턴의 결정 그레인(grain) 크기가 증가하지 않는다. 이로써, 워드라인의 선/면 저항이 작아지게 되어 셀 어레이 영역에서 데이터 전송 속도를 증가시킬 수 있다.
반면에 주변회로 영역 등에 배치될 수 있는 비메모리 게이트 패턴은 폴리실리콘과 금속 패턴 사이에 오믹층인 금속 실리사이드막이 배치되어, 폴리실리콘과 금속 패턴 사이의 계면저항을 낮출 수 있다. 이로써, 주변 회로 트랜지스터의 동작 속도를 증가시킬 수 있다.
따라서 본 발명에 따른 비휘발성 메모리 장치는 셀 어레이 영역 뿐만 아니라 주변회로 영역 모두에서 신호 전달 속도를 향상시킬 수 있다.
도 1a 및 1b는 본 발명의 개념에 따른 비휘발성 메모리 장치의 단면도들을 나타낸다.
도 2a는 본 발명의 실시예 1에 따른 비휘발성 메모리 장치의 단면도이다.
도 2b 및 2c는 도 2a의 'P1'과 'P2' 부분을 확대한 단면도들이다.
도 3 내지 10은 본 발명의 일 예에 따라 도 2a의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 11 내지 14는 본 발명의 변형예에 따라 도 2a의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 15는 본 발명의 실시예 2에 따른 비휘발성 메모리 장치의 단면도이다.
도 16 및 17은 도 15의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예 3에 따른 비휘발성 메모리 장치의 단면도이다.
도 19 및 20은 본 발명의 일 예에 따라 도 18의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 21 내지 23은 본 발명의 다른 예에 따라 도 18의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 24는 본 발명의 실시예 4에 따른 비휘발성 메모리 장치의 단면도이다.
도 25는 본 발명의 실시예 5에 따른 비휘발성 메모리 장치의 단면도이다.
도 26은 본 발명의 실시예 6에 따른 비휘발성 메모리 장치의 단면도이다.
도 27은 본 발명의 실시예들에 따른 수직형 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 28은 본 발명의 실시예들에 따른 수직형 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 29는 본 발명의 실시예들에 따른 수직형 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2a는 본 발명의 실시예 1에 따른 비휘발성 메모리 장치의 단면도이다.
도 2b 및 2c는 도 2a의 'P1'과 'P2' 부분을 확대한 단면도들이다.
도 3 내지 10은 본 발명의 일 예에 따라 도 2a의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 11 내지 14는 본 발명의 변형예에 따라 도 2a의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 15는 본 발명의 실시예 2에 따른 비휘발성 메모리 장치의 단면도이다.
도 16 및 17은 도 15의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예 3에 따른 비휘발성 메모리 장치의 단면도이다.
도 19 및 20은 본 발명의 일 예에 따라 도 18의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 21 내지 23은 본 발명의 다른 예에 따라 도 18의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 24는 본 발명의 실시예 4에 따른 비휘발성 메모리 장치의 단면도이다.
도 25는 본 발명의 실시예 5에 따른 비휘발성 메모리 장치의 단면도이다.
도 26은 본 발명의 실시예 6에 따른 비휘발성 메모리 장치의 단면도이다.
도 27은 본 발명의 실시예들에 따른 수직형 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 28은 본 발명의 실시예들에 따른 수직형 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 29는 본 발명의 실시예들에 따른 수직형 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 실시예에서 정보저장막에 대해 설명을 하였으나 정보 저장막은 게이트 절연막에 대응될 수 있다. 또는 정보저장막에 포함되는 터널 절연막이 게이트 절연막에 대응될 수 있다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 반도체 메모리 장치는 3차원 구조를 갖는다.
도 1a 및 1b는 본 발명의 개념에 따른 비휘발성 메모리 장치의 단면도들을 나타낸다.
도 1a를 참조하면, 본 발명에 따른 비휘발성 메모리 장치에서는 메모리 영역(A)과 비메모리 영역(B)을 포함하는 기판(1) 상에 각각 메모리 게이트 패턴(MG1)과 비메모리 게이트 패턴(NG1)이 배치된다.
상기 메모리 게이트 패턴(MG1)은 상기 메모리 영역(A)의 상기 기판(1) 상에 차례로 적층된 터널 절연막(3a), 부유 게이트 패턴(5a), 블로킹 절연막(7) 및 제어 게이트 전극(9a)을 포함한다. 상기 터널 절연막(3a)은 예를 들면 실리콘 산화막으로 이루어질 수 있다. 상기 부유 게이트 패턴(5a)은 정보 저장의 기능을 할 수 있다. 상기 부유 게이트 패턴(5a)은 예를 들면 불순물이 도핑된 폴리실리콘일 수 있다. 상기 블로킹 절연막(7)은 실리콘 산화막이거나, ONO(oxide-nitride-oxide), 또는 상기 실리콘 산화막 보다 높은 유전율을 가지는 고유전물질막일 수 있다. 상기 제어 게이트 전극(9a)은 오믹층을 포함하지 않는다. 상기 오믹층은 예를 들면 금속실리사이드막일 수 있다. 상기 제어 게이트 전극(9a)은 하나의 금속 패턴이거나, 또는 차례로 적층된 확산 방지막 패턴과 금속 패턴을 포함하거나, 또는 차례로 적층된 폴리실리콘 패턴, 확산 방지막 패턴 및 금속 패턴을 포함할 수 있다. 상기 확산 방지막 패턴은 금속질화막일 수 있다. 상기 금속 패턴은 텅스텐, 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
상기 제어게이트 전극(9a)은 금속 실리사이드와 같은 오믹층을 포함하지 않는다. 따라서 상기 제어 게이트 전극(9a)을 구성하는 금속 패턴은 결정 그레인(grain) 크기가 증가하지 않는다. 이로써, 상기 제어 게이트 전극(9a)의 선/면 저항이 작아지게 되어 메모리 영역의 데이터 전송 속도를 증가시킬 수 있다.
상기 비메모리 게이트 패턴(NG1)은 상기 비메모리 영역(B)의 상기 기판(1) 상에 차례로 적층된 게이트 절연막(3b), 제 1 도전막 패턴(5b), 오믹층(8) 및 제 2 도전막 패턴(9b)을 포함할 수 있다. 상기 제 1 도전막 패턴(5b)은 불순물이 도핑된 폴리실리콘일 수 있다. 상기 오믹층(8)은 예를 들면 금속 실리사이드막일 수 있다. 상기 제 2 도전막 패턴(9b)은 차례로 적층된 확산 방지막 패턴과 금속 패턴을 포함할 수 있다. 상기 비메모리 게이트 패턴(NG1)은 오믹층(8)을 포함하여 상기 제 1 도전막 패턴(5b)과 상기 제 2 도전막 패턴(5b) 사이의 계면 저항을 낮출 수 있다. 이로써, 상기 제 2 도전막 패턴(5b)에 인가되는 전압이 상기 제 1 도전막 패턴(5b)에 전달이 잘 되며, 이로 인해 그 하부의 상기 기판(1)에 채널 영역의 형성이 용이해져, 비메모리 영역(B)의 트랜지스터의 신호 전달 속도를 향상시킬 수 있다.
상기 메모리 게이트 패턴(MG1)과 상기 비메모리 게이트 패턴(NG1)의 상부와 측면은 각각 캐핑막 패턴(11)과 스페이서(13)로 덮일 수 있다. 상기 캐핑막 패턴(11)과 상기 스페이서(13)는 예를 들면 실리콘 질화막으로 이루어질 수 있다.
상기 메모리 영역(A)에서 상기 메모리 게이트 패턴(MG1)에 인접한 상기 기판(1)에는 제 1 불순물 주입 영역(15a)이 배치될 수 있다. 상기 비메모리 영역(B)에서 상기 비메모리 게이트 패턴(NG1)에 인접한 상기 기판(1)에는 제 2 불순물 주입 영역(15b, 17)이 배치될 수 있다. 상기 제 2 불순물 주입 영역(15b, 17)은 저농도 불순물 영역(15b)과 고농도 불순물 영역(17)을 포함할 수 있다.
도 1b를 참조하면, 본 예에 따른 비휘발성 메모리 장치에 있어서, 메모리 게이트 패턴(MG2)은 차례로 적층된 터널 절연막(3a), 전하 트랩막(4), 블로킹 절연막(7) 및 제어게이트 전극(9a)을 포함할 수 있다. 상기 전하 트랩막(4)은 예를 들면 실리콘 질화막일 수 있다. 상기 터널 절연막(3a), 상기 전하 트랩막(4) 및 상기 블로킹 절연막(7)은 제 1 게이트 절연막(10)을 구성할 수 있다. 이때 상기 비메모리 영역(B)의 게이트 절연막(3b)은 제 2 게이트 절연막(3b)으로 명명될 수 있다. 그외의 구조는 도 1a와 동일/유사할 수 있다.
도 1a 및 1b의 비휘발성 메모리 장치들을 형성하기 위해, 먼저 상기 기판(1) 상에 상기 메모리 게이트 패턴(MG1, MG2)를 형성한 후에 상기 비메모리 게이트 패턴(NG1)을 형성한다. 상기 메모리 게이트 패턴(MG1, MG2)와 상기 비메모리 게이트 패턴(NG1)의 형성 순서는 뒤바뀔 수 있다. 또는 상기 메모리 게이트 패턴(MG1, MG2)와 상기 비메모리 게이트 패턴(NG1)의 형성 과정은 동시에 진행될 수 있다. 이는 후속에서 설명하기로 한다.
<실시예 1>
도 2a는 본 발명의 실시예 1에 따른 비휘발성 메모리 장치의 단면도이다. 도 2b 및 2c는 도 2a의 'P1'과 'P2' 부분을 확대한 단면도들이다.
도 2a 및 2b를 참조하면, 본 실시예 1에 따른 비휘발성 메모리 장치에서는 메모리 영역(A)과 비메모리 영역(B)을 포함하는 기판(1) 상에 각각 메모리 게이트 패턴(MG3)과 비메모리 게이트 패턴(NG2)이 배치된다.
상기 메모리 게이트 패턴(MG3)은 차례로 적층된 터널 절연막(23a), 제 1 하부 도전 패턴(25a), 제 1 블로킹 절연막(27a), 제 1 중간 도전 패턴(29a), 제 1 확산 방지막 패턴(39a), 제 1 상부 도전 패턴(43a) 및 제 1 캐핑막 패턴(45a)을 포함한다. 상기 제 1 확산 방지막 패턴(39a)과 상기 제 1 중간 도전 패턴(29a) 사이에는 제 1 저항막 패턴(41a)이 개재된다. 상기 터널 절연막(23a), 상기 제 1 하부 도전 패턴(25a), 상기 제 1 블로킹 절연막(27a), 상기 제 1 중간 도전 패턴(29a), 상기 제 1 저항막 패턴(41a), 상기 제 1 확산 방지막 패턴(39a) 및 상기 제 1 상부 도전 패턴(43a)은 서로 동일/유사한 폭을 가지며 이들의 측벽들은 정렬될 수 있다.
상기 비메모리 게이트 패턴(NG2)은 차례로 적층된 게이트 절연막(23b), 제 2 하부 도전 패턴(25b), 제 2 블로킹 절연막(27b), 제 2 중간 도전 패턴(29b), 제 2 저항막 패턴(41b), 제 2 확산 방지막 패턴(39b), 제 2 상부 도전 패턴(43b) 및 제 2 캐핑막 패턴(45b)을 포함한다. 상기 제 2 하부 도전 패턴(25b), 상기 제 2 확상방지막 패턴(39b) 및 상기 제 2 상부 도전 패턴(43b)의 폭들은 상기 제 2 블로킹 절연막(27b), 상기 제 2 중간 도전 패턴(29b) 및 상기 제 2 저항막 패턴(41b)의 폭들 보다 넓을 수 있다. 상기 제 2 확산 방지막 패턴(39b)은 상기 제 2 저항막 패턴(41b), 상기 제 2 중간 도전 패턴(29b) 및 상기 제 2 블로킹 절연막(27b)의 측벽과 상기 제 2 하부 도전 패턴(25b)의 측벽을 덮을 수 있다. 상기 제 2 확산 방지막 패턴(39b)과 상기 제 2 중간 도전 패턴(29b) 사이 그리고 상기 제 2 확산 방지막 패턴(39b)과 상기 제 1 하부 도전 패턴(25b) 사이에는 오믹층(37)이 개재된다. 상기 제 2 블로킹 절연막(27b)의 측벽은 상기 제 2 저항막 패턴(41b)의 측벽보다 측면으로 보다 돌출될 수 있다. 상기 제 1 및 제 2 저항막 패턴들(41b)의 두께는 상기 오믹층(37)의 두께보다 얇을 수 있다.
상기 터널 절연막(23a)과 상기 게이트 절연막(23b)은 동일한 실리콘 산화막으로 이루어질 수 있다. 상기 제 1 하부 도전 패턴(25a)과 상기 제 2 하부 도전 패턴(25b)은 동일한 불순물이 도핑된 폴리실리콘 패턴으로 이루어질 수 있다. 상기 제 1 및 제 2 블로킹 절연막들(27a, 27b)은 동일한 물질로, 예를 들면 실리콘 산화막이거나, ONO(oxide-nitride-oxide), 또는 상기 실리콘 산화막 보다 높은 유전율을 가지는 고유전물질막일 수 있다. 상기 제 1 및 제 2 중간 도전 패턴들(29a, 29b)은 동일한 불순물이 도핑된 폴리실리콘 패턴으로 이루어질 수 있다. 상기 제 1 및 제 2 확산 방지막 패턴들(39a, 39b)은 동일한 금속질화막으로 이루어질 수 있다. 상기 제 1 및 제 2 상부 도전 패턴들(43a, 43b)은 동일한 금속 패턴으로 이루어질 수 있다. 상기 제 1 및 제 2 저항막 패턴들(41a, 41b)은 상기 오믹층(37) 보다 높은 전기 저항을 가지는 물질을 포함할 수 있다. 예를 들면 상기 오믹층(37)은 금속 실리사이드막으로 이루어질 수 있고, 상기 제 1 및 제 2 저항막 패턴들(41a, 41b)은 금속 실리콘 질화물로 이루어질 수 있다.
상기 비메모리 게이트 패턴(NG2)의 폭은 상기 메모리 게이트 패턴(MG3)의 폭보다 넓을 수 있다. 상기 비메모리 게이트 패턴(NG2)과 상기 메모리 게이트 패턴(MG3)의 측벽들은 스페이서막(53)으로 덮일 수 있다. 상기 메모리 게이트 패턴(MG3)과 상기 비메모리 게이트 패턴(NG2)에 인접한 상기 기판에는 각각 제 1 불순물 주입 영역(15a)과 제 2 불순물 주입 영역(15b, 17)이 배치될 수 있다.
도 3 내지 10은 본 발명의 일 예에 따라 도 2a의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3을 참조하면, 메모리 영역(A)과 비메모리 영역(B)을 포함하는 기판(1)의 전면 상에 열산화막(23), 하부 도전막(25), 블로킹 절연막(27) 및 중간 도전막(29)을 차례로 적층한다. 상기 하부 도전막(25)과 상기 중간 도전막(29)은 각각 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 블로킹 절연막(27)은 실리콘 산화막, ONO막 및/또는 고유전막으로 형성될 수 있다.
도 4를 참조하면, 상기 비메모리 영역(B)에서 상기 중간 도전막(29)과 상기 블로킹 절연막(27)을 패터닝하여 상기 하부 도전막(25)을 노출시키는 버팅(butting) 영역(33)을 형성한다. 상기 버팅 영역(33)의 하부면은 상기 블로킹 절연막(37)의 하부면보다 제 1 깊이(D1) 만큼 깊을 수 있다. 상기 제 1 깊이(D1)은 바람직하게는 약 15nm이다.
도 5를 참조하면, 상기 기판(1)의 전면 상에 금속막(35)을 콘포말하게 형성한다. 상기 금속막(35)은 상기 하부 도전막(25)과 상기 중간 도전막(29)와 접하도록 형성된다. 상기 금속막(35)은 예를 들면 티타늄, 텅스텐, 코발트, 니켈, 및 탄탈륨 중에 선택되는 적어도 하나의 막일 수 있다. 상기 금속막(35)이 티타늄막으로 형성될 경우, 예를 들면 사염화티타늄(TiCl4)과 수소(H2)가스를 공급하여 CVD(Chemical Vapor deposition), ALD(Atomic layer deposition), PVD(Phisical vapor deposition), PECVD(Plasma-enhanced chemical vapor deposition)등의 공정을 진행하여 형성될 수 있다.
도 6을 참조하면, 상기 금속막(35)을 형성한 후에, 열처리 공정을 진행하여 상기 금속막(35)과 상기 하부 및 중간 도전막들(25, 29)를 반응시켜 이들 계면에서 오믹층(37)을 형성한다. 상기 열처리 공정의 온도는 예를 들면 500~700℃일 수 있다. 상기 하부 및 중간 도전막들(25, 29)이 폴리실리콘막으로 형성될 경우, 상기 오믹층(37)은 금속 실리사이드막으로 형성될 수 있다. 예를 들면 상기 오믹층(37)은 티타늄실리사이드, 텅스텐실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈륨실리사이드 중에 선택되는 적어도 하나의 막일 수 있다. 본 예에 있어서, 상기 오믹층(37)은 상기 메모리 영역(A)과 상기 비메모리 영역(B)에서 모두 형성될 수 있다.
도 5와 6을 통해 두번의 공정 단계에 따라 상기 오믹층(37)을 형성하는 과정을 설명하였으나, 상기 금속막(35)의 증착과 함께 동시에 상기 금속막(35)과 상기 하부 및 중간 도전막들(25, 29)의 계면 사이에 상기 오믹층(37)이 형성될 수도 있다.
도 7 및 도 8을 참조하면, 상기 오믹층(37)으로 변하지 못한 미반응된 상기 금속막(35)을 선택적으로 제거하여 상기 오믹층(37)을 노출시킨다. 상기 금속막(35)은 선택적 등방성 식각 공정을 진행하여 제거될 수 있다. 상기 금속막(35)을 제거한 후에, 상기 버팅 영역(33)을 희생막(미도시)으로 채운 후, CMP(Chemical mechanical polishing)과 같은 평탄화 식각 공정을 진행하여 상기 중간 도전막(29) 상의 상기 오믹층(37)을 제거한다. 이로써 상기 중간 도전막(29)의 상부면이 노출되고, 상기 버팅 영역(33) 안에서 상기 중간 도전막(29)의 측면과 상기 하부 도전막(25)의 상부면을 덮는 상기 오믹층(37)이 남는다. 상기 희생막은 CMP 공정 후에 제거된다.
도 9를 참조하면, 상기 기판(1)의 전면 상에 확산 방지막(39)을 콘포말하게 형성한다. 상기 확산 방지막(39)은 금속막을 증착한 후, 암모니아(NH3) 가스 분위기에서 열처리하여 금속 질화막을 형성하거나, 또는 금속 질화막을 증착함으로써 형성될 수 있다. 상기 확산 방지막(39)은 예를 들면 티타늄질화막, 텅스텐 질화막, 코발트 질화막, 니켈질화막, 탄탈륨 질화막 중에 적어도 하나일 수 있다. 상기 확산 방지막(39)을 형성하는 동안, 상기 확산 방지막(39)과 상기 중간 도전막(29) 사이의 경계면에 저항막(41)이 형성될 수 있다. 상기 저항막(41)은 상기 오믹층(37) 보다 높은 전기 저항을 가질 수 있다. 상기 저항막(41)은 상기 오믹층(37) 보다 얇은 두께를 가질 수 있다. 상기 확산 방지막(39)이 금속질화막이고, 상기 중간 도전막(29)이 폴리실리콘일 경우, 금속질화막과 폴리실리콘이 반응하여, 상기 저항막(41)의 일 예로, 금속 실리콘 질화물이 형성될 수 있다. 상기 확산방지막(39)을 형성한 후에, 상기 확산 방지막(39) 상에 상부 도전막(43)을 형성한다. 상기 상부 도전막(43)은 금속막일 수 있으며, 예를 들면, 텅스텐, 구리, 알루미늄 중에 선택되는 적어도 하나의 막일 수 있다. 상기 메모리 영역(A)과 상기 비메모리 영역(B)의 상기 상부 도전막(43) 상에 각각 제 1 캐핑막 패턴(45a)과 제 2 캐핑막 패턴(45b)을 형성한다.
도 10을 참조하면, 상기 제 1 및 제 2 캐핑막 패턴들(45a, 45b)을 식각 마스크로 이용하여 그 하부막들을 순차적으로 패터닝하여 상기 메모리 영역(A)에 차례로 적층된 터널 절연막(23a), 제 1 하부 도전 패턴(25a), 제 1 블로킹 절연막(27a), 제 1 중간 도전 패턴(29a), 제 1 저항막 패턴(41a) 제 1 확산 방지막 패턴(39a), 제 1 상부 도전 패턴(43a) 및 제 1 캐핑막 패턴(45a)을 포함하는 메모리 게이트 패턴(MG3)을 형성하고, 상기 비메모리 영역(B)에 게이트 절연막(23b), 제 2 하부 도전 패턴(25b), 제 2 블로킹 절연막(27b), 제 2 중간 도전 패턴(29b), 제 2 저항막 패턴(41b), 제 2 확산 방지막 패턴(39b), 제 2 상부 도전 패턴(43b), 제 2 캐핑막 패턴(45b) 및 오믹층(37)을 포함하는 비메모리 게이트 패턴(NG2)을 형성한다.
후속으로 도 2a를 참조하여, 상기 메모리 게이트 패턴(MG3)과 상기 비메모리 게이트 패턴(NG2)의 측벽을 덮는 스페이서(53)와 그 하부의 기판(1)에 불순물 주입 영역들(15a, 15b, 17)을 형성한다.
도 11 내지 14는 본 발명의 변형예에 따라 도 2a의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 11을 참조하면, 메모리 영역(A)과 비메모리 영역(B)을 포함하는 기판(1)의 전면 상에 열산화막(23), 하부 도전막(25), 블로킹 절연막(27), 중간 도전막(29) 및 보호 절연막(31)을 차례로 적층한다. 상기 하부 도전막(25)과 상기 중간 도전막(29)은 각각 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 블로킹 절연막(27)은 실리콘 산화막, ONO막 및/또는 고유전막으로 형성될 수 있다. 상기 보호 절연막(31)은 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 산화질화막으로 형성될 수 있다.
도 12를 참조하면, 상기 비메모리 영역(B)에서 상기 보호 절연막(31), 상기 중간 도전막(29) 및 상기 블로킹 절연막(27)을 패터닝하여 상기 하부 도전막(25)을 노출시키는 버팅(butting) 영역(33)을 형성한다. 상기 버팅 영역(33)의 하부면은 상기 블로킹 절연막(37)의 하부면보다 제 1 깊이(D1) 만큼 깊을 수 있다. 상기 제 1 깊이(D1)은 바람직하게는 약 15nm이다.
도 13을 참조하면, 상기 기판(1)의 전면 상에 금속막(35)을 콘포말하게 형성한다. 상기 금속막(35)은 상기 보호 절연막(31), 상기 하부 도전막(25)과 상기 중간 도전막(29)와 접하도록 형성된다. 상기 금속막(35)은 예를 들면 티타늄, 텅스텐, 코발트, 니켈, 및 탄탈륨 중에 선택되는 적어도 하나의 막일 수 있다. 상기 금속막(35)이 티타늄막으로 형성될 경우, 예를 들면 사염화티타늄(TiCl4)과 수소(H2)가스를 공급하여 CVD(Chemical Vapor deposition), ALD(Atomic layer deposition), PVD(Phisical vapor deposition), PECVD(Plasma-enhanced chemical vapor deposition)등의 공정을 진행하여 형성될 수 있다.
도 14를 참조하면, 상기 금속막(35)을 형성한 후에, 열처리 공정을 진행하여 상기 버팅 영역(33) 안에서 상기 금속막(35)과 상기 하부 및 중간 도전막들(25, 29)를 반응시켜 이들 계면에서 오믹층(37)을 형성한다. 상기 오믹층(37)은 상기 보호 절연막(31) 상에는 형성되지 않는다. 따라서 상기 보호절연막(31) 상에는 상기 금속막(35)이 그대로 남아있다.
다시 도 8을 참조하면, 상기 금속막(35)을 제거한 후, CMP와 같은 평탄화 식각 공정을 진행하여 상기 중간 도전막(29) 상의 상기 보호 절연막(31)을 제거하여 상기 중간 도전막(29) 상부면을 노출시키고 상기 버팅 영역(33) 안에서 상기 오믹층(37)을 남긴다.
후속으로 도 9 및 10에서 설명한 바와 동일한 공정을 진행하여 도 2a의 비휘발성 메모리 장치를 형성한다.
<실시예 2>
도 15는 본 발명의 실시예 2에 따른 비휘발성 메모리 장치의 단면도이다.
도 15를 참조하면, 본 실시예에 따른 비메모리 게이트 패턴(NG3)은 오믹층(37)과 제 2 확산 방지막 패턴(39b) 사이에 개재되는 금속막 패턴(35b)을 더 포함한다. 그외의 구성은 도 2a의 비휘발성 메모리 장치와 동일/유사할 수 있다.
도 15의 반도체 장치를 형성하는 과정을 도 16 및 17을 참조하여 설명하기로 한다.
먼저, 도 6의 상태에서 CMP와 같은 평탄화 식각 공정을 진행하여, 도 16과 같이 중간 도전막(29) 상의 오믹층(37)과 금속막(35)을 제거한다. 이로써, 상기 중간 도전막(29)의 상부면이 노출되고, 상기 버팅 영역(33) 안에는 상기 오믹층(37)과 금속막 패턴(35b)이 남는다.
또는 도 14의 상태에서 CMP와 같은 평탄화 식각 공정을 진행하여, 도 16과 같이 중간 도전막(29) 상의 보호 절연막(31)과 금속막(35)을 제거한다. 이로써, 상기 중간 도전막(29)의 상부면이 노출되고, 상기 버팅 영역(33) 안에는 상기 오믹층(37)과 금속막 패턴(35b)이 남는다.
도 17을 참조하여, 상기 기판(1) 상에 확산 방지막(39)과 상부 도전막(43)을 차례로 형성하고 캐핑막 패턴들(45a, 45b)을 식각 마스크로 이용하여 하부 막들을 패터닝한다.
후속으로 도 9 및 10에서 설명한 바와 동일한 공정을 진행하여 도 2a의 비휘발성 메모리 장치를 형성한다.
<실시예 3>
도 18은 본 발명의 실시예 3에 따른 비휘발성 메모리 장치의 단면도이다.
도 18을 참조하면, 본 실시예에 따른 비메모리 게이트 패턴(NG4)은 도 2a 또는 15의 제 2 저항막 패턴(41b)을 포함하지 않는다. 대신, 오믹층(37)은 연장되어 상기 제 2 중간 도전 패턴(29b)의 상부면과 제 2 확산 방지막 패턴(39b) 사이에도 개재된다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 19 및 20은 본 발명의 일 예에 따라 도 18의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 19 및 20을 참조하면, 도 7의 상태에서 메모리 영역(A)의 상기 중간 도전막(29) 상의 상기 오믹층(37)을 제거하고 상기 중간 도전막(29)의 상부면을 노출시킨다. 그리고 확산방지막(39)과 상부 도전막(43)을 차례로 형성한다. 이때 상기 메모리 영역(A)에는 상기 중간 도전막(29)과 상기 확산 방지막(39) 사이에 저항막(41)이 형성되나, 비메모리 영역(B)에서는 상기 저항막(41)이 형성되지 않는다. 후속으로 실시예 1에서 설명한 바와 동일/유사한 공정을 진행할 수 있다.
도 21 내지 23은 본 발명의 다른 예에 따라 도 18의 비휘발성 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 21을 참조하면, 도 11의 상태에서, 비메모리 영역(B)에서 보호 절연막(31)을 제거한다. 이로써 메모리 영역(A)에서 상기 중간 도전막(29)의 상부면은 상기 보호 절연막(31)으로 덮이나, 상기 비메모리 영역(B)에서 상기 중간 도전막(29)의 상부면은 노출된다. 그리고 상기 비메모리 영역(B)에서 상기 중간 도전막(29) 및 상기 블로킹 절연막(27)을 일부 제거하여 버팅 영역(33)을 형성한다.
도 22 및 23을 참조하면, 상기 기판(1) 상에 금속막(35)을 콘포말하게 형성하고 열처리하여 오믹층(37)을 형성한다. 이때 상기 오믹층(37)은 상기 메모리 영역(A)에는 상기 보호 절연막(31) 때문에 형성되지 않으나, 상기 비메모리 영역(B)에서는 상기 중간 도전막(29) 및 상기 하부 도전막(25)의 노출된 표면들 상에 형성될 수 있다.
후속으로 실시예 1에서 설명한 바와 같이, 상기 금속막(35)과 상기 보호 절연막(31)을 제거하고, 확산 방지막(39) 및 상부 도전막(43)을 형성하고 패터닝할 수 있다.
이상과 같이 설명된 비메모리 게이트 패턴들(NG1, NG2, NG3, NG4)은 다양한 로직 회로의 트랜지스터의 게이트 패턴에 적용될 수 있다. 예를 들면, 상기 비메모리 게이트 패턴들(NG1, NG2, NG3, NG4)은 CMOS(Complementary metal-oxide-semiconductor, 시모스) 인버터 회로의 트랜지스터들의 게이트 패턴에 적용될 수 있다. CMOS 인버터 회로에서 본 발명의 비메모리 게이트 패턴들(NG1, NG2, NG3, NG4) 구조를 적용할 경우, 동작 속도를 약 70% 정도 향상시킬 수 있다. 이로써 CMOS 전파 지연 시간을 감소시킬 수 있다.
<실시예 4>
도 24는 본 발명의 실시예 4에 따른 비휘발성 메모리 장치의 단면도이다.
도 24를 참조하면, 본 실시예에 따른 비휘발성 메모리 장치는 낸드형 플래쉬 메모리 장치일 수 있다. 상기 비휘발성 메모리 장치는 셀 어레이 영역(CAR)과 주변회로 영역(PCR)을 포함하는 기판(1)을 포함한다. 상기 셀 어레이 영역(CAR)에는 접지 선택 라인(GSL), 상기 접지 선택 라인(GSL)에 평행한 스트링 선택 라인(SSL), 및 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL) 사이에 개재되는 복수개의 서로 평행한 워드라인들(WL)이 배치된다. 상기 라인들(GSL, SSL, WL)은 일 방향으로 연장되며 서로 평행하도록 분리된다. 상기 접지 선택 라인(GSL), 상기 스트링 선택 라인(SSL) 및 상기 워드라인들(WL)은 하나의 셀 스트링을 구성한다. 상기 셀 스트링은 대칭적으로 반복되어 상기 셀 어레이 영역(CAR)에 배치될 수 있다. 상기 워드라인(WL)은 도 2a를 참조하여 설명한 메모리 게이트 패턴(MG3)과 동일한 구조를 가질 수 있다. 이때, 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL)은 예를 들면 도 2a를 참조하여 설명한 비메모리 게이트 패턴(NG2)과 동일한 구조를 가질 수 있다. 또는 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL)은 도 15 또는 도 18을 참조하여 설명한 비메모리 게이트 패턴들(NG3, NG4)의 구조를 가질 수도 있다. 또는 상기 워드라인(WL)은 도 1a 또는 1b를 참조하여 설명한 메모리 게이트 패턴들(MG1, MG2)의 구조를 가질 수도 있다. 이때 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL)은 도 1a 또는 1b를 참조하여 설명한 비메모리 게이트 패턴(NG1)의 구조를 가질 수도 있다. 상기 주변회로 영역(PCR)에는 비메모리 게이트 패턴들(NG2)이 배치될 수 있다. 상기 게이트 패턴들(NG2, MG3)에 인접한 상기 기판(1)에는 불순물 주입 영역들(15a, 15b, 17)이 배치될 수 있다. 상기 게이트 패턴들(NG2, MG3) 사이는 제 1 층간절연막(DL1)으로 채워진다. 상기 접지 선택 라인(GSL)에 인접한 불순물 주입 영역(15b, 17) 상에는 공통 소오스 라인(SC)이 배치될 수 있다. 상기 스트링 선택 라인(SSL)에 인접한 불순물 주입 영역(15b, 17) 상에는 비트라인 콘택(BLC)이 배치될 수 있다. 상기 제 1 층간절연막(DL1) 상에는 제 2 층간절연막(DL2)이 배치되고 그 위에는 상기 비트라인 콘택(BLC)과 전기적으로 연결되는 비트라인(BL)이 배치된다. 상기 비트라인(BL)은 상기 워드라인(WL)과 교차하는 방향으로 연장된다.
상기 워드라인(WL)이 상기 제 1 저항막 패턴(41a)을 포함하여 상기 제 1 상부 도전 패턴(43a)과 상기 중간 도전 패턴(29a) 사이의 계면 저항이 증가할 수 있다. 그러나, 상기 워드라인(WL)의 동작시, 상기 제 1 상부 도전 패턴(43a)에 상기 계면 저항에 의해 영향받지 않을 정도로 큰 동작 전압이 인가될 수 있어, 상기 제 1 상부 도전 패턴(43a)과 상기 중간 도전 패턴(29a) 사이의 계면 저항은 상기 워드라인(WL)의 동작 속도에 영향을 거의 미치지 않을 수 있다.
도 24의 비휘발성 메모리 장치의 제조 방법은 실시예 1 내지 3에서 설명한 방법과 동일/유사할 수 있다.
<실시예 5>
도 25는 본 발명의 실시예 5에 따른 비휘발성 메모리 장치의 단면도이다.
도 25를 참조하면, 본 실시예에 따른 비휘발성 메모리 장치는 수직형 비휘발성 메모리 장치일 수 있다. 이 장치에서는 주변회로 영역부(PCR)가 셀 어레이 영역부(CAR) 아래에 배치될 수 있다. 상기 주변회로 영역부(PCR)은 기판(1)과, 소자분리막(2)에 의해 한정된 활성 영역 상에 배치되는 비메모리 게이트 패턴들(NG1)을 포함할 수 있다. 상기 비메모리 게이트 패턴들(NG1)은 도 1a 및 1b를 참조하여 설명한 바와 같이, 오믹층을 포함한다. 또한 상기 주변 회로 영역부(PCR)은 제 1 내지 제 3 층간절연막들(DL1, DL2, DL3)과 배선들(C3)을 포함할 수 있다.
상기 주변 회로 영역부(PCR)의 제 3 층간절연막(DL3) 상에 반도체 패턴(AP1)이 배치된다. 그리고 상기 반도체 패턴(AP1)으로 부터 복수개의 활성 기둥들(AP2)이 돌출된다. 상기 활성 기둥들(AP2)의 측면에는 아래부터 위로 하부 선택 라인(LSL), 워드라인들(WL1, WL2, WL3, WL4) 및 상부 선택 라인(USL)이 적층되어 배치된다. 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL)은 일방향으로 연장되어 이웃하는 상기 활성 기둥들(AP2)에 인접하도록 배치될 수 있다.하나의 평면상에서 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL)은 서로 평행하도록 분리될 수 있다. 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL)은 동일한 물질로 형성될 수 있다. 예를 들면, 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL)은 불순물이 도핑된 폴리실리콘 또는 금속막으로 형성될 수 있다. 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL)은 금속실리사이드막과 같은 오믹막을 포함하지 않는다.
상기 라인들(LSL, WL1, WL2, WL3, WL4, USL) 사이에는 게이트 층간절연막들(DL5)이 개재된다. 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL)과 상기 활성 기둥(AP2) 사이에는 게이트 절연막(10)이 개재된다. 상기 게이트 절연막(10)은 도 1b를 참조하여 설명한 바와 같이, 터널 절연막, 정보 저장 패턴 및 블로킹 절연막을 포함할 수 있다. 상기 게이트 절연막(10)은 연장되어 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL)과 상기 게이트 층간절연막들(DL5) 사이에 개재될 수 있다. 상기 활성 기둥(AP2) 하부의 상기 반도체 패턴(AP1)에는 제 1 불순물 주입 영역(IP1)이 배치될 수 있고, 상기 활성 기둥(AP2)의 상단에는 제 2 불순물 주입 영역(IP2)이 배치될 수 있다. 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL)의 단부들은 계단 형태를 이룰 수 있다. 상기 활성 기둥(AP2) 상단에는 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL)과 교차하는 비트라인(BL)이 배치될 수 있다. 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL, BL)은 제 4 층간절연막(DL4)으로 덮인다. 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL)은 상부 배선(C1)과 상부 컨택(C2)을 통해 주변회로 영역부(PCR)의 배선(C3)에 전기적으로 연결될 수 있다.
도 25의 비휘발성 메모리 장치는 먼저 상기 비메모리 게이트 패턴(NG1)을 포함하는 주변회로 영역부(PCR)를 먼저 형성한 후에, 그 위에 상기 라인들(LSL, WL1, WL2, WL3, WL4, USL)을 포함하는 셀 어레이 영역부(CAR)를 형성한다. 상기 셀 어레이 영역부(CAR)를 형성하는 과정은 대한민국 특허공개번호 10-2011-0068590(미국특허출원번호: 12/968,389) 등에서 설명되었으며, 설명의 간결함을 위해 여기에서 중복적으로 설명하지 않는다. 하지만, 상기 특허에 개시된 내용들은 본 발명에 포함된다.
<실시예 6>
도 26은 본 발명의 실시예 6에 따른 비휘발성 메모리 장치의 단면도이다.
도 26을 참조하면, 본 실시예에 따른 비휘발성 메모리 장치는 실시예 5와 유사하게 수직형 비휘발성 메모리 장치이다. 그러나, 본 비휘발성 메모리 장치에서는 주변회로 영역부(PCR)이 셀 어레이 영역부(CAR)와 동일한 평면 상에 위치하며 상기 셀 어레이 영역부(CAR)에 인접하거나 이를 감싸도록 배치될 수 있다. 그 외의 구성은 실시예 5와 동일/유사할 수 있다.
도 26의 비휘발성 메모리 장치는 상기 셀 어레이 영역부(CAR)를 형성한 후에, 상기 주변 회로 영역부(PCR)를 형성할 수 있다. 상기 셀 어레이 영역부(CAR)를 형성하는 과정은 대한민국 특허공개번호 10-2011-0087870(미국특허출원번호: 13/014,188) 등에서 설명되었으며, 설명의 간결함을 위해 여기에서 중복적으로 설명하지 않는다. 하지만, 상기 특허에 개시된 내용들은 본 발명에 포함된다.
도 27은 본 발명의 실시예들에 따른 수직형 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 27을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 28은 본 발명의 실시예들에 따른 수직형 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 28을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 29는 본 발명의 실시예들에 따른 수직형 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 29를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
2: 소자분리막
3a, 3b, 23, 23a, 23b: 절연막
4: 전하트랩막
5a, 5b: 부유 게이트
7, 27, 27a, 27b: 블로킹 절연막
9a, 9b: 도전막
10: 게이트 절연막
13, 53: 스페이서
25, 25a, 25b; 하부 도전막
29, 29a, 29b: 중간 도전막
35, 35b: 금속막
37; 오믹층
39, 39a, 39b: 확산 방지막
41, 41a, 41b: 저항막
43, 43a, 43b: 상부 도전막
45a, 45b: 캐핑막 패턴
MG1.MG2,M3: 메모리 게이트 패턴
NG1, Ng2, NG3, NG4: 비메모리 게이트 패턴
2: 소자분리막
3a, 3b, 23, 23a, 23b: 절연막
4: 전하트랩막
5a, 5b: 부유 게이트
7, 27, 27a, 27b: 블로킹 절연막
9a, 9b: 도전막
10: 게이트 절연막
13, 53: 스페이서
25, 25a, 25b; 하부 도전막
29, 29a, 29b: 중간 도전막
35, 35b: 금속막
37; 오믹층
39, 39a, 39b: 확산 방지막
41, 41a, 41b: 저항막
43, 43a, 43b: 상부 도전막
45a, 45b: 캐핑막 패턴
MG1.MG2,M3: 메모리 게이트 패턴
NG1, Ng2, NG3, NG4: 비메모리 게이트 패턴
Claims (27)
- 기판; 및
상기 기판 상에 배치되며 서로 이격되는 메모리 게이트 패턴과 비(非)메모리 게이트 패턴을 포함하며,
상기 비메모리 게이트 패턴은 오믹층을 포함하며,
상기 메모리 게이트 패턴은 오믹층을 포함하지 않는 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 오믹층은 금속 실리사이드막인 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 메모리 게이트 패턴은 서로 차례로 인접한 터널 절연막, 정보 저장 패턴, 제 1 블로킹 절연막 및 제어게이트 패턴을 포함하며,
상기 제어 게이트 패턴은 상기 오믹층을 포함하지 않는 비휘발성 메모리 장치. - 제 3 항에 있어서,
상기 정보 저장 패턴은 부유 게이트 패턴 또는 전하 트랩막인 비휘발성 메모리 장치. - 제 3 항에 있어서,
상기 비휘발성 메모리 장치는 낸드형 플래쉬 메모리 장치이며,
상기 제어 게이트 패턴은 연장되어 워드라인을 구성하며,
상기 비메모리 게이트 패턴은 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 게이트 패턴에 대응되는 비휘발성 메모리 장치. - 제 3 항에 있어서,
상기 제어 게이트는 차례로 적층된 제 1 하부 도전 패턴, 저항막 패턴, 제 1 확산방지막 패턴 및 제 1 상부 도전 패턴을 포함하되,
상기 저항막 패턴은 상기 오믹층 보다 높은 전기저항을 가지는 비휘발성 메모리 장치. - 제 6 항에 있어서,
상기 저항막 패턴은 금속 실리콘 질화물인 비휘발성 메모리 장치. - 제 3 항에 있어서,
상기 비메모리 게이트 패턴은 차례로 적층된 제 2 하부 도전 패턴, 상기 오믹층, 제 2 확산방지막 패턴 및 제 2 상부 도전 패턴을 포함하며,
상기 정보 저장 패턴과 상기 제 2 하부 도전 패턴은 동일한 폴리실리콘막으로 이루어지는 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 메모리 게이트 패턴은 차례로 적층된 제 1 하부 도전 패턴, 제 1 블로킹 절연막, 제 1 중간 도전 패턴, 제 1 확산방지막 패턴 및 제 1 상부 도전 패턴을 포함하며,
상기 비메모리 게이트 패턴은 차례로 적층된 제 2 하부 도전 패턴, 제 2 블로킹 절연막 및 제 2 중간 도전 패턴, 상기 제 2 중간 도전 패턴과 상기 제 2 블로킹 절연막을 관통하여 상기 제 2 하부 도전 패턴에 인접하는 제 2 확산방지막 패턴, 상기 제 2 확산 방지막 패턴 상의 제 2 상부 도전 패턴, 및 상기 제 2 확산 방지막 패턴과 상기 제 2 하부 도전 패턴 사이 그리고 상기 제 2 확산 방지막 패턴과 상기 제 2 중간 도전 패턴 사이에 개재되는 상기 오믹층을 포함하는 비휘발성 메모리 장치. - 제 9 항에 있어서,
상기 오믹층은 상기 제 2 중간 도전 패턴의 측벽을 덮되, 상기 제 2 중간 도전 패턴의 상부면을 노출시키며,
상기 메모리 게이트 패턴은 상기 제 1 확산 방지막 패턴과 상기 제 1 중간 도전 패턴 사이에 개재되는 제 1 저항막 패턴을 더 포함하며,
상기 비메모리 게이트 패턴은 상기 제 2 확산 방지막 패턴과 상기 제 2 중간 도전 패턴의 상부면 사이에 개재되는 제 2 저항막 패턴을 더 포함하는 비휘발성 메모리 장치. - 제 10 항에 있어서,
상기 비메모리 게이트 패턴은 상기 오믹층과 상기 제 2 확산 방지막 패턴 사이에 개재되는 금속막을 더 포함하는 비휘발성 메모리 장치. - 제 10 항에 있어서,
상기 제 2 블로킹 절연막의 측면은 상기 제 2 저항막 패턴의 측면 보다 측면으로 더 돌출되는 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 기판으로부터 돌출된 활성 기둥을 더 포함하며,
상기 메모리 게이트 패턴은 상기 활성 기둥의 측면에 인접하도록 배치되는 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 기판 상에 기판과 이격되도록 배치되는 반도체 패턴; 및
상기 반도체 패턴으로부터 돌출된 활성 기둥을 더 포함하며,
상기 메모리 게이트 패턴은 상기 활성 기둥의 측면에 인접하도록 배치되며,
상기 비메모리 게이트 패턴은 상기 반도체 패턴 하부에 배치되는 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 기판은 셀 어레이 영역과 주변회로 영역을 포함하며,
상기 메모리 게이트 패턴은 상기 셀 어레이 영역에 배치되며,
상기 비메모리 게이트 패턴은 상기 주변회로 영역에 배치되는 비휘발성 메모리 장치. - 기판 상에 차례로 적층된 제 1 절연막, 제 1 도전 패턴, 제 2 절연막 및 제 2 도전 패턴;
상기 제 2 도전 패턴과 상기 제 2 블로킹 절연막을 관통하여 상기 제 1 도전 패턴에 인접하는 확산방지막 패턴;
상기 제 2 도전 패턴의 측면과 상기 확산 방지막 패턴 사이 그리고 상기 제 1 도전 패턴과 상기 확산 방지막 패턴 사이에 개재되는 오믹층; 및
상기 제 2 도전 패턴의 상부면과 상기 확산 방지막 패턴 사이에 개재되는 저항막 패턴을 포함하는 반도체 장치. - 제 16 항에 있어서,
상기 저항막 패턴은 상기 오믹층 보다 높은 전기저항을 가지는 반도체 장치. - 제 17 항에 있어서,
상기 저항막 패턴은 금속 실리콘 질화물인 반도체 장치. - 제 16 항에 있어서,
상기 제 2 절연막의 측면은 상기 저항막 패턴의 측면 보다 측면으로 더 돌출되는 반도체 장치. - 제 16 항에 있어서,
상기 오믹층과 상기 확산 방지막 패턴 사이에 개재되는 금속막을 더 포함하는 반도체 장치. - 메모리 영역과 비메모리 영역을 포함하는 기판 상에 제 1 절연막, 제 1 도전막, 제 2 절연막 및 제 2 도전막을 차례로 적층하는 단계;
상기 비메모리 영역에서 상기 제 2 도전막과 상기 제 2 절연막을 일부 제거하여 상기 제 1 도전막을 노출시키는 버팅 영역을 형성하는 단계;
적어도 상기 버팅 영역 안에 노출된 상기 제 2 도전막의 측벽과 상기 제 1 도전막 상에 오믹층을 형성하는 단계;
상기 제 2 도전막 상에 확산방지막과 제 3 도전막을 차례로 형성하는 단계; 및
상기 메모리 영역과 상기 비메모리 영역에서 각각 상기 제 3 도전막, 상기 확산 방지막, 상기 제 2 도전막, 상기 제 2 절연막, 상기 제 1 도전막 및 상기 제 1 절연막을 차례로 패터닝하여 메모리 게이트 패턴과 비메모리 게이트 패턴을 형성하는 단계를 포함하며,
상기 비메모리 게이트 패턴은 상기 금속 실리사이드막을 포함하는 비휘발성 메모리 장치의 제조 방법. - 제 21 항에 있어서,
상기 오믹층은 상기 버팅 영역 밖의 상기 제 2 도전막 상으로 연장하도록 형성되며,
상기 제 2 도전막 상의 상기 오믹층을 제거하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법. - 제 21 항에 있어서,
상기 버팅 영역을 형성하기 전에, 적어도 상기 메모리 영역의 상기 제 2 도전막 상에 제 3 절연막을 형성하는 단계와,
상기 오믹층을 형성한 후에, 상기 제 3 절연막을 제거하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법. - 제 23 항에 있어서,
상기 제 3 절연막은 상기 비메모리 영역의 상기 제 2 도전막 상에도 형성되며,
상기 버팅 영역을 형성할 때, 상기 제 3 절연막도 패터닝되며,
상기 오믹층은 상기 제 3 절연막 상에는 형성되지 않는 비휘발성 메모리 장치의 제조 방법. - 제 23 항에 있어서,
상기 오믹층을 형성하는 단계는 상기 제 3 절연막 상에 금속막을 형성하고 열처리하는 단계를 포함하며,
상기 방법은 적어도 상기 메모리 영역 상에서 상기 오믹층으로 변하지 않은 상기 금속막을 제거하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법. - 제 21 항에 있어서,
상기 확산방지막을 형성하는 단계는 상기 제 2 도전막과 상기 확산 방지막 사이의 계면에 저항막을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법. - 셀 어레이 영역과 주변회로 영역을 포함하는 기판을 준비하는 단계;
상기 셀 어레이 영역의 상기 기판 상에, 오믹층을 포함하지 않는 메모리 게이트 패턴을 형성하는 단계; 및
상기 주변회로 영역의 상기 기판 상에, 오믹층을 포함하는 비메모리 게이트 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
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| KR1020120021672A KR20130100459A (ko) | 2012-03-02 | 2012-03-02 | 비휘발성 메모리 장치 및 그 제조 방법 |
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