JP2019220612A - 半導体記憶装置 - Google Patents
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Abstract
【課題】テラスの位置を検出可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置1は、X方向及びY方向に沿って拡がる第1部材10と、前記第1部材10から見てZ方向側に設けられた積層体20と、Z方向に延び前記積層体20を貫く半導体部材31と、電荷蓄積部材32と、前記第1部材10内に設けられ、前記第1部材のZ方向側の表面において露出した第2部材41と、を備える。前記積層体20においては、X方向に延びる複数の導電膜22が、Y方向及びZ方向に沿って相互に離隔して配列されている。前記積層体20におけるX方向の端部20dの形状は、前記導電膜22毎にテラスTが形成された階段状である。前記第2部材41は、前記第1部材10の材料とは異なる材料からなる。前記第2部材41は、前記積層体20のX方向側の端縁20aの全長に対向する領域に配置され、前記積層体のY方向側の外側の領域には配置されていない。【選択図】図4
Description
実施形態は、半導体記憶装置に関する。
近年、電極膜を積層させた積層型の半導体記憶装置が提案されている。このような半導体記憶装置においては、各電極膜にコンタクトを接続するために、電極膜を積層させた積層体の端部が、電極膜毎にテラスが形成された階段状に加工される。しかしながら、加工後のテラスの位置は設計位置からずれる場合がある。
実施形態の目的は、テラスの位置を検出可能な半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、第1方向及び第2方向に沿って拡がる第1部材と、前記第1部材から見て第3方向側に設けられた積層体と、前記第3方向に延び前記積層体を貫く半導体部材と、電荷蓄積部材と、前記第1部材内に設けられ、前記第1部材の材料とは異なる材料からなる第2部材と、を備える。前記第2方向は前記第1方向に対して交差する。前記第3方向は前記第1方向及び前記第2方向に対して交差する。前記積層体においては、前記第1方向に延びる複数の導電膜が、前記第2方向及び前記第3方向に沿って相互に離隔して配列されている。前記電荷蓄積部材は、前記複数の導電膜のうちの一つと前記半導体部材との間に設けられている。前記積層体における前記第1方向の端部の形状は、前記導電膜毎にテラスが形成された階段状である。前記第2部材は、前記積層体における前記第1方向の端部よりも外側で前記第1部材の前記第3方向側の表面に露出している。前記第2部材は、前記積層体の前記第1方向側の端縁の全長に対向する領域に配置され、前記積層体の前記第2方向側の外側の領域には配置されていない。
(第1の実施形態)
以下、第1の実施形態について説明する。
図1は、本実施形態に係る半導体記憶装置を示す平面図である。
図2は、図1の領域Aを示す平面図である。
図3は、図2に示すB−B’線による断面図である。
図4は、本実施形態に係る半導体記憶装置を示す斜視図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のNANDフラッシュメモリである。
以下、第1の実施形態について説明する。
図1は、本実施形態に係る半導体記憶装置を示す平面図である。
図2は、図1の領域Aを示す平面図である。
図3は、図2に示すB−B’線による断面図である。
図4は、本実施形態に係る半導体記憶装置を示す斜視図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のNANDフラッシュメモリである。
図1に示すように、本実施形態に係る半導体記憶装置1においては、シリコン基板10が設けられている。シリコン基板10は、例えば、単結晶のシリコン(Si)により形成されている。シリコン基板10上には、積層体20が設けられている。
以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。シリコン基板10の上面10aに対して平行で、且つ、相互に直交する2方向を「X方向」及び「Y方向」とする。シリコン基板10は、X方向及びY方向に沿って拡がる板状の半導体部材である。また、上面10aに対して直交する方向を「Z方向」とする。Z方向のうち、シリコン基板10から積層体20に向かう方向を「上」ともいい、その反対方向を「下」ともいうが、この表現も便宜的なものである。
Z方向から見て、積層体20の形状は矩形であり、その一対の端縁20aは積層体20のX方向側の端縁でありY方向に延びる。他の一対の端縁20bは積層体20のY方向側の端縁でありX方向に延びる。積層体20においては、中央部20cが設けられており、中央部20cの周囲には端部20dが設けられている。
積層体20から見て、X方向両側には周辺回路領域51が設定されている。周辺回路領域51には周辺回路(図示せず)が形成されている。また、積層体20から見て、Y方向の片側にはセンスアンプ領域52が設定されている。センスアンプ領域52にはセンスアンプ(図示せず)が形成されている。
そして、Z方向から見て、積層体20と周辺回路領域51との間、すなわち、積層体20のX方向両側には、マーク部材41が設けられている。マーク部材41はY方向に沿って連続的に延び、積層体20の端縁20aの全長に対向する領域に配置されている。一方、マーク部材41は、積層体20のY方向側の外側の領域には設けられていない。
図3及び図4に示すように、マーク部材41は、シリコン基板10の上層部分に埋め込まれており、積層体20におけるX方向側の端部20dよりも外側でシリコン基板10の上面10aにおいて露出している。また、マーク部材41はシリコン基板10を貫通していない。マーク部材41は、シリコン基板10の材料、すなわち、シリコンとは異なる材料からなり、例えば、シリコン酸化物(SiO)からなる。積層体20とマーク部材41との距離は、例えば、10μm以下である。
図2及び図3に示すように、積層体20においては、例えばシリコン酸化物からなる絶縁膜21と、例えばタングステン(W)からなる電極膜22が、Z方向に沿って交互に積層されている。積層体20の端部20dの形状は、電極膜22毎にテラスTが形成された階段状である。
積層体20内には、XZ平面に沿って拡がる板状部材24が設けられている。板状部材24においては、例えばタングステン又はポリシリコン等の導電性材料からなる導電板25と、例えばシリコン酸化物等の絶縁性材料からなる絶縁板26が設けられている。絶縁板26は導電板25のX方向両側及びY方向両側に配置されており、Z方向から見て、導電板25を囲んでいる。このため、導電板25は絶縁板26によって電極膜22から絶縁されている。導電板25の下端はシリコン基板10に接している。
電極膜22は板状部材24によってY方向に沿って分断されている。このため、各電極膜22の形状は、絶縁膜21及び板状部材24によって区画されたX方向に延びる帯状である。積層体20に含まれる複数の電極膜22は、Y方向及びZ方向に沿って相互に離隔したマトリクス状に配列されている。
積層体20の中央部20c内には、例えばシリコン酸化物からなる絶縁部材28が設けられている。絶縁部材28の形状はX方向に延びる帯状である。絶縁部材28は最上層から1又は複数の電極膜22を分断している。絶縁部材28は、例えば、Y方向において隣り合う2つの絶縁部材24の中間に配置されている。
積層体20の中央部20c内には、半導体部材としてのシリコンピラー31が設けられている。シリコンピラー31は例えばポリシリコンからなり、Z方向に延び、積層体20の中央部20cを貫いている。すなわち、シリコンピラー31はZ方向に沿って配列された複数の電極膜22を貫いており、シリコンピラー31の下端はシリコン基板10に接続されている。シリコンピラー31の内部には、例えばシリコン酸化物からなるコア部材(図示せず)が設けられていてもよい。
シリコンピラー31の周囲には、電荷蓄積膜32が設けられている。電荷蓄積膜32は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物(SiN)からなる。電荷蓄積膜32の形状は、例えば、軸方向がZ方向である筒状である。このため、電荷蓄積膜32の一部は、電極膜22とシリコンピラー31との間に配置されている。
シリコンピラー31と電荷蓄積膜32との間には、トンネル絶縁膜(図示せず)が設けられている。トンネル絶縁膜は、通常は絶縁性であるが、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたONO膜である。
電荷蓄積膜32と電極膜22との間には、ブロック絶縁膜(図示せず)が設けられている。ブロック絶縁膜は、半導体記憶装置1の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜においては、例えば、シリコン酸化層とアルミニウム酸化層が積層されている。
シリコン基板10上には、例えばシリコン酸化物からなる層間絶縁膜55が設けられている。層間絶縁膜55は積層体20も覆っている。層間絶縁膜55内には、コンタクト56が設けられている。コンタクト56はZ方向に延び、その下端はテラスTにおいて電極膜22に接続されている。
層間絶縁膜55内であって、積層体20上には、Y方向に延びるビット線57が設けられている。ビット線57はプラグ58を介して、シリコンピラー31の上端に接続されている。なお、図1、図2及び図4においては、層間絶縁膜55、ビット線57及びプラグ58は、図示を省略されている。
次に、本実施形態に係る半導体記憶装置1の製造方法について説明する。
図5は、本実施形態に係る半導体記憶装置の製造方法を示す斜視図である。
図5は、本実施形態に係る半導体記憶装置の製造方法を示す斜視図である。
先ず、図1に示すように、シリコン基板10において、周辺回路領域51に形成される周辺回路のうち、シリコン基板10内に配置される構造体を形成すると共に、センスアンプ領域52に形成されるセンスアンプのうち、シリコン基板10内に配置される構造体を形成する。このとき、周辺回路領域51内及びセンスアンプ領域52内にSTI(Shallow Trench Isolation:素子分離絶縁膜)を形成する工程を利用して、積層体20が形成される予定の領域に対してX方向両側の外側に、Y方向に延びるマーク部材41を形成する。次に、周辺回路のうち、シリコン基板10上に配置される構造体を形成すると共に、センスアンプのうち、シリコン基板10上に配置される構造体を形成する。
次に、図5に示すように、例えばシリコン酸化物からなる絶縁膜21と、例えばシリコン窒化物からなる犠牲膜61とを交互に積層して、シリコン基板10上に積層膜20eを形成する。
次に、積層膜20e上にレジストパターン(図示せず)を形成する。このレジストパターンは、積層体20を形成する予定の領域に配置する。Z方向から見て、このレジストパターンの形状は矩形とする。次に、このレジストパターンをマスクとしてRIE(Reactive Ion Etching:反応性イオンエッチング)等の異方性エッチングを施すことにより、最上層の犠牲膜61と最上層の絶縁膜21を選択的に除去する。
次に、例えばアッシングを行い、レジストパターンをスリミングする。次に、スリミングされたレジストパターンをマスクとしてRIEを施すことにより、レジストパターンに覆われていない領域において、1枚の犠牲膜61と1枚の絶縁膜21を除去する。以後同様に、レジストパターンのスリミングとレジストパターンをマスクとしたRIEを繰り返すことにより、積層膜20eを選択的に除去する。最下層の犠牲膜61及び最下層の絶縁膜21が選択的に除去されると、端部20dが階段状に加工された積層体20が形成される。
このとき、積層膜20eが除去されたあとの領域に、マーク部材41が露出する。そして、マーク部材41を基準とすることにより、積層体20におけるX方向側の端縁20aの位置を、Y方向における位置毎に検出する。具体的には、Y方向における位置yi毎に、マーク部材41と端縁20aとの距離D(yi)を測定することにより、XY平面における端縁20aの形状を検出することができる。これと同様に、積層体20の各層に形成された段差との距離を測定することにより、各テラスTの位置を計測することができる。積層体20のX方向側の端縁20aから、例えば、10μm以下の範囲にマーク部材41を配置することで、特に精度よく各テラスTの位置を計測することができる。
次に、図2及び図3に示すように、例えばシリコン酸化物を堆積させて、層間絶縁膜55の下部を形成する。次に、CMP(Chemical Mechanical Polishing:化学的機械的研磨)を施して、積層体20の上面を露出させる。次に、積層体20の中央部20cに、Z方向に延びるメモリホールMHを形成する。メモリホールMHは積層体20を貫通させて、シリコン基板10まで到達させる。次に、メモリホールMHの内面上に、ブロック絶縁膜(図示せず)、電荷蓄積膜32、トンネル絶縁膜(図示せず)、シリコンピラー31を形成する。シリコンピラー31はシリコン基板10に接続させる。シリコンピラー31内にコア部材を形成してもよい。次に、積層体20の中央部20cの上部に、X方向に延びる絶縁部材28を形成する。
次に、層間絶縁膜55及び積層体20に、XZ平面に沿って拡がるスリットSTを形成する。スリットSTには、積層体20を、X方向及びZ方向において貫通させる。これにより、積層体20はY方向に沿って複数の部分に分断される。スリットSTには、層間絶縁膜55をZ方向において貫通させるが、X方向においては貫通させない。本実施形態においては、スリットSTはマーク部材41の直上域までは到達させない。
次に、スリットSTを介して、積層体20から犠牲膜61を除去する。例えば、犠牲膜61をシリコン窒化物により形成した場合は、熱リン酸を用いたウェットエッチングを施す。次に、犠牲膜61が除去された後のスペースにタングステン等の導電性材料を埋め込むことにより、電極膜22を形成する。このようにして、犠牲膜61が電極膜22に置換される。
次に、スリットST内に堆積されたタングステン等の導電性材料を除去する。次に、シリコン酸化物等の絶縁性材料を堆積させて、スリットSTの底面上から除去する。これにより、スリットSTの内側面上に絶縁板26が形成される。次に、タングステン又はポリシリコン等の導電性材料を堆積させることにより、スリットST内に導電板25を形成する。導電板25はシリコン基板10に接続され、電極膜22からは絶縁板26によって絶縁される。
次に、プラグ58及びビット線57を形成すると共に、層間絶縁膜55の上部を形成する。次に、層間絶縁膜55内にZ方向に延びるコンタクト56を形成する。コンタクト56の下端はテラスTにおいて電極膜22に接続される。このようにして、本実施形態に係る半導体記憶装置1が製造される。
次に、本実施形態の作用及び効果について説明する。
図1〜図5に示すように、本実施形態においては、シリコン基板10内に、シリコン基板10の上面10aにおいて露出するように、マーク部材41を形成している。これにより、積層体20の端部20dを階段状に加工したときに、マーク部材41が露出する。また、マーク部材41の材料を、シリコン基板10の材料とは異なる材料としている。これにより、SEM(Scanning Electron Microscope:走査型電子顕微鏡)等の観察手段により、シリコン基板10の上面10aにおいてマーク部材41を識別することができる。この結果、マーク部材41を基準として、積層体20におけるX方向側の端縁20aの位置を計測することができ、テラスTの位置を計測することができる。マーク部材41は、端縁20aの全長に対向する領域に配置しているため、積層体20のY方向全長にわたって、テラスTの位置を計測することができる。
図1〜図5に示すように、本実施形態においては、シリコン基板10内に、シリコン基板10の上面10aにおいて露出するように、マーク部材41を形成している。これにより、積層体20の端部20dを階段状に加工したときに、マーク部材41が露出する。また、マーク部材41の材料を、シリコン基板10の材料とは異なる材料としている。これにより、SEM(Scanning Electron Microscope:走査型電子顕微鏡)等の観察手段により、シリコン基板10の上面10aにおいてマーク部材41を識別することができる。この結果、マーク部材41を基準として、積層体20におけるX方向側の端縁20aの位置を計測することができ、テラスTの位置を計測することができる。マーク部材41は、端縁20aの全長に対向する領域に配置しているため、積層体20のY方向全長にわたって、テラスTの位置を計測することができる。
また、本実施形態においては、周辺回路領域51内及びセンスアンプ領域52内にSTIを形成する工程を利用して、マーク部材41を形成しているため、マーク部材41を形成するための専用の工程が不要である。このため、マーク部材41を形成することによる製造コストの増加を抑制することができる。
さらに、本実施形態において、マーク部材41は積層体20のY方向側には設けられない。これにより、積層体20のY方向側にセンスアンプ領域52を近づけて配置することができるため、半導体記憶装置1の小型化を図ることができる。なお、ウェル等の不純物拡散領域をマーク部材41の下方まで形成すれば、マーク部材41のX方向両側間で電気的な導通を確保することができる。
(第1の実施形態の第1の変形例)
次に、第1の実施形態の第1の変形例について説明する。
図6は、本変形例に係る半導体記憶装置を示す平面図である。
図7は、本変形例に係る半導体記憶装置を示す斜視図である。
次に、第1の実施形態の第1の変形例について説明する。
図6は、本変形例に係る半導体記憶装置を示す平面図である。
図7は、本変形例に係る半導体記憶装置を示す斜視図である。
図6及び図7に示すように、本変形例に係る半導体記憶装置1aは、前述の第1の実施形態に係る半導体記憶装置1(図1〜図4参照)と比較して、マーク部材41がY方向に沿って断続的に配列されている点が異なっている。すなわち、マーク部材41には分断部41aが形成されている。
本変形例によれば、マーク部材41が断続的に配置されているため、ウェル等の不純物拡散領域をマーク部材41の下方まで形成しなくても、マーク部材41の分断部41aを介して、マーク部材41のX方向両側間で電気的な導通を確保することができる。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第1の実施形態と同様である。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第1の実施形態と同様である。
(第1の実施形態の第2の変形例)
次に、第1の実施形態の第2の変形例について説明する。
図8は、本変形例に係る半導体記憶装置を示す断面図である。
次に、第1の実施形態の第2の変形例について説明する。
図8は、本変形例に係る半導体記憶装置を示す断面図である。
図8に示すように、本変形例に係る半導体記憶装置1bにおいては、シリコン基板10上に、例えばシリコン酸化物からなる絶縁膜11が設けられている。絶縁膜11上には、例えばポリシリコン等の導電性材料からなるバックゲート電極12が設けられている。そして、マーク部材41は、バックゲート電極12の上層部分に形成されている。
バックゲート電極12内には、例えばポリシリコンからなるコネクタ部材33が設けられている。シリコンピラー31はシリコン基板10には到達しておらず、Y方向において隣り合うシリコンピラー31の下端同士が、バックゲート電極12内でコネクタ部材33を介して接続されている。この結果、2本のシリコンピラー31と1つのコネクタ部材33により、U字形の半導体部材34が一体的に形成されている。そして、この半導体部材34の周囲に、トンネル絶縁膜(図示せず)、電荷蓄積膜32及びブロック絶縁膜(図示せず)が積層されたメモリ膜が設けられている。これにより、半導体部材34は、メモリ膜によって、バックゲート電極12及び電極膜22から絶縁されている。
半導体部材34を構成する2本のシリコンピラー31のうちの1本は、プラグ58を介して、ビット線57に接続されており、他の1本は、プラグ60を介してソース線59に接続されている。例えば、ビット線57はY方向に延び、ソース線59はX方向に延びている。
本変形例によれば、ビット線57に加えてソース線59も積層体20の上方に配置することができるため、半導体記憶装置1bの製造が容易になる。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第1の実施形態と同様である。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第1の実施形態と同様である。
なお、バックゲート電極12におけるマーク部材41の両側に配置された部分間で導通をとる必要がなければ、マーク部材41はZ方向においてバックゲート電極12を貫通していてもよい。また、バックゲート電極12におけるマーク部材41の両側に配置された部分間でより確実に導通をとるためには、前述の第1の変形例のように、マーク部材41を断続的に配置してもよい。
(第1の実施形態の第3の変形例)
次に、第1の実施形態の第3の変形例について説明する。
図9は、本変形例に係る半導体記憶装置を示す断面図である。
次に、第1の実施形態の第3の変形例について説明する。
図9は、本変形例に係る半導体記憶装置を示す断面図である。
図9に示すように、本変形例に係る半導体記憶装置1cにおいては、シリコン基板10上に、例えばシリコン酸化物からなる層間絶縁膜13が設けられている。シリコン基板10の上層部分及び層間絶縁膜13内には、周辺回路14が形成されている。周辺回路14においては、例えば、STI15によって区画された領域内に、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属酸化物半導体電界効果トランジスタ)16が形成されている。また、層間絶縁膜13内には、コンタクト17及び配線18が設けられている。周辺回路14においては、上記以外の回路要素が設けられていてもよい。
層間絶縁膜13上には、例えばタングステン又はポリシリコン等の導電性材料からなる埋込ソース線19が設けられている。そして、マーク部材41は、埋込ソース線19の上層部分に形成されている。なお、埋込ソース線19がタングステンからなり、マーク部材41がシリコン酸化物からなる場合は、埋込ソース線19とマーク部材41との間に、例えばチタン窒化物(TiN)等からなるバリアメタル層41bが設けられている。
本変形例によれば、シリコン基板10と積層体20の間に周辺回路14を設けることにより、周辺回路領域51又はセンスアンプ領域52の面積を低減し、半導体記憶装置1cの小型化を図ることができる。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第1の実施形態と同様である。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第1の実施形態と同様である。
なお、マーク部材41は、Z方向において埋込ソース線19を貫通していてもよい。この場合、マーク部材41は、積層体20の上方から積層体20及び埋込ソース線19を貫通して周辺回路14の配線18に到達する貫通ビア(図示せず)を形成する際に、埋込ソース線19に設ける絶縁部材(図示せず)と同じ工程で形成してもよい。
(第2の実施形態)
次に、第2の実施形態について説明する。
図10は、本実施形態に係る半導体記憶装置を示す平面図である。
図11は、図10に示すC−C’線による断面図である。
図12は、図10に示すD−D’線による断面図である。
次に、第2の実施形態について説明する。
図10は、本実施形態に係る半導体記憶装置を示す平面図である。
図11は、図10に示すC−C’線による断面図である。
図12は、図10に示すD−D’線による断面図である。
図10に示すように、本実施形態に係る半導体記憶装置2においては、前述の第1の実施形態に係る半導体記憶装置1(図1〜図4参照)の構成に加えて、板状部材29が設けられている。
板状部材29は板状部材24のX方向に沿った延長線上であって、マーク部材41に介挿されるような位置に配置されている。板状部材29はZ方向において層間絶縁膜55を貫通し、シリコン基板10に接している。板状部材29の下面には突出部29aが形成されている。突出部29aはシリコン基板10内に進入し、マーク部材41を分断している。すなわち、突出部29aは板状部材29の下端部であり、Y方向において隣り合う一対のマーク部材41間に配置されている。また、板状部材29における突出部29aを除く部分は、突出部29aの直上域及びそのX方向両側に配置されている。
板状部材29においては、導電板25が設けられており、Z方向から見て導電板25の周囲には絶縁板26が設けられている。後述するように、板状部材29の導電板25は板状部材24の導電板25と同じ工程により形成されたものであり、組成も実質的に同じである。板状部材29の絶縁板26は板状部材24の絶縁板26と同じ工程により形成されたものであり、組成も実質的に同じである。
次に、本実施形態に係る半導体記憶装置2の製造方法について説明する。
図13は、本実施形態に係る半導体記憶装置の製造方法を示す平面図である。
本実施形態に係る半導体記憶装置の製造方法において、積層体20にシリコンピラー31及び電荷蓄積膜32を形成するまでの工程は、前述の第1の実施形態と同様である。
図13は、本実施形態に係る半導体記憶装置の製造方法を示す平面図である。
本実施形態に係る半導体記憶装置の製造方法において、積層体20にシリコンピラー31及び電荷蓄積膜32を形成するまでの工程は、前述の第1の実施形態と同様である。
すなわち、先ず、図5に示すように、シリコン基板10の上層部分にマーク部材41を形成する。次に、例えばシリコン酸化物からなる絶縁膜21と、例えばシリコン窒化物からなる犠牲膜61とを交互に積層して、シリコン基板10上に積層膜20eを形成する。次に、積層膜20e上における積層体20を形成する予定の領域に、レジストパターン(図示せず)を形成する。次に、レジストパターンのスリミングとレジストパターンをマスクとしたRIEを繰り返すことにより、積層膜20eの端部20dを階段状に加工し、積層体20を形成する。
このとき、シリコン基板10の上面10aにおいてマーク部材41が露出するため、マーク部材41を基準として、積層体20におけるX方向側の端縁20aの位置を、Y方向における位置毎に検出する。これと同様に、マーク部材41を基準として、各テラスTの位置をY方向における位置毎に計測する。
次に、例えばシリコン酸化物を堆積させて、層間絶縁膜55(図11及び図12参照)の下部を形成する。次に、CMPを施して、積層体20の上面を露出させる。
次に、図13に示すように、積層体20の中央部20cに、Z方向に延びるメモリホールMHを形成し、メモリホールMHの内面上に、ブロック絶縁膜(図示せず)、電荷蓄積膜32、トンネル絶縁膜(図示せず)、シリコンピラー31を形成する。次に、積層体20の中央部20cの上部に、X方向に延びる絶縁部材28を形成する。
次に、図13に示すように、積層体20の中央部20cに、Z方向に延びるメモリホールMHを形成し、メモリホールMHの内面上に、ブロック絶縁膜(図示せず)、電荷蓄積膜32、トンネル絶縁膜(図示せず)、シリコンピラー31を形成する。次に、積層体20の中央部20cの上部に、X方向に延びる絶縁部材28を形成する。
以後の工程は、第1の実施形態とは異なる。
図13に示すように、シリコン酸化物(SiO)及びシリコン窒化物(SiN)に対するRIEを施すことにより、層間絶縁膜55及び積層体20に、X方向及びZ方向に延びるスリットSTを形成すると共に、開口部62を形成する。スリットSTと開口部62は1枚のマスクにより形成し、開口部62はスリットSTのX方向に沿った延長線上であって、マーク部材41を跨ぐ位置に配置する。
図13に示すように、シリコン酸化物(SiO)及びシリコン窒化物(SiN)に対するRIEを施すことにより、層間絶縁膜55及び積層体20に、X方向及びZ方向に延びるスリットSTを形成すると共に、開口部62を形成する。スリットSTと開口部62は1枚のマスクにより形成し、開口部62はスリットSTのX方向に沿った延長線上であって、マーク部材41を跨ぐ位置に配置する。
このとき、スリットSTと同様にZ方向に延びる開口部62は、層間絶縁膜55をZ方向に貫通する。これにより、スリットST及び開口部62の底面にはシリコン基板10が露出する。また、マーク部材41は層間絶縁膜55と同様にシリコン酸化物により形成されているため、マーク部材41における開口部62の底面において露出した部分がエッチングされて除去され、凹部63が形成される。これにより、マーク部材41が凹部63によって分断される。凹部63のX方向両側の側面は、段差64となる。
そして、例えば高加速SEM等の観察手段により、開口部62を介して、段差64と開口部62におけるX方向側の側面との距離を計測する。具体的には、Y方向における位置yi毎に、凹部63から見てX方向両側の距離D1(yi)及びD2(yi)を測定する。これにより、凹部63を基準とした開口部62のX方向における位置が計測される。開口部62とスリットSTとは一定の位置関係にあるため、開口部62の位置を計測することにより、スリットSTの位置を計測することができる。
次に、図10に示すように、スリットSTを介して犠牲膜61を電極膜22に置換する。次に、絶縁性材料を堆積させて、スリットSTの底面上及び開口部62の底面上から除去することにより、スリットST及び開口部62の内面上に絶縁板26を形成する。次に、導電性材料を堆積させることにより、スリットST内及び開口部62内に導電板25を形成する。このようにして、スリットST内に板状部材24が形成されると共に、開口部62内に板状部材29が形成される。板状部材29は凹部63内にも配置され、図12に示すように、Y方向において隣り合う一対のマーク部材41間に配置された突出部29aとなる。
次に、プラグ58及びビット線57を形成すると共に、層間絶縁膜55の上部を形成する。次に、層間絶縁膜55内にZ方向に延びるコンタクト56を形成する。コンタクト56の下端はテラスTにおいて電極膜22に接続される。このとき、コンタクト56の位置は、板状部材24の位置を基準にして決定する。このようにして、本実施形態に係る半導体記憶装置2が製造される。
次に、本実施形態の作用及び効果について説明する。
本実施形態においては、図5に示すように、マーク部材41を基準として、積層体20の端縁20aの位置を計測すると共に、テラスTのX方向における位置を計測することができる。
本実施形態においては、図5に示すように、マーク部材41を基準として、積層体20の端縁20aの位置を計測すると共に、テラスTのX方向における位置を計測することができる。
一方、本実施形態においては、図13に示すように、マーク部材41と開口部62が重なる領域に凹部63が形成される。このため、凹部63の段差64と開口部62のX方向側の側面との距離D1(yi)及びD2(yi)を計測することにより、マーク部材41を基準とした開口部62の位置が計測され、これに基づいてスリットSTの位置が計測され、従って板状部材24の位置が計測される。そして、図10に示すように、板状部材24を基準として、コンタクト56のX方向における位置を決定する。
このようにして、マーク部材41を基準としてテラスTの位置を計測すると共に、マーク部材41を基準として板状部材24、29の位置が計測される。そして、板状部材24、29を基準としてコンタクト56の位置を決定することができるため、テラスTに対するコンタクト56の位置を精度良く決定することができる。
また、マーク部材41は、積層体20の端縁20aの全長に対向する領域に配置されているため、積層体20のY方向全長にわたって、テラスTに対するコンタクト56の位置を精度良く決定することができる。
本実施形態における上記以外の構成、製造方法、作用及び効果は、前述の第1の実施形態と同様である。
本実施形態における上記以外の構成、製造方法、作用及び効果は、前述の第1の実施形態と同様である。
(第2の実施形態の変形例)
次に、第2の実施形態の変形例について説明する。
図14は、本変形例に係る半導体記憶装置を示す平面図である。
図15は、図14に示すE−E’線による断面図である。
次に、第2の実施形態の変形例について説明する。
図14は、本変形例に係る半導体記憶装置を示す平面図である。
図15は、図14に示すE−E’線による断面図である。
図14及び図15に示すように、本変形例に係る半導体記憶装置2aは、前述の第2の実施形態に係る半導体記憶装置2(図10〜図12参照)と比較して、板状部材29が設けられておらず、板状部材24がマーク部材41を分断する位置まで延びている点が異なっている。換言すれば、本変形例においては、第2の実施形態における板状部材29と板状部材24が一体化している。板状部材24の下面には、突出部24aが形成されている。突出部24aはY方向において隣り合う一対のマーク部材41間に配置されている。
次に、本変形例に係る半導体記憶装置の製造方法について説明する。
図16は、本変形例に係る半導体記憶装置の製造方法を示す平面図である。
図16に示すように、本変形例においては、スリットSTを形成する際に、スリットSTをマーク部材41の直上域を越えてマーク部材41を跨ぐ位置まで延出させる。そして、凹部63における積層体20から遠い側の段差64と、スリットSTのX方向側の側面との距離D1(yi)を測定する。これにより、凹部63を基準としたスリットSTの位置を計測することができる。
図16は、本変形例に係る半導体記憶装置の製造方法を示す平面図である。
図16に示すように、本変形例においては、スリットSTを形成する際に、スリットSTをマーク部材41の直上域を越えてマーク部材41を跨ぐ位置まで延出させる。そして、凹部63における積層体20から遠い側の段差64と、スリットSTのX方向側の側面との距離D1(yi)を測定する。これにより、凹部63を基準としたスリットSTの位置を計測することができる。
その後、スリットST内に板状部材24を形成する。このとき、凹部63内に突出部24aが形成される。このようにして、本変形例に係る半導体記憶装置2aが製造される。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第2の実施形態と同様である。
本変形例における上記以外の構成、製造方法、作用及び効果は、前述の第2の実施形態と同様である。
以上説明した実施形態によれば、テラスの位置を検出可能な半導体記憶装置を実現することができる。
前述の各実施形態及びその変形例は、相互に組み合わせて実施することもできる。例えば、第2の実施形態において、第1の実施形態の第2の変形例のように、バックゲート電極12内にマーク部材41を設けてもよく、第3の変形例のように、シリコン基板10と積層体20との間に周辺回路14を配置して埋込ソース線19内にマーク部材41を形成してもよい。また、第2の実施形態においては、積層体20の端縁20aの一部に対向した領域のみに、マーク部材41を設けてもよい。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
1、1a、1b、1c、2、2a:半導体記憶装置
10:シリコン基板
10a:上面
11:絶縁膜
12:バックゲート電極
13:層間絶縁膜
14:周辺回路
15:STI
16:MOSFET
17:コンタクト
18:配線
19:埋込ソース線
20:積層体
20a、20b:端縁
20c:中央部
20d:端部
20e:積層膜
21:絶縁膜
22:電極膜
24:板状部材
24a:突出部
25:導電板
26:絶縁板
28:絶縁部材
29:板状部材
29a:突出部
31:シリコンピラー
32:電荷蓄積膜
33:コネクタ部材
34:半導体部材
41:マーク部材
41a:分断部
41b:バリアメタル層
51:周辺回路領域
52:センスアンプ領域
55:層間絶縁膜
56:コンタクト
57:ビット線
58:プラグ
59:ソース線
60:プラグ
61:犠牲膜
62:開口部
63:凹部
64:段差
D(yi)、D1(yi)、D2(yi):距離
MH:メモリホール
ST:スリット
T:テラス
yi:位置
10:シリコン基板
10a:上面
11:絶縁膜
12:バックゲート電極
13:層間絶縁膜
14:周辺回路
15:STI
16:MOSFET
17:コンタクト
18:配線
19:埋込ソース線
20:積層体
20a、20b:端縁
20c:中央部
20d:端部
20e:積層膜
21:絶縁膜
22:電極膜
24:板状部材
24a:突出部
25:導電板
26:絶縁板
28:絶縁部材
29:板状部材
29a:突出部
31:シリコンピラー
32:電荷蓄積膜
33:コネクタ部材
34:半導体部材
41:マーク部材
41a:分断部
41b:バリアメタル層
51:周辺回路領域
52:センスアンプ領域
55:層間絶縁膜
56:コンタクト
57:ビット線
58:プラグ
59:ソース線
60:プラグ
61:犠牲膜
62:開口部
63:凹部
64:段差
D(yi)、D1(yi)、D2(yi):距離
MH:メモリホール
ST:スリット
T:テラス
yi:位置
Claims (5)
- 第1方向、及び、前記第1方向に対して交差した第2方向に沿って拡がる第1部材と、
前記第1部材から見て、前記第1方向及び前記第2方向に対して交差した第3方向側に設けられ、前記第1方向に延びる複数の導電膜が、前記第2方向及び前記第3方向に沿って相互に離隔して配列され、前記第1方向の端部の形状が前記導電膜毎にテラスが形成された階段状である積層体と、
前記第3方向に延び、前記積層体を貫く半導体部材と、
前記複数の導電膜のうちの一つと前記半導体部材との間に設けられた電荷蓄積部材と、
前記第1部材内に設けられ、前記積層体における前記第1方向の端部よりも外側で前記第1部材の前記第3方向側の表面に露出し、前記第1部材の材料とは異なる材料からなり、前記積層体の前記第1方向側の端縁の全長に対向する領域に配置され、前記積層体の前記第2方向側の外側の領域には配置されていない第2部材と、
を備えた半導体記憶装置。 - 前記第2部材は前記第2方向に延び、前記積層体の前記第1方向側の端縁の全長にわたって連続的に配置された請求項1記載の半導体記憶装置。
- 前記第2部材は、前記第2方向に沿って断続的に配列された請求項1記載の半導体記憶装置。
- 第1方向、及び、前記第1方向に対して交差した第2方向に沿って拡がる第1部材と、
前記第1部材から見て、前記第1方向及び前記第2方向に対して交差した第3方向側に設けられ、前記第1方向に延びる複数の導電膜が、前記第2方向及び前記第3方向に沿って相互に離隔して配列され、前記第1方向の端部の形状が前記導電膜毎にテラスが形成された階段状である積層体と、
前記第3方向に延び、前記積層体を貫く半導体部材と、
前記複数の導電膜のうちの一つと前記半導体部材との間に設けられた電荷蓄積部材と、
前記第1部材内に設けられ、前記積層体における前記第1方向の端部よりも外側で前記第1部材の前記第3方向側の表面に露出し、前記第1部材の材料とは異なる材料からなり、前記第2方向に沿って配列された一対の第2部材と、
前記第1方向及び前記第3方向に延び、前記積層体を貫通した第3部材と、
前記第3方向に延び、下面に突出部が形成され、前記突出部が前記一対の第2部材間に配置された第4部材と、
を備えた半導体記憶装置。 - 前記第4部材は、前記第3部材が含む成分を含む請求項4記載の半導体記憶装置。
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