CN110444594A - 一种低寄生电阻的栅控型功率器件及其制造方法 - Google Patents
一种低寄生电阻的栅控型功率器件及其制造方法 Download PDFInfo
- Publication number
- CN110444594A CN110444594A CN201910711831.2A CN201910711831A CN110444594A CN 110444594 A CN110444594 A CN 110444594A CN 201910711831 A CN201910711831 A CN 201910711831A CN 110444594 A CN110444594 A CN 110444594A
- Authority
- CN
- China
- Prior art keywords
- metal layer
- grid
- gate polysilicon
- contact hole
- polysilicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 52
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000010410 layer Substances 0.000 claims description 85
- 239000011229 interlayer Substances 0.000 claims description 22
- 239000011248 coating agent Substances 0.000 claims description 20
- 238000000576 coating method Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000005516 engineering process Methods 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 210000004027 cell Anatomy 0.000 claims 3
- 210000000170 cell membrane Anatomy 0.000 claims 2
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 6
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000003137 locomotive effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 238000010792 warming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种低寄生电阻的栅控型功率器件,包括多个原胞,原胞包括硅衬底,硅衬底顶部设有栅极氧化层,栅极氧化层两侧位于硅衬底内的部位设有源极,硅衬底内还设有罩着源极的P型井,栅极氧化层顶部设有栅极多晶硅层,栅极多晶硅层顶部设有第一金属层,第一金属层用于连接其他原胞中的第一金属层,栅极氧化层、栅极多晶硅层和第一金属层外共同罩设有层间介质膜,层间介质膜两侧设有发射极接触孔,发射极接触孔和层间介质膜外共同罩设有第二金属层。本发明还公开了该器件的制造方法。本发明在栅极多晶硅层顶部设置第一金属层,通过第一金属层连接其他原胞,能够将方块电阻降低至1欧姆每方块。
Description
技术领域
本发明涉及栅控型功率器件,特别是涉及一种低寄生电阻的栅控型功率器件及其制造方法。
背景技术
栅控型功率器件(如功率MOSFET和IGBT)是现代通用的电力半导体器件,主要应用于新能源、机车牵引、智能电网、高压变频器等领域。通过电力半导体器件对电能进行变换及控制,节能效果可达10%-40%。在全球气候变暖的背景下,栅控型功率器件应用技术是被公认的实现全球能效和二氧化碳减排目标的最佳综合性方法之一。
常规的栅控型功率器件(以IGBT为例)的正面版图结构如图1所示,包含栅极电极区,发射极电极区和栅极插指结构。在器件工作时,栅极电极区加载+15V电压,通过栅极插指结构较为均匀的给器件所有原胞的栅极加载电压,使所有原胞同时开启。关断过程也是如此。
为确保芯片的有效原胞面积,栅极插指结构往往在芯片版图中的比重比较小,所有原胞结构的栅极开启和关断的一致性和均匀性就只能由栅极插指结构自身的导电能力来决定,而方块电阻又是影响导电能力的重要因素。现有技术中,有的通过对栅极多晶硅层采用磷扩散工艺来进行重掺杂,从而降低方块电阻,但是这种方式只能使方块电阻最低降到10欧姆每方块,并且由于磷掺杂在栅极多晶硅层中已接近饱和,即使进一步加强磷扩散工艺,也无法进一步降低方块电阻;有的通过在栅极插指结构上沉积金属硅化物来降低方块电阻,但是最低也只能降到4欧姆每方块,仍然无法满足超快速、高频的应用。
发明内容
发明目的:本发明的目的是提供一种低寄生电阻的栅控型功率器件及其制造方法,能够解决现有技术中存在的“方块电阻高”的技术问题。
技术方案:本发明所述的低寄生电阻的栅控型功率器件,包括多个原胞,原胞包括硅衬底,硅衬底顶部设有栅极氧化层,栅极氧化层两侧位于硅衬底内的部位设有源极,硅衬底内还设有罩着源极的P型井,栅极氧化层顶部设有栅极多晶硅层,栅极多晶硅层顶部设有第一金属层,第一金属层用于连接其他原胞中的第一金属层,栅极氧化层、栅极多晶硅层和第一金属层外共同罩设有层间介质膜,层间介质膜两侧设有发射极接触孔,发射极接触孔和层间介质膜外共同罩设有第二金属层。
进一步,所述层间介质膜两侧的发射极接触孔大小相同。
本发明所述的低寄生电阻的栅控型功率器件的制造方法,包括以下步骤:
S1:在硅衬底顶部沉积栅极氧化层;
S2:在栅极氧化层顶部沉积栅极多晶硅层,然后对栅极多晶硅层和栅极氧化层均进行刻蚀,使得栅极多晶硅层和栅极氧化层两侧均为裸露的硅衬底;接着注入形成P型井和源极;
S3:在栅极多晶硅层的顶部以及硅衬底裸露的部分顶部共同沉积第一层间介质膜;
S4:在第一层间介质膜上刻蚀出接触孔,且该接触孔位于栅极多晶硅层上方;
S5:在栅极多晶硅层顶部通过接触孔溅射第一金属层,然后对第一金属层进行刻蚀,使得第一金属层仅保留在栅极多晶硅层的顶部且第一金属层部分伸出接触孔;
S6:在第一层间介质膜顶部沉积第二层间介质膜,且第二层间介质膜与第一层间介质膜粘接在一起后形成的整膜将第一金属层、栅极多晶硅层、栅极氧化层和硅衬底裸露的部分均罩住;
S7:对整膜的两侧均刻蚀出发射极接触孔,且刻蚀后的整膜将第一金属层、栅极多晶硅层和栅极氧化层均罩住;
S8:溅射第二金属层,且第二金属层将发射极接触孔和整膜均罩住。
进一步,所述步骤S4中,接触孔采用光罩进行湿法刻蚀得到。
进一步,所述步骤S5中,对第一金属层的刻蚀采用湿法刻蚀工艺。
有益效果:本发明公开了一种低寄生电阻的栅控型功率器件及其制造方法,在栅极多晶硅层顶部设置第一金属层,通过第一金属层连接其他原胞,能够将方块电阻降低至1欧姆每方块。
附图说明
图1为现有技术中栅控型功率器件的正面版图;
图2为本发明具体实施方式中栅控型功率器件的截面图;
图3为本发明具体实施方式中沉积了栅极多晶硅层之后的栅控型功率器件的截面图;
图4为本发明具体实施方式中沉积了第一层间介质膜之后的栅控型功率器件的截面图;
图5为本发明具体实施方式中刻蚀了接触孔之后的栅控型功率器件的截面图;
图6为本发明具体实施方式中溅射了第一金属层之后的栅控型功率器件的截面图;
图7为本发明具体实施方式中沉积了第二层间介质膜之后的栅控型功率器件的截面图;
图8为本发明具体实施方式中刻蚀了发射极接触孔之后的栅控型功率器件的截面图。
具体实施方式
现有技术中栅控型功率器件如图1所示,包括栅极电极区11,发射极电极区21和栅极插指结构31。在器件工作时,栅极电极区11加载+15V电压,通过栅极插指结构31较为均匀的给器件所有原胞的栅极加载电压,使所有原胞同时开启。关断过程也是如此。
本具体实施方式公开了一种低寄生电阻的栅控型功率器件,如图2所示,包括多个原胞,原胞包括硅衬底1,硅衬底1顶部设有栅极氧化层2,栅极氧化层2两侧位于硅衬底1内的部位设有源极92,硅衬底1内还设有罩着源极92的P型井91,栅极氧化层2顶部设有栅极多晶硅层3,栅极多晶硅层3顶部设有第一金属层5,第一金属层5用于连接其他原胞中的第一金属层,栅极氧化层2、栅极多晶硅层3和第一金属层5外共同罩设有层间介质膜,层间介质膜两侧设有发射极接触孔7,发射极接触孔7和层间介质膜外共同罩设有第二金属层8。层间介质膜两侧的发射极接触孔7大小相同。层间介质膜就是第一层间介质膜4与第二层间介质膜粘接后形成的整膜46,如图2所示。
本具体实施方式还公开了一种低寄生电阻的栅控型功率器件的制造方法,包括以下步骤:
S1:在硅衬底1顶部沉积栅极氧化层2;
S2:在栅极氧化层2顶部沉积栅极多晶硅层3,然后对栅极多晶硅层3和栅极氧化层2均进行刻蚀,使得栅极多晶硅层3和栅极氧化层2两侧均为裸露的硅衬底1,如图3所示;接着注入形成P型井91和源极92,如图3所示;
S3:在栅极多晶硅层3的顶部以及硅衬底1裸露的部分顶部共同沉积第一层间介质膜4,如图4所示;
S4:在第一层间介质膜4上采用光罩进行湿法刻蚀形成接触孔41,且该接触孔41位于栅极多晶硅层3上方,如图5所示;
S5:在栅极多晶硅层3顶部通过接触孔41溅射第一金属层5,然后对第一金属层5进行湿法刻蚀,使得第一金属层5仅保留在栅极多晶硅层3的顶部且第一金属层5部分伸出接触孔41,如图6所示;
S6:在第一层间介质膜4顶部沉积第二层间介质膜,且第二层间介质膜与第一层间介质膜4粘接在一起后形成的整膜46将第一金属层5、栅极多晶硅层3、栅极氧化层2和硅衬底1裸露的部分均罩住,第一层间介质膜4与第二层间介质膜粘接在一起后形成的整膜46如图7所示;
S7:对整膜46的两侧均刻蚀形成发射极接触孔7,且刻蚀后的整膜46将第一金属层5、栅极多晶硅层3和栅极氧化层2均罩住,如图8所示;
S8:溅射第二金属层8,且第二金属层8将发射极接触孔7和整膜46均罩住,如图2所示。
Claims (5)
1.一种低寄生电阻的栅控型功率器件,其特征在于:包括多个原胞,原胞包括硅衬底(1),硅衬底(1)顶部设有栅极氧化层(2),栅极氧化层(2)两侧位于硅衬底(1)内的部位设有源极(92),硅衬底(1)内还设有罩着源极(92)的P型井(91),栅极氧化层(2)顶部设有栅极多晶硅层(3),栅极多晶硅层(3)顶部设有第一金属层(5),第一金属层(5)用于连接其他原胞中的第一金属层,栅极氧化层(2)、栅极多晶硅层(3)和第一金属层(5)外共同罩设有层间介质膜,层间介质膜两侧设有发射极接触孔(7),发射极接触孔(7)和层间介质膜外共同罩设有第二金属层(8)。
2.根据权利要求1所述的低寄生电阻的栅控型功率器件,其特征在于:所述层间介质膜两侧的发射极接触孔(7)大小相同。
3.一种低寄生电阻的栅控型功率器件的制造方法,其特征在于:包括以下步骤:
S1:在硅衬底(1)顶部沉积栅极氧化层(2);
S2:在栅极氧化层(2)顶部沉积栅极多晶硅层(3),然后对栅极多晶硅层(3)和栅极氧化层(2)均进行刻蚀,使得栅极多晶硅层(3)和栅极氧化层(2)两侧均为裸露的硅衬底(1);接着注入形成P型井(91)和源极(92);
S3:在栅极多晶硅层(3)的顶部以及硅衬底(1)裸露的部分顶部共同沉积第一层间介质膜(4);
S4:在第一层间介质膜(4)上刻蚀出接触孔(41),且该接触孔(41)位于栅极多晶硅层(3)上方;
S5:在栅极多晶硅层(3)顶部通过接触孔(41)溅射第一金属层(5),然后对第一金属层(5)进行刻蚀,使得第一金属层(5)仅保留在栅极多晶硅层(3)的顶部且第一金属层(5)部分伸出接触孔(41);
S6:在第一层间介质膜(4)顶部沉积第二层间介质膜,且第二层间介质膜与第一层间介质膜(4)粘接在一起后形成的整膜(46)将第一金属层(5)、栅极多晶硅层(3)、栅极氧化层(2)和硅衬底(1)裸露的部分均罩住;
S7:对整膜(46)的两侧均刻蚀出发射极接触孔(7),且刻蚀后的整膜(46)将第一金属层(5)、栅极多晶硅层(3)和栅极氧化层(2)均罩住;
S8:溅射第二金属层(8),且第二金属层(8)将发射极接触孔(7)和整膜(46)均罩住。
4.根据权利要求3所述的低寄生电阻的栅控型功率器件的制造方法,其特征在于:所述步骤S4中,接触孔(41)采用光罩进行湿法刻蚀得到。
5.根据权利要求3所述的低寄生电阻的栅控型功率器件的制造方法,其特征在于:所述步骤S5中,对第一金属层(5)的刻蚀采用湿法刻蚀工艺。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910711831.2A CN110444594B (zh) | 2019-08-02 | 2019-08-02 | 一种低寄生电阻的栅控型功率器件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910711831.2A CN110444594B (zh) | 2019-08-02 | 2019-08-02 | 一种低寄生电阻的栅控型功率器件及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110444594A true CN110444594A (zh) | 2019-11-12 |
CN110444594B CN110444594B (zh) | 2023-03-24 |
Family
ID=68433016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910711831.2A Active CN110444594B (zh) | 2019-08-02 | 2019-08-02 | 一种低寄生电阻的栅控型功率器件及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110444594B (zh) |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002076139A (ja) * | 2000-09-05 | 2002-03-15 | Oki Electric Ind Co Ltd | デュアルゲート型cmos半導体装置及びその製造方法 |
US20020115250A1 (en) * | 2000-04-24 | 2002-08-22 | Taiwan Semiconductor Manufacturing Company | Novel high voltage ESD protection device with very low snapback voltage |
JP2002270844A (ja) * | 2001-03-07 | 2002-09-20 | Toshiba Corp | 半導体装置及びその製造方法 |
US20040183136A1 (en) * | 2003-03-05 | 2004-09-23 | Williams Richard K. | Planarized and silicided trench contact |
US20080290407A1 (en) * | 2007-05-25 | 2008-11-27 | Mitsubishi Electric Corporation | Semiconductor device |
US20110312137A1 (en) * | 2010-05-24 | 2011-12-22 | Ixys Corporation | Vertical Power MOSFET and IGBT Fabrication Process with Two Fewer Photomasks |
US20120196432A1 (en) * | 2010-11-11 | 2012-08-02 | Institute of Microelectronics, Chinese Academy of Sciences | Method for Manufacturing Contact Holes in CMOS Device Using Gate-Last Process |
KR20130100459A (ko) * | 2012-03-02 | 2013-09-11 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
CN103413825A (zh) * | 2013-08-09 | 2013-11-27 | 上海北车永电电子科技有限公司 | 平面型绝缘栅双极型晶体管及其制造方法 |
WO2016014224A1 (en) * | 2014-07-25 | 2016-01-28 | United Silicon Carbide, Inc. | Self-aligned shielded-gate trench mos-controlled silicon carbide switch with reduced miller capacitance and method of manufacturing the same |
US20160372572A1 (en) * | 2014-12-04 | 2016-12-22 | Shuk-Wa FUNG | Trench gate power semiconductor field effect transistor |
CN107895737A (zh) * | 2017-11-30 | 2018-04-10 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率晶体管及其制造方法 |
CN108682688A (zh) * | 2018-02-13 | 2018-10-19 | 株洲中车时代电气股份有限公司 | 一种具有三维沟道的复合栅igbt芯片 |
-
2019
- 2019-08-02 CN CN201910711831.2A patent/CN110444594B/zh active Active
Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020115250A1 (en) * | 2000-04-24 | 2002-08-22 | Taiwan Semiconductor Manufacturing Company | Novel high voltage ESD protection device with very low snapback voltage |
JP2002076139A (ja) * | 2000-09-05 | 2002-03-15 | Oki Electric Ind Co Ltd | デュアルゲート型cmos半導体装置及びその製造方法 |
JP2002270844A (ja) * | 2001-03-07 | 2002-09-20 | Toshiba Corp | 半導体装置及びその製造方法 |
US20040183136A1 (en) * | 2003-03-05 | 2004-09-23 | Williams Richard K. | Planarized and silicided trench contact |
US20080290407A1 (en) * | 2007-05-25 | 2008-11-27 | Mitsubishi Electric Corporation | Semiconductor device |
US20110312137A1 (en) * | 2010-05-24 | 2011-12-22 | Ixys Corporation | Vertical Power MOSFET and IGBT Fabrication Process with Two Fewer Photomasks |
US20120196432A1 (en) * | 2010-11-11 | 2012-08-02 | Institute of Microelectronics, Chinese Academy of Sciences | Method for Manufacturing Contact Holes in CMOS Device Using Gate-Last Process |
KR20130100459A (ko) * | 2012-03-02 | 2013-09-11 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
CN103413825A (zh) * | 2013-08-09 | 2013-11-27 | 上海北车永电电子科技有限公司 | 平面型绝缘栅双极型晶体管及其制造方法 |
WO2016014224A1 (en) * | 2014-07-25 | 2016-01-28 | United Silicon Carbide, Inc. | Self-aligned shielded-gate trench mos-controlled silicon carbide switch with reduced miller capacitance and method of manufacturing the same |
US20160372572A1 (en) * | 2014-12-04 | 2016-12-22 | Shuk-Wa FUNG | Trench gate power semiconductor field effect transistor |
CN107895737A (zh) * | 2017-11-30 | 2018-04-10 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率晶体管及其制造方法 |
CN108682688A (zh) * | 2018-02-13 | 2018-10-19 | 株洲中车时代电气股份有限公司 | 一种具有三维沟道的复合栅igbt芯片 |
Also Published As
Publication number | Publication date |
---|---|
CN110444594B (zh) | 2023-03-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106601809A (zh) | 一种氮化镓场效应晶体管及其制作方法 | |
CN104716157B (zh) | 一种有机发光显示装置的阵列基板及其制备方法 | |
CN108493234A (zh) | 一种鳍式沟道的氧化镓基垂直场效应晶体管及其制备方法 | |
CN100580928C (zh) | 一种复合型的场效应晶体管结构及其制造方法 | |
CN103579322A (zh) | 一种增强开关速度和开关均匀性的igbt器件及其制造方法 | |
CN105161491A (zh) | 一种集成栅级驱动功率器件及其制备方法 | |
CN104617148A (zh) | 隔离型nldmos器件及其制造方法 | |
CN102110717A (zh) | 沟槽式金属氧化物半导体场效应晶体管及其制造方法 | |
CN108039366A (zh) | 一种绝缘栅双极型晶体管反型mos过渡区结构及其制作方法 | |
CN110444594A (zh) | 一种低寄生电阻的栅控型功率器件及其制造方法 | |
CN208062057U (zh) | 一种鳍式沟道的氧化镓基垂直场效应晶体管 | |
CN106783993B (zh) | 具有衬底内复合介质层结构的氮化镓异质结场效应管 | |
CN103022155A (zh) | 一种沟槽mos结构肖特基二极管及其制备方法 | |
CN102738229B (zh) | 功率晶体管结构及其制作方法 | |
WO2019000763A1 (zh) | 低损耗半导体功率器件 | |
CN110098257B (zh) | 一种屏蔽栅功率mosfet器件及其制备方法 | |
CN209029387U (zh) | 一种超低功耗半导体功率器件 | |
CN209016063U (zh) | Igbt器件 | |
CN210245507U (zh) | 一种栅控型功率器件 | |
CN206194743U (zh) | 具有低导通压降的绝缘栅双极型晶体管器件 | |
CN206711901U (zh) | 一种内置肖特基界面的沟槽式mos结构二极管 | |
CN107230719A (zh) | 高电子迁移率晶体管及其制作方法 | |
CN106299125B (zh) | 一种有机薄膜晶体管及其制作方法 | |
CN209434191U (zh) | 沟槽型功率器件 | |
CN108022973A (zh) | 一种集成反型mos绝缘栅双极型晶体管结构及其制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |