CN108022973A - 一种集成反型mos绝缘栅双极型晶体管结构及其制作方法 - Google Patents
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Abstract
本发明提供了一种集成反型MOS绝缘栅双极型晶体管(IGBT)结构及其制作方法。该结构包括衬底、设置在衬底上表面的元胞掺杂区、集成反型MOS掺杂区、隔离栅电极的介质层、与元胞结构相匹配的电极金属和栅结构。本发明提供的一种集成反型MOS高关断能力绝缘栅双极型晶体管(IGBT)可在不影响其它特性的前提下，提高器件有源区关断时的少子抽取能力，进而提高芯片的关断能力。
Description
技术领域
本发明涉及一种绝缘栅双极型晶体管，具体涉及一种集成反型MOS高关断能力绝缘栅双极型晶体管结构及其制作方法。
背景技术
功率半导体芯片(如IGBT、MOSFET、MCT等)由有源区和终端区组成，有源区为芯片的主要通流区域，为降低半导体芯片表面电场而设计的耐压结构终端区环绕在有源区外围。有源区和终端区间的过渡区域，环绕芯片的一周为栅汇流条，用来将栅PAD信号均匀传送到每个元胞处。
以目前常见的IGBT为例，IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)器件的结构与MOSFET(metallic oxide semiconductor fieldeffecttransistor金属氧化物半导体场效应晶体管)的结构十分相似，两者的主要差异是IGBT用P+基片取代了MOSFET的N+缓冲层，P+和N-区之间创建了一个PN结。共有三个极：栅极G、发射极E和集电极C。IGBT器件是电压全控型器件，除了具有低功耗、高频率、高电压、大电流等优点外，其需要的驱动电路与控制电路简单，驱动功耗低，被人们视为电力电子技术第三次革命的代表性产品，是电能智能化管理和节能减排的核心器件。
随着经济的持续高速发展，能源危机日趋严重，供需之间存在的矛盾日益凸显，发展节能产业与新能源产业势在必行。在节能方面电力电子器件扮演着重要的角色，既是机械自动化、控制智能化的关键部件，也是节约电能的半导体器件。因此，大力发展电力电子器件的设计制造以及模块的开发和应用是节约电能的重要措施。作为电力电子器件代表的IGBT是提高整机系统性能指标和节能指标的首选产品。
现有技术中，当IGBT(n沟)器件施加关断的栅偏置电压下，器件的空穴电流分量和位移电流分量经过寄生晶闸管，当电流大到一定程度时，触发寄生晶闸管闩锁，使得器件关断失效。
发明内容
本发明的目的在于克服现有技术的不足，以IGBT为例，本发明提出了一种集成反型MOS的IGBT结构及其制作方法。在传统的IGBT结构中集成反型MOS结构，在器件导通时，由于电流主要集中在沟道附近，远离沟道的反型MOS掺杂(p掺杂)几乎不会影响器件的导通电流；在器件关断时，该掺杂区对少子空穴具有较强的抽取能力，分担寄生晶闸管中的少子电流，降低寄生晶闸管的触发概率，进而提高IGBT的关断能力。
为了实现上述目的，本发明提供了下述技术方案：
一种集成反型MOS绝缘栅双极型晶体管结构，包括：
衬底113和衬底113上表面设置的元胞掺杂区101、集成反型MOS掺杂区102和104，衬底113下表面设置的背面集电极掺杂区114；
元胞掺杂区101包括掺杂区111和121；
衬底113及集成反型MOS掺杂区102的上表面设置有栅电极103；栅电极103与衬底113之间由氧化层电隔离；
衬底113和元胞掺杂区101的上表面设置有发射极105；发射极105与元胞掺杂区101欧姆接触；与集成反型MOS掺杂区104欧姆接触；
衬底113和背面集电极掺杂区114的下表面设置有背面集电极115；背面集电极115与背面集电极掺杂区114欧姆接触。
一种集成反型MOS绝缘栅双极型晶体管结构的第一优选方案，集成反型MOS掺杂区102与104和栅电极103构成集成反型MOS的结构。
一种集成反型MOS绝缘栅双极型晶体管结构的第二优选方案，
衬底113为n型，掺杂区111为p型，掺杂区121为n型，集成反型MOS掺杂区102为p型，集成反型MOS掺杂区104为p型。
一种集成反型MOS绝缘栅双极型晶体管结构的第三优选方案，
衬底113为p型，掺杂区111为n型，掺杂区121为p型，集成反型MOS掺杂区102为n型，集成反型MOS掺杂区104为n型。
一种集成反型MOS绝缘栅双极型晶体管结构的第四优选方案，集成反型MOS掺杂区(102)掺杂注入1～100um深，掺杂浓度为10E14～10E20cm-3。
一种集成反型MOS绝缘栅双极型晶体管结构的第五优选方案，
晶体管结构用于基于Si、SiC、GaN半导体材料的IGBT、MCT和BJT三端器件。
一种集成反型MOS绝缘栅双极型晶体管结构制作方法，包括如下步骤：
(1)在衬底113的上表面形成有源区的掺杂区111，同时形成集成反型MOS掺杂区102和104；
(2)在衬底113有源区的上表面形成栅电极103；
(3)在衬底113有源区上表面形成掺杂区121；
(4)在衬底113有源区上表面形成n+或p+结构；
(5)在元胞掺杂区101形成上表面发射极105；
(6)在汇流条和终端场板上形成钝化层结构；
(7)在衬底113下表面形成背面集电极掺杂区114和背面集电极115。
本发明还提供另一种集成反型MOS绝缘栅双极型晶体管结构制作方法，包括如下步骤：
(1)在衬底113的上表面形成有源区的掺杂区111；
(2)在衬底113有源区的上表面形成栅电极103；
(3)在衬底113有源区上表面形成掺杂区121；
(4)在衬底113有源区上表面形成n+或p+结构；通过栅电极开口，形成集成反型MOS掺杂区102和104；
(5)在元胞掺杂区101形成上表面发射极105；
(6)在汇流条和终端场板上形成钝化层结构；
(7)在衬底113下表面形成背面集电极掺杂区114和背面集电极115。
与最接近的现有技术相比，本发明提供的技术方案具有以下优异效果：
1、本发明提供的一种集成反型MOS高关断能力IGBT结构设计及其制作方法，在几乎不影响导通特性的前提下，使得IGBT在关断时，提供少子释放的额外路径，提高关断能力；
2、本发明提供的一种集成反型MOS高关断能力IGBT结构设计及其制作方法，可以在不增加工艺步骤的前提下，完成集成反型MOS高关断能力IGBT结构的制作，即不增加额外工艺步骤和成本。
附图说明
图1：本发明中集成反型MOS的IGBT结构俯视图示意图；
图2：本发明中集成反型MOS的IGBT结构沿a抛面的截面示意图；
图3：本发明中集成反型MOS的IGBT结构沿b抛面的截面示意图；
其中，113，衬底；101，元胞掺杂区；111和121，掺杂区；102和104，集成反型MOS掺杂区；103，栅电极；105，发射极；114，背面集电极掺杂区；115，背面集电极。
具体实施方式
下面结合附图1-3和具体实施例作进一步详细说明，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
结合图1至3可知，本发明中集成反型MOS高关断能力IGBT结构，包括
衬底113；
元胞掺杂区101(包括111和121)，其设置在衬底113的上表面；
集成反型MOS掺杂区102和104，其设置在衬底113的上表面；
背面集电极掺杂区114，其设置在衬底113的下表面；
栅电极103，其设置在衬底113及集成反型MOS掺杂区掺杂区102的上表面，与衬底113之间由氧化层电隔离；
发射极105，其设置在衬底113和正面元胞掺杂区101的上表面，与掺杂区101欧姆接触；
背面集电极115，其设置在衬底113和集电极掺杂区114的下表面，与掺杂区114欧姆接触。
进一步地，本实施例中集成反型MOS高关断能力IGBT结构可以采用下述结构。
掺杂区104与发射极105欧姆接触，电连接。
进一步地，本实施例中集成反型MOS高关断能力IGBT结构可以采用下述结构。
掺杂区102、104和栅电极103构成反型MOS结构，在栅反偏时具有少子抽取作用。
在栅电极施加正信号(元胞导通)时，该集成反型MOS结构不导通；
在栅电极施加负信号(元胞关断)时，该集成反型MOS结构导通，形成少子电流通道，增加关断时少子释放路径，降低闩锁触发概率，提高IGBT器件的关断能力，扩大反偏安全工作区(RBSOA)。
本发明中掺杂区102可与元胞掺杂区或终端的同型掺杂同时形成，即不增加工艺步骤和成本。掺杂注入窗口介于1～100微米之间，掺杂浓度为10E14～10E20cm-3。
本发明中集成反型MOS高关断能力IGBT结构可适用于多种材料、多种类型器件，如基于Si、SiC、GaN等半导体材料研制的IGBT、MCT、BJT等三端器件。
实施例1
衬底113为p型，掺杂区111为n型，掺杂区121为p型，集成反型MOS掺杂区102为n型，集成反型MOS掺杂区114为n型。
实施例2
衬底113为p型，掺杂区111为n型，掺杂区121为p型，集成反型MOS掺杂区102为n型，集成反型MOS掺杂区114为n型。
下面对本发明提供的一种集成反型MOS高关断能力IGBT的制作方法进行说明。
一种集成反型MOS绝缘栅双极型晶体管结构制作方法，包括如下步骤：
(1)在衬底113的上表面形成有源区的掺杂区111，同时形成集成反型MOS掺杂区102和104；
(2)在衬底113有源区的上表面形成栅电极103；
(3)在衬底113有源区上表面形成掺杂区121；
(4)在衬底113有源区上表面形成n+或p+结构；
(5)在元胞掺杂区101形成上表面发射极105；
(6)在汇流条和终端场板上形成钝化层结构；
(7)在衬底113下表面形成背面集电极掺杂区114和背面集电极115。
本发明还提供另一种集成反型MOS绝缘栅双极型晶体管结构制作方法，包括如下步骤：
(1)在衬底113的上表面形成有源区的掺杂区111；
(2)在衬底113有源区的上表面形成栅电极103；
(3)在衬底113有源区上表面形成掺杂区121；
(4)在衬底113有源区上表面形成n+或p+结构；通过栅电极开口，形成集成反型MOS掺杂区102和104；
(5)在元胞掺杂区101形成上表面发射极105；
(6)在汇流条和终端场板上形成钝化层结构；
(7)在衬底113下表面形成背面集电极掺杂区114和背面集电极115。
以上实施例仅用以说明本发明的技术方案而非对其进行限制，所属领域的普通技术人员应当理解，参照上述实施例可以对本发明的具体实施方式进行修改或者等同替换，这些未脱离本发明精神和范围的任何修改或者等同替换均在申请待批的权利要求保护范围之内。
Claims (8)
1.一种集成反型MOS绝缘栅双极型晶体管结构，其特征在于，所述结构包括：
衬底(113)和所述衬底(113)上表面设置的元胞掺杂区(101)、集成反型MOS掺杂区(102、104)，所述衬底(113)下表面设置的背面集电极掺杂区(114)；
所述元胞掺杂区(101)包括掺杂区(111)和(121)；
所述衬底(113)及所述集成反型MOS掺杂区(102)的上表面设有栅电极(103)；所述栅电极(103)与所述衬底(113)之间由氧化层电隔离；
所述衬底(113)和所述元胞掺杂区(101)的上表面设置有发射极(105)；所述发射极(105)与所述元胞掺杂区(101)欧姆接触；与所述集成反型MOS掺杂区(104)欧姆接触；
所述衬底(113)和所述背面集电极掺杂区(114)的下表面设置有背面集电极(115)；所述背面集电极(115)与所述背面集电极掺杂区(114)欧姆接触。
2.如权利要求1所述的一种集成反型MOS绝缘栅双极型晶体管结构，其特征在于，所述集成反型MOS掺杂区(102、104)和所述栅电极(103)构成集成反型MOS的结构。
3.如权利要求1所述的一种集成反型MOS绝缘栅双极型晶体管结构，其特征在于，
所述衬底(113)为n型，所述掺杂区(111)为p型，所述掺杂区(121)为n型，所述集成反型MOS掺杂区(102)为p型，所述集成反型MOS掺杂区(104)为p型。
4.如权利要求1所述的一种集成反型MOS绝缘栅双极型晶体管结构，其特征在于，
所述衬底(113)为p型，所述掺杂区(111)为n型，所述掺杂区(121)为p型，所述集成反型MOS掺杂区(102)为n型，所述集成反型MOS掺杂区(104)为n型。
5.如权利要求1所述的一种集成反型MOS绝缘栅双极型晶体管结构，其特征在于，所述集成反型MOS掺杂区(102)掺杂注入1～100um深，掺杂浓度为10E14～10E20cm-3。
6.如权利要求1所述的一种集成反型MOS绝缘栅双极型晶体管结构，其特征在于，
所述晶体管结构用于基于Si、SiC、GaN半导体材料的IGBT、MCT和BJT三端器件。
7.一种如权利要求1所述的集成反型MOS绝缘栅双极型晶体管结构制作方法，其特征在于，所述方法包括如下步骤：
(1)在衬底(113)的上表面形成有源区的掺杂区(111)，同时形成集成反型MOS掺杂区(102、104)；
(2)在衬底(113)有源区的上表面形成栅电极(103)；
(3)在衬底(113)有源区上表面形成掺杂区(121)；
(4)在衬底(113)有源区上表面形成n+或p+结构；
(5)在元胞掺杂区(101)形成上表面发射极(105)；
(6)在汇流条和终端场板上形成钝化层结构；
(7)在衬底(113)下表面形成背面集电极掺杂区(114)和背面集电极(115)。
8.一种如权利要求1所述的集成反型MOS绝缘栅双极型晶体管结构制作方法，其特征在于，所述方法包括如下步骤：
(1)在衬底(113)的上表面形成有源区的掺杂区(111)；
(2)在衬底(113)有源区的上表面形成栅电极(103)；
(3)在衬底(113)有源区上表面形成掺杂区(121)；
(4)在衬底(113)有源区上表面形成n+或p+结构；通过栅电极开口，形成集成反型MOS掺杂区(102、104)；
(5)在元胞掺杂区(101)形成上表面发射极(105)；
(6)在汇流条和终端场板上形成钝化层结构；
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180511 |
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