KR20060000022A - 낸드형 플래쉬 메모리 소자의 제조방법 - Google Patents

낸드형 플래쉬 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR20060000022A
KR20060000022A KR1020040048835A KR20040048835A KR20060000022A KR 20060000022 A KR20060000022 A KR 20060000022A KR 1020040048835 A KR1020040048835 A KR 1020040048835A KR 20040048835 A KR20040048835 A KR 20040048835A KR 20060000022 A KR20060000022 A KR 20060000022A
Authority
KR
South Korea
Prior art keywords
forming
interlayer insulating
line
common source
drain contact
Prior art date
Application number
KR1020040048835A
Other languages
English (en)
Inventor
조정일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040048835A priority Critical patent/KR20060000022A/ko
Publication of KR20060000022A publication Critical patent/KR20060000022A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은, 공통 소오스라인 콘택을 형성할 때 드레인 콘택도 같이 형성함으로서 드레인 콘택의 깊이를 종래에 비하여 낮출 수 있고, 드레인 콘택 형성을 위한 식각 타겟(etch target)이 줄어 들어 드레인 콘택 형성을 위한 포토레지스트 두께를 낮게 가져갈 수 있으며 드레인 콘택 측벽에 스페이서를 형성할 필요가 없는 낸드형 플래쉬 메모리 소자의 제조방법을 제공한다.
낸드형 플래쉬 메모리, 공통 소오스라인, 드레인 콘택, 비트라인

Description

낸드형 플래쉬 메모리 소자의 제조방법{Method for manufacturing NAND type flash memory device}
도 1 및 도 2는 종래의 낸드형 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 3은 일반적인 낸드형 플래쉬 메모리 소자의 셀 어레이 영역의 일부분에 대한 등가회로도이다.
도 4 내지 도 7은 본 발명의 바람직한 실시예에 따른 낸드형 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
접지 선택라인 패턴: SSL 스트링 선택라인 패턴: DSL
워드라인 패턴: WL 저전압 트랜지스터: LVP
공통 소오스 라인: 134a 드레인 콘택 플러그: 136a
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 낸드형 플래쉬 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래쉬 메모리(Flash Memory) 등이 있다.
플래쉬 메모리는 셀(cell) 구성에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래시 메모리의 셀 어레이 영역은 복수개의 스트링으로 구성되며, 하나의 스트링(string)에 16개 또는 32개의 셀이 연결된다. 각 스트링은 직렬 연결된 스트링 선택 트랜지스터, 복수개의 셀 트랜지스터 및 접지 선택 트랜지스터로 구성된다. 스트링 선택 트랜지스터의 드레인 영역은 비트라인과 접속되고, 접지 선택 트랜지스터의 소오스 영역은 공통 소오스 라인과 접속된다.
도 1 및 도 2는 종래의 낸드형 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 터널 산화막(미도시)이 형성된 반도체 기판(100) 상에 접지 선택라인 패턴(SSL), 복수개의 워드라인 패턴(WL) 및 스트링 선택라인 패턴(DSL)을 형성한다. 접지 선택라인 패턴(SSL), 복수개의 워드라인 패턴(WL) 및 스트링 선택라인 패턴(DSL)을 이온주입 마스크로 사용하여 활성 영역에 불순물을 주입하여 소오스/드레인 영역(12a, 12b, 12c)을 형성한다. 접지 선택라인 패턴(SSL)과 인접하고 워드라인 패턴(WL)의 반대편의 활성 영역에 형성된 불순물 영역은 접지 선택 트랜지스터의 소오스 영역(12a)에 해당한다. 스트링 선택라인 패턴(DSL)과 인접하고 워드라인 패턴(WL)의 반대편의 활성 영역에 형성된 불순물 영역은 스트링 선택 트랜지스터의 드레인 영역(12c)에 해당한다. 반도체 기판(10) 상에 제1 층간절연막(14)을 형성한 후, 제1 층간절연막(14)을 패터닝하여 접지 선택라인 패턴(SSL)의 소오스를 노출시키는 공통 소오스 라인과 연결하기 위한 콘택홀을 형성한다. 이어서, 콘택홀을 도전막으로 매립하여 콘택 플러그(16)를 형성한 후, 상부에 공통 소오스 라인(18)을 형성한다. 다음에, 공통 소오스라인(18)이 형성된 반도체 기판(10) 상에 제2 층간절연막(20)을 형성한다. 이어서, 제2 층간절연막(20) 및 제1 층간절연막(14)을 식각하여 드레인 콘택(22)을 형성한다.
도 2를 참조하면, 실리콘 질화막을 증착한 후 이방성 건식 식각하여 드레인 콘택 내의 측벽에 스페이서(24)를 형성한다. 이어서, 도전물질을 증착하여 드레인 콘택 플러그(26)를 형성한다.
드레인 콘택(22) 간에 스페이스(space)가 작아 드레인 콘택(22) 형성을 위한 식각 후 실시하는 클리닝 공정에서 제1 층간절연막(14)과 제2 층간절연막(20) 사이의 계면에서 산화막의 손실(loss)이 일어나서 결국 드레인 콘택 플러그 간에 전기적 쇼트(short)가 발생하는 문제가 있었다. 이러한 이유로 드레인 콘택(22) 측벽에 실리콘 질화막을 증착한 후 이방성 건식 식각하여 스페이서(24)를 형성하는 공정을 추가하여 진행하고 있다. 그러나, 스페이서(24)를 드레인 콘택(22) 측벽에 형성함 으로 인하여 콘택 크기가 작아져서 저항이 커지게 되며 추가 공정으로 인하여 공정 단가 측면에서도 불리하다. 반도체 소자가 고집적화됨에 따라 드레인 콘택(22) 크기는 더욱 작아지게 되고 이러한 현상은 더욱 심화되게 된다.
본 발명이 이루고자 하는 기술적 과제는 드레인 콘택 측벽 내에 스페이서를 형성할 필요가 없고 종래에 비하여 공정 스텝을 줄일 수 있는 낸드형 플래쉬 메모리 소자의 제조방법을 제공함에 있다.
본 발명은, 반도체 기판 상에 접지 선택라인 패턴, 복수개의 워드라인 패턴 및 스트링 선택라인 패턴을 형성하는 단계와, 상기 접지 선택라인 패턴, 상기 복수개의 워드라인 패턴 및 상기 스트링 선택라인 패턴 사이의 활성영역들에 불순물을 주입하여 상기 접지 선택라인 패턴과 인접하고 상기 워드라인 패턴과 반대편의 활성 영역에 공통 소오스라인과 연결되는 소오스 영역을 형성하고 상기 스트링 선택라인 패턴과 인접하고 상기 워드라인 패턴과 반대편의 활성 영역에 비트라인과 연결되는 드레인 영역을 형성하는 단계와, 상기 소오스 영역 및 드레인 영역이 형성된 결과물 상에 제1 식각정지막을 형성하는 단계와, 상기 식각정지막 상에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 및 상기 식각정지막을 패터닝하여 상기 소오스 영역을 노출시키는 공통 소오스라인 콘택과 상기 드레인 영역을 노 출시키는 드레인 콘택을 형성하는 단계와, 도전물질을 증착한 후, 화학기계적 연마하여 상기 공통 소오스 라인 콘택을 채우는 공통 소오스 라인을 형성하고 상기 드레인 콘택을 채우는 드레인 콘택 플러그를 동시에 형성하는 단계와, 제2 층간절연막을 형성하는 단계 및 상기 제2 층간절연막을 패터닝한 후, 상기 드레인 콘택 플러그와 연결되는 비트라인을 형성하고, 상기 공통 소오스 라인과 연결되고 상기 비트라인과 평행하게 배열되는 금속 배선을 형성하는 단계를 포함하는 낸드형 플래쉬 메모리 소자의 금속배선 형성방법을 제공한다.
상기 제2 층간절연막을 형성하는 단계 후에, 제2 식각정지막 및 제3 층간절연막을 순차적으로 형성하는 단계 및 상기 제3 층간절연막, 상기 제2 식각정지막 및 상기 제2 층간절연막을 패턴닝하여 상기 공통 소오스 라인 및 상기 드레인 콘택 플러그를 노출시키는 비아홀과 트렌치를 포함하는 듀얼 다마신 패턴을 형성하는 단계를 더 포함하며, 상기 듀얼 다마신 패턴 내에 도전물질을 매립하여 상기 드레인 콘택 플러그와 연결되는 비트라인을 형성하고, 상기 공통 소오스 라인과 연결되고 상기 비트라인과 평행하게 배열되는 금속 배선을 형성하는 단계를 포함할 수 있다.
상기 소오스 영역 및 드레인 영역을 형성하는 단계 후 상기 제1 식각정지막을 형성하는 단계 전에, 절연막을 증착한 후 이방성 건식 식각하여 상기 접지 선택라인 패턴의 측벽, 상기 스트링 선택라인 패턴 측벽에 스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 스페이서를 형성한 후 상기 제1 식각정지막을 형성하는 단계 전에, 상기 스페이서를 이온 주입 마스크로 사용하여 이온을 주입하여 상기 소오스 영역 및 상기 드레인 영역을 LDD 구조의 불순물 영역으로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3은 일반적인 낸드형 플래쉬 메모리 소자의 셀 어레이 영역의 일부분에 대한 등가회로도이다.
도 3을 참조하면, 낸드형 플래시 메모리의 셀 어레이 영역은 복수개의 스트링, 예컨대 제1 내지 제4 스트링(S1, S2, S3, S4)으로 구성되며, 하나의 스트링(string)에 16개 또는 32개의 셀이 연결된다. 각 스트링은 스트링 선택 트랜지스터(SST), 복수개의 셀 트랜지스터(C1, …, Cn) 및 접지 선택 트랜지스터(GST)로 구성된다. 스트링 선택 트랜지스터(SST)들의 게이트 전극들은 하나의 스트링 선택라인(DSL)과 접속된다. 접지 선택 트랜지스터(GST)의 게이트 전극들은 하나의 접지 선택라인(SSL)과 접속된다. 각 스트링들의 제1 셀 트랜지스터의 콘트롤게이트 전극은 제1 워드라인(WL1)에 접속되고, 각 스트링들의 n번째 셀 트랜지스터(Cn)의 콘트롤게이트 전극은 n번째 워드라인(WLn)과 접속된다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트라인(B/L)과 접속되고, 접지 선택 트랜지스터(GST)의 소오스 영역은 공통 소오스 라인(134a)과 접속된다. 복수개의 비트라인(B/L)들은 복수개의 워드라인들(WL1, …, WLn)을 가로지르는 방향으로 배치된다. 공통 소오스라인(134a)은 접지 선택라인(SSL)과 평행한 방향으로 배치된다. 공통 소오스라인(134a)은 비트라인(B/L)들과 평행한 금속배선(150a)과 접속된다. 상기 금속배선(150a)은 공통 소오스라인(134a)을 주변회로 영역(미도시)과 연결시키기 위한 배선이다.
도 4 내지 도 7은 본 발명의 바람직한 실시예에 따른 낸드형 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 4를 참조하면, 셀 영역(cell)과 주변회로 영역(peri)으로 구분되는 P-형 반도체 기판(100)이 제공된다. 셀 영역(cell)의 반도체 기판(100) 내에는 트리플 N-웰(triple N-well; 102), 깊은 P-웰(104) 및 얕은 P-웰(106)이 형성되고, 주변회로 영역(peri)에는 N-웰(108)이 형성되어 있을 수 있다.
반도체 기판(100)의 소정 영역에 서로 평행한 복수개의 활성영역을 한정하는 소자분리막(미도시)을 형성한다. 상기 소자분리막은 로코스(local oxidation of silicon; LOCOS) 또는 트렌치 소자분리 공정으로 형성한다. 상기 활성 영역 상에 터널 산화막(110)을 형성한다.
터널 산화막(110)이 형성된 반도체 기판(100)의 셀 영역(cell) 상에 접지 선택라인 패턴(SSL), 복수개의 워드라인 패턴(WL) 및 스트링 선택라인 패턴(DSL)을 형성하고, 주변 회로 영역(peri)에 저전압 트랜지스터(LVP)의 게이트 패턴을 형성한다. 접지 선택라인 패턴(SSL)은 플로팅 게이트(112s), 게이트 절연막(114s), 콘트롤 게이트(116s), 실리사이드막(118s), 캐핑막(120s)이 순차적으로 적층된 구조를 갖는다. 스트링 선택라인 패턴(DSL)은 플로팅 게이트(112d), 게이트 절연막(114d), 콘트롤 게이트(116d), 실리사이드막(118d), 캐핑막(120d)이 순차적으로 적층된 구조를 갖는다. 저전압 트랜지스터(LVP)의 게이트 패턴은 플로팅 게이트(112p), 게이트 절연막(114p), 콘트롤 게이트(116p), 실리사이드막(118p), 캐핑막(120p)이 순차적으로 적층된 구조를 갖는다. 또한, 워드라인 패턴(WL)은 플로팅 게이트(112w), 게이트 절연막(114w), 콘트롤 게이트(116w), 실리사이드막(118w), 캐핑막(120w)이 순차적으로 적층된 구조를 갖는다. 플로팅 게이트(112s, 112w, 112d, 112p)와 콘트롤 게이트(116s, 116w, 116d, 116p)는 폴리실리콘막으로 형성할 수 있다. 캐핑막(120s, 120w, 120d, 120p)은 실리콘 질화막(Si3N4), 실리콘 옥시나이트라이드막(SiOC), 실리콘 산화막(SiO2)으로 형성할 수 있다. 실리사이드막(118s, 118w, 118d, 118p)은 텅스텐 실리사이드막으로 형성할 수 있다. 게이트 절연막(114s, 114w, 114d, 114p)은 실리콘 산화막(SiO2)/실리콘 질화막(Si3N4 )/실리콘 산화막(SiO2)이 순차적으로 적층된 구조의 ONO(Oxide-Nitride-Oxide) 절연막으로 형성할 수 있다.
저전압 트랜지스터(LVP)의 게이트 패턴 양측에 P-타입 불순물을 주입하여 소오스/드레인 영역(122)을 형성한다. 이어서, 접지 선택라인 패턴(SSL), 복수개의 워드라인 패턴(WL) 및 스트링 선택라인 패턴(DSL)을 이온주입 마스크로 사용하여 활성 영역에 N-타입 불순물을 주입하여 소오스/드레인 영역(124)을 형성한다. 접지 선택라인 패턴(SSL)과 인접하고 워드라인 패턴(WL)의 반대편의 활성 영역에 형성된 불순물 영역은 접지 선택 트랜지스터의 소오스 영역에 해당한다. 스트링 선택라인 패턴(DSL)과 인접하고 워드라인 패턴(WL)의 반대편의 활성 영역에 형성된 불순물 영역은 스트링 선택 트랜지스터의 드레인 영역에 해당한다.
반도체 기판(100) 전면에 TEOS(Tetra Ethyl Ortho Silicate)와 같은 절연막을 증착한 후, 에치백하여 접지 선택라인 패턴(SSL), 스트링 선택라인 패턴(DSL) 및 저전압 트랜지스터(LVP)의 게이트 패턴 측벽에 스페이서(126)를 형성한다.
스페이서(126), 접지 선택라인 패턴(SSL) 및 스트링 선택라인 패턴(DSL)을 이온주입 마스크로 사용하여 접지 선택 트랜지스터의 소오스 영역 및 스트링 선택 트랜지스터의 드레인 영역에 고농도의 N-타입 불순물을 주입하여 LDD(Lightly Doped Drain) 구조의 소오스/드레인을 형성한다.
주변 회로 영역(peri)의 저전압 트랜지스터(LVP)의 게이트 패턴을 식각하여 게이트 홀 패턴(128)을 형성한다. 상기 게이트 홀 패턴(128)은 게이트 절연막(114p)이 노출되도록 형성한다.
반도체 기판(100) 전면에 단차를 따라 제1 식각정지막(130)을 형성한다. 제1 식각정지막(130)은 후속 공정에서 형성되는 제1 층간절연막(132)에 대하여 식각선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성할 수 있다.
제1 식각정지막(130)이 형성된 반도체 기판(100) 상에 제1 층간절연막(132) 을 형성한다. 제1 층간절연막(132)은 USG(Un-doped Silicate Glass)막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Orthod Silicate)막, F-TEOS(Fluorine doped Tetra Ethyl Orthod Silicate)막, PSG(Phosphorus Silicate Glass)막, BPSG(Boro Phosphorus Silicate Glass)막 등으로 형성할 수 있다.
제1 층간절연막(132) 및 제1 식각정지막(130)을 패터닝하여 접지 선택 트랜지스터(GST)의 소오스를 노출시키는 공통 소오스라인 콘택(134)을 형성한다. 제1 층간절연막(132)과 제1 식각정지막(130)은 식각선택비를 갖는데, 이를 이용하여 자기정렬 콘택 형성방법에 의해 공통 소오스라인 콘택(134)을 형성한다. 즉, 공통 소오스라인 패턴을 정의하는 포토레지스트 패턴을 식각 마스크로 사용하여 제1 층간절연막(132)을 식각하는데, 식각시 제1 식각정지막(130)은 제1 층간절연막(132)에 대하여 식각선택비를 갖기 때문에 상부는 공통 소오스라인(132) 형태를 갖게 되고 제1 식각정지막(130)의 계면에서는 식각이 제1 식각정지막(130)의 프로파일을 따라 진행되게 되므로, 식각 프로파일의 형태는 상부는 공통 소오스라인(134) 패턴 형태로 형성되고 하부는 제1 식각정지막(132)의 프로파일을 따라 형성되게 된다. 이어서, 접지 선택 트랜지스터의 소오스를 노출시키기 위하여 제1 식각정지막(130)을 식각한다. 또한, 접지 선택 트랜지스터의 소오스를 노출시키는 공통 소오스라인 콘택을 형성할 때 동시에 스트링 선택 트랜지스터의 드레인을 노출시키는 드레인 콘택(136)도 형성한다. 종래에는 공통 소오스라인 콘택과 드레인 콘택을 따로 따로 형성하였으나, 본 발명의 실시예에서는 공통 소오스라인 콘택(134)을 형성할 때 드레인 콘택(136)도 같이 형성한다. 또한, 종래에는 드레인 콘택 형성을 위한 식각시 2층의 층간절연막을 식각하여야 하기 때문에 식각하여야 할 깊이가 깊었으나, 본 발명의 실시예에서는 드레인 콘택(136)의 깊이를 종래에 비하여 획기적으로 낮출 수 있어 식각의 어려움이 없을 뿐만 아니라 식각 타겟(etch target)이 줄어 들어 드레인 콘택(136) 형성을 위한 포토레지스트 두께 또한 낮게 가져갈 수 있어 공정 시간 및 공정 단가 측면에서 종래에 비하여 유리한 면이 있다.
도 5를 참조하면, 공통 소오스라인 콘택(134) 및 드레인 콘택(136)이 형성된 반도체 기판(100) 상에 도전막, 예컨대 도핑된 폴리실리콘막을 증착한다. 도전막을 화학기계적 연마(chemical mechanical polishing; CMP)하여 공통 소오스라인 콘택(134) 및 드레인 콘택(136) 내에 도전막이 매립된 공통 소오스 라인(134a) 및 드레인 콘택 플러그(136a)를 형성한다. 상기 화학기계적 연마는 제1 층간절연막(132)이 노출될 때까지 실시하는 것이 바람직하다. 종래에는 드레인 콘택에 실리콘 질화막으로 스페이서를 형성하여야 하였으나, 본 발명의 실시예에서는 드레인간 쇼트(short)가 발생하지 않기 때문에 드레인 콘택(136) 측벽에 스페이서를 형성할 필요가 없다. 따라서, 본 발명의 경우 종래에 비하여 스페이서 형성을 위한 실리콘 질화막 증착 공정 및 스페이서 형성을 위한 이방성 식각 공정을 생략할 수 있으므로 공정 스텝(step)이 감소하고 이에 따라 비용 절감 효과도 기대할 수 있다.
도 6을 참조하면, 공통 소오스 라인(134a) 및 드레인 콘택 플러그(136a)가 형성된 반도체 기판(100) 상에 제2 층간절연막(138)을 형성한다. 제2 층간절연막(138)은 USG(Un-doped Silicate Glass)막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Orthod Silicate)막, F-TEOS(Fluorine doped Tetra Ethyl Orthod Silicate)막, PSG(Phosphorus Silicate Glass)막, BPSG(Boro Phosphorus Silicate Glass)막 등으로 형성할 수 있다.
상기 제2 층간절연막(138)을 패터닝한 후, 상기 드레인 콘택 플러그(136a)와 연결되는 비트라인(도 3의 'B/L' 참조)을 형성하고, 상기 공통 소오스 라인(134a)과 연결되고 상기 비트라인(도 3의 'B/L' 참조)과 평행하게 배열되는 금속 배선(도 3의 '150a' 참조)을 형성한다.
이하에서는, 듀얼 다마신 공정을 이용하여 금속 배선(도 3의 "150a')과 비트라인(도 3의 'B/L')을 형성하는 방법에 대하여 설명한다.
제2 층간절연막(138) 상에 제2 식각정지막(140)을 형성한다. 제2 식각정지막(140)은 후속 공정에서 형성되는 제3 층간절연막(142)에 대하여 식각선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성할 수 있다.
제2 식각정지막(140) 상에 제3 층간절연막(142)을 형성한다. 제3 층간절연막(142)은 USG(Un-doped Silicate Glass)막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Orthod Silicate)막, F-TEOS(Fluorine doped Tetra Ethyl Orthod Silicate)막, PSG(Phosphorus Silicate Glass)막, BPSG(Boro Phosphorus Silicate Glass)막 등으로 형성할 수 있다.
셀 영역(cell)에 대하여 제3 층간절연막(142), 제2 식각 정지막(140), 제2 층간절연막(138)을 패터닝하여 공통 소오스라인(134a) 및 드레인 콘택 플러그(136a)를 노출시키는 비아홀과 트렌치를 포함하는 듀얼 다마신 패턴(144)을 형성한다. 동시에 주변 회로 영역(peri)에 대하여는 제3 층간절연막(142), 제2 식각정지막(140), 제2 층간절연막(138), 제1 층간절연막(132) 및 제1 식각정지막(130)을 패터닝하여 저전압 트랜지스터(LVP)의 소오스, 드레인, 게이트를 각각 노출시키는 비아홀과 트렌치를 포함하는 듀얼 다마신 패턴(144)을 형성한다. 듀얼 다마신 패턴(144)을 형성하는 방법은 반도체 기술 분야에서 통상의 지식을 가진 자에게 널리 알려져 있는 기술이기 때문에 여기서는 설명을 생략한다.
도 7을 참조하면, 듀얼 다마신 패턴(144)이 형성된 결과물 상에 단차를 따라 확산방지막(146)을 형성한다. 확산방지막(146)은 구리의 확산을 방지할 수 있는 Ta, W, Ti, TaN, WN, TiN, WSiN, TiSiN, TaSiN 등의 내화 금속(refractory metal) 계열의 금속 또는 금속 질화막을 사용하여 형성한다. 이들 박막은 층간 절연막(142, 138, 132)으로 후속 공정에서 형성될 금속막이 확산되는 것을 방지하며, 층간절연막(142, 138, 132)과의 부착력(adhesion)을 좋게 한다. 확산방지막(146)은 스퍼터링(sputtering)과 같은 물리기상증착(Physical Vapor Deposition; PVD) 방법 등을 사용하여 증착할 수 있다.
확산방지막(146) 상에 금속 씨드층(미도시)을 형성한다. 상기 금속 씨드층은 알루미늄(Al), 텅스텐(W), 구리(Cu) 등으로 형성할 수 있다.
이어서, 상기 금속 씨드층 상에 금속막(148)을 형성하여 듀얼 다마신 패턴(144)을 매립한다. 상기 금속막(148)은 전기도금법(electroplating) 또는 무전해 도금법(electroless plating)을 이용하여 형성할 수 있다. 상기 금속막(148)은 알루미늄(Al)막, 텅스텐(W)막, 구리(Cu)막 등일 수 있다.
다음에, 상기 금속막(148) 및 확산방지막(146)을 화학 기계적 연마하여 금속배선(150a, 150c, 150d, 150e) 및 비트라인(150b, 도 3의 'B/L' 참조)을 형성한다. 비트라인(150b)은 드레인 콘택 플러그(136a)와 전기적으로 연결된다. 금속배선(150a)는 공통 소오스라인(134a)과 전기적으로 연결되며, 비트라인(150b)에 평행하게 배열되며, 공통 소오스라인(134a)을 주변회로 영역과 연결시키기 위한 배선이다. 한편, 상기 화학 기계적 연마는 제3 층간절연막(116)이 노출될 때까지 실시한다. 상기 화학 기계적 연마에 의해 제3 층간절연막(142) 상부의 금속막(148), 상기 금속씨드층 및 확산방지막(146)이 제거되게 된다.
종래에는 공통 소오스라인 콘택과 드레인 콘택을 따로 따로 형성하였으나, 본 발명의 실시예에서는 공통 소오스라인 콘택을 형성할 때 드레인 콘택도 같이 형성한다. 또한, 종래에는 드레인 콘택 형성을 위한 식각시 2층의 층간절연막을 식각하여야 하기 때문에 식각하여야 할 깊이가 깊었으나, 본 발명의 실시예에서는 드레인 콘택의 깊이를 종래에 비하여 획기적으로 낮출 수 있어 식각의 어려움이 없을 뿐만 아니라 식각 타겟(etch target)이 줄어 들어 드레인 콘택 형성을 위한 포토레지스트 두께 또한 낮게 가져갈 수 있어 공정 시간 및 공정 단가 측면에서 종래에 비하여 유리한 면이 있다.
종래에는 드레인 콘택에 실리콘 질화막으로 스페이서를 형성하여야 하였으나, 본 발명의 실시예에서는 드레인간 쇼트(short)가 발생하지 않기 때문에 드레인 콘택 측벽에 스페이서를 형성할 필요가 없다. 따라서, 본 발명의 경우 종래에 비하여 스페이서 형성을 위한 실리콘 질화막 증착 공정 및 스페이서 형성을 위한 이방성 식각 공정을 생략할 수 있으므로 공정 스텝(step)이 감소하고 이에 따라 비용 절감 효과도 기대할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (4)

  1. 반도체 기판 상에 접지 선택라인 패턴, 복수개의 워드라인 패턴 및 스트링 선택라인 패턴을 형성하는 단계;
    상기 접지 선택라인 패턴, 상기 복수개의 워드라인 패턴 및 상기 스트링 선택라인 패턴 사이의 활성영역들에 불순물을 주입하여 상기 접지 선택라인 패턴과 인접하고 상기 워드라인 패턴과 반대편의 활성 영역에 공통 소오스라인과 연결되는 소오스 영역을 형성하고 상기 스트링 선택라인 패턴과 인접하고 상기 워드라인 패턴과 반대편의 활성 영역에 비트라인과 연결되는 드레인 영역을 형성하는 단계;
    상기 소오스 영역 및 드레인 영역이 형성된 결과물 상에 제1 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 및 상기 식각정지막을 패터닝하여 상기 소오스 영역을 노출시키는 공통 소오스라인 콘택과 상기 드레인 영역을 노출시키는 드레인 콘택을 형성하는 단계;
    도전물질을 증착한 후, 화학기계적 연마하여 상기 공통 소오스 라인 콘택을 채우는 공통 소오스 라인을 형성하고 상기 드레인 콘택을 채우는 드레인 콘택 플러그를 동시에 형성하는 단계;
    제2 층간절연막을 형성하는 단계; 및
    상기 제2 층간절연막을 패터닝한 후, 상기 드레인 콘택 플러그와 연결되는 비트라인을 형성하고, 상기 공통 소오스 라인과 연결되고 상기 비트라인과 평행하게 배열되는 금속 배선을 형성하는 단계를 포함하는 낸드형 플래쉬 메모리 소자의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 제2 층간절연막을 형성하는 단계 후에,
    제2 식각정지막 및 제3 층간절연막을 순차적으로 형성하는 단계; 및
    상기 제3 층간절연막, 상기 제2 식각정지막 및 상기 제2 층간절연막을 패턴닝하여 상기 공통 소오스 라인 및 상기 드레인 콘택 플러그를 노출시키는 비아홀과 트렌치를 포함하는 듀얼 다마신 패턴을 형성하는 단계를 더 포함하며,
    상기 듀얼 다마신 패턴 내에 도전물질을 매립하여 상기 드레인 콘택 플러그와 연결되는 비트라인을 형성하고, 상기 공통 소오스 라인과 연결되고 상기 비트라인과 평행하게 배열되는 금속 배선을 형성하는 단계를 포함하는 낸드형 플래쉬 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 소오스 영역 및 드레인 영역을 형성하는 단계 후 상기 제1 식각정지막을 형성하는 단계 전에, 절연막을 증착한 후 이방성 건식 식각하여 상기 접지 선택라인 패턴의 측벽, 상기 스트링 선택라인 패턴 측벽에 스페이서를 형성하는 단계를 더 포함하는 낸드형 플래시 메모리 소자의 제조방법.
  4. 제3항에 있어서, 상기 스페이서를 형성한 후 상기 제1 식각정지막을 형성하는 단계 전에, 상기 스페이서를 이온 주입 마스크로 사용하여 이온을 주입하여 상기 소오스 영역 및 상기 드레인 영역을 LDD 구조의 불순물 영역으로 형성하는 낸드형 플래쉬 메모리 소자의 제조방법.
KR1020040048835A 2004-06-28 2004-06-28 낸드형 플래쉬 메모리 소자의 제조방법 KR20060000022A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040048835A KR20060000022A (ko) 2004-06-28 2004-06-28 낸드형 플래쉬 메모리 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040048835A KR20060000022A (ko) 2004-06-28 2004-06-28 낸드형 플래쉬 메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20060000022A true KR20060000022A (ko) 2006-01-06

Family

ID=37103376

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040048835A KR20060000022A (ko) 2004-06-28 2004-06-28 낸드형 플래쉬 메모리 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20060000022A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772687B1 (ko) * 2006-04-28 2007-11-02 주식회사 하이닉스반도체 반도체 소자 제조방법
KR100809328B1 (ko) * 2006-07-19 2008-03-05 삼성전자주식회사 비휘발성 메모리 집적 회로 장치의 제조 방법 및 이를통해서 제조된 비휘발성 메모리 집적 회로 장치
KR100822806B1 (ko) * 2006-10-20 2008-04-18 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR100833443B1 (ko) * 2006-05-29 2008-05-29 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR20140009711A (ko) * 2012-07-12 2014-01-23 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772687B1 (ko) * 2006-04-28 2007-11-02 주식회사 하이닉스반도체 반도체 소자 제조방법
US7435677B2 (en) 2006-04-28 2008-10-14 Hynix Semiconductor Inc. Method for fabricating semiconductor device
KR100833443B1 (ko) * 2006-05-29 2008-05-29 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100809328B1 (ko) * 2006-07-19 2008-03-05 삼성전자주식회사 비휘발성 메모리 집적 회로 장치의 제조 방법 및 이를통해서 제조된 비휘발성 메모리 집적 회로 장치
US7535052B2 (en) 2006-07-19 2009-05-19 Samsung Electronics Co., Ltd. Method of fabricating non-volatile memory integrated circuit device and non-volatile memory integrated circuit device fabricated using the same
KR100822806B1 (ko) * 2006-10-20 2008-04-18 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
US7572684B2 (en) 2006-10-20 2009-08-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming the same
KR20140009711A (ko) * 2012-07-12 2014-01-23 삼성전자주식회사 반도체 장치 및 그 제조 방법

Similar Documents

Publication Publication Date Title
US6376876B1 (en) NAND-type flash memory devices and methods of fabricating the same
US7339242B2 (en) NAND-type flash memory devices and fabrication methods thereof
CN100521185C (zh) 用于半导体器件的互连结构及其形成方法
US6936885B2 (en) NAND-type flash memory devices and methods of fabricating the same
US20060033215A1 (en) Diffusion barrier process for routing polysilicon contacts to a metallization layer
US7888798B2 (en) Semiconductor devices including interlayer conductive contacts and methods of forming the same
US8330203B2 (en) Nonvolatile semiconductor memory device in which decrease in coupling ratio of memory cells is suppressed
US6790729B1 (en) Method of manufacturing NAND flash memory device
JP2003188252A (ja) 半導体装置及びその製造方法
US20100237504A1 (en) Methods of Fabricating Semiconductor Devices Having Conductive Wirings and Related Flash Memory Devices
US7888804B2 (en) Method for forming self-aligned contacts and local interconnects simultaneously
US20060231822A1 (en) Flash memory devices and methods of fabricating the same
US6930001B2 (en) Method for manufacturing NAND flash device
JP2010080853A (ja) 不揮発性半導体記憶装置およびその製造方法
US20090035907A1 (en) Method of forming stacked gate structure for semiconductor memory
US6534818B2 (en) Stacked-gate flash memory device
JP4195058B2 (ja) ビット線構造およびその製造方法
US7825497B2 (en) Method of manufacture of contact plug and interconnection layer of semiconductor device
US6528841B2 (en) NAND type flash memory device having dummy region
US20080146014A1 (en) Self aligned contact
KR20060000022A (ko) 낸드형 플래쉬 메모리 소자의 제조방법
US7880216B2 (en) Flash memory device and method of fabricating the same
JP4843521B2 (ja) 半導体記憶装置の製造方法
KR20050086294A (ko) 낸드 플래쉬 메모리 소자의 제조 방법
KR20070000598A (ko) 불휘발성 반도체 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid