KR20070000598A - 불휘발성 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

향상된 신뢰성 및 전기적인 특성을 갖는 불휘발성 반도체 메모리 장치 및 그 제조 방법이 개시된다. 상기 메모리 장치는, 셀 영역 및 주변 회로 영역을 갖는 기판, 기판 상에 형성된 게이트 구조물들, 게이트 구조물을 덮으면서 기판 상에 형성된 절연막, 절연막을 통하여 셀 영역에 접촉되는 제1 콘택 구조물, 그리고 절연막을 통하여 주변 회로 영역에 접촉되는 제2 콘택 구조물을 포함한다. 제1 콘택 구조물은 제1 도전막 패턴, 제2 도전막 패턴 및 제1 스페이서를 구비하며, 제2 콘택 구조물은 제3 도전막 패턴 및 제2 스페이서를 구비한다. 기판의 셀 영역에 제1 콘택 구조물을 형성하여 비트 라인과 제1 콘택 구조물 사이에 정렬 에러가 발생하더라도 제1 콘택 구조물과 비트 라인 사이의 단락을 방지할 수 있는 동시에 인접하는 제1 콘택 구조물들 사이에 브리지가 발생하는 현상을 방지할 수 있다.

Description

불휘발성 반도체 메모리 장치 및 그 제조 방법{Non-volatile semiconductor memory device and method of manufacturing the same}
도 1 및 도 2는 종래의 불휘발성 반도체 메모리 장치의 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 장치의 단면도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100：기판 125：제1 게이트 구조물
130：제2 게이트 구조물 135：제3 게이트 구조물
140：제4 게이트 구조물 145：절연막
160：예비 제1 도전막 패턴 161：제1 도전막 패턴
162：제1 스페이서 164：제2 도전막 패턴
172：제2 스페이서 175：제3 도전막 패턴
180：제1 콘택 구조물 181：제2 콘택 구조물
C：셀 영역 P：주변 회로 영역
본 발명은 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 콘택 구조물과 배선 사이의 단락 현상을 방지할 수 있는 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM(Dynamic Random Access Memory) 장치 및 SRAM(Static Random Access Memory) 장치와 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와 불휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다. 상기 불휘발성 메모리 장치는 데이터가 입력되면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는다. 이러한 불휘발성 메모리 장치로서 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 및 플래시(flash) 메모리 장치가 개발되어 있다. 상기 플래시 메모리 장치는 고속으로 전기적 소거가 가능한 EEPROM 장치의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하는 장치이다.
상기 플래시 메모리 장치를 회로적 관점에서 살펴보면, N개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트 라인(bit line)과 접지 라인(ground line) 사이에 병렬로 연결되어 있는 구조를 갖는 NAND형 플래시 장치와 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조를 갖는 NOR형 플래시 장치로 구분할 수 있다. 상기 NOR 형 플래시 장치는 고속 동작에 유리한 반면, 상기 NAND형 플래시 장치는 고집적화에 유리하다.
종래의 플래시 메모리 장치의 제조 방법에 따르면, 반도체 기판의 액티브 영역 상에 터널 산화막을 형성한 후, 상기 터널 산화막 상에 플로팅 게이트를 형성한다. 이어서, 상기 플로팅 게이트 상에 유전막 및 컨트롤 게이트를 순차적으로 형성한 다음, 상기 플로팅 게이트에 인접하는 반도체 기판에 불순물 이온을 주입하여 불순물 영역들을 형성한다. 이러한 종래의 플래시 메모리 장치에 있어서, 메모리 셀은 반도체 기판 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와 플로팅 게이트의 상부에 유전막을 개재하여 형성된 컨트롤 게이트를 포함하는 적층형 게이트 구조를 갖는다. 이와 같은 구조를 갖는 플래시 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 드레인 영역에 소정의 전압을 인가하여 상기 플로팅 게이트 내부에 전자들이 저장됨으로써 이루어진다.
종래의 NAND형 플래시 메모리 장치의 제조 방법에 따르면, 먼저 통상의 소자분리 공정에 의해 필드 영역과 액티브 영역이 정의된 반도체 기판 상에 터널 산화막을 형성한다. 상기 터널 산화막 상에 플로팅 게이트용 제1 도전층을 증착한 후, 사진 식각 공정으로 상기 필드 영역 상의 제1 도전층을 식각한다. 제1 도전층 상에 ONO 유전막을 형성한 후, 그 상부에 컨트롤 게이트로 사용되어질 제2 도전층을 순차적으로 형성한다. 이어서, 상기 제2 도전층, 상기 ONO 유전막 및 상기 제1 도전층을 연속적으로 식각함으로써 메모리 셀 트랜지스터들 및 선택 트랜지스터들의 게이트들을 형성한다.
다음에, 상기 기판 상에 산화물로 이루어진 제1 층간 절연막을 형성한 후, 사진식각 공정으로 상기 층간 절연막을 식각하여 서로 이웃하는 접지 선택 트랜지스터들 사이에는 공통 소오스 라인을 형성하고, 인접하는 스트링 선택 트랜지스터들 사이에는 비트 라인 콘택을 형성한다.
상기 공통 소오스 라인 및 비트 라인 콘택이 형성된 결과물 전면에 산화물로 구성된 제2 층간 절연막을 형성한다. 제2 층간 절연막을 사진 식각 공정으로 식각하여 상기 기판의 주변 회로 영역을 노출시키는 금속 콘택홀을 형성한다. 상기 금속 콘택홀을 덮으면서 텅스텐과 같은 금속을 사용하여 도전막을 형성한다. 상기 제2 층간 절연막의 표면이 노출되도록 상기 도전막을 식각하여 상부 배선에 연결되는 금속 콘택을 형성한다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 비트 라인 콘택 형성 시의 문제점을 설명하기 위한 단면도를 도시한 것이다.
도 1을 참조하면, 액티브 영역과 필드 영역(도시하지 않음)이 정의된 기판(1) 상에 게이트 구조물들(도시되지 않음)을 형성한 다음, 상기 게이트 구조물들을 덮으면서 기판(1) 상에 층간 절연막(3)을 형성한다.
층간 절연막(3)을 식각하여 기판(1)의 액티브 영역을 노출시키는 비트 라인 콘택홀을 형성한 후, 상기 비트 라인 콘택홀을 매립하는 비트 라인 콘택(5)을 형성한다. 비트 라인 콘택(5)은 도핑된 폴리실리콘 등의 도전 물질을 사용하여 형성된다. 절연막(3) 상에는 비트 라인 콘택(5)에 접촉되는 비트 라인(7)이 형성된다.
그러나, 전술한 종래의 불휘발성 반도체 메모리 장치의 제조 방법에 있어서, 비트 라인 콘택(7)을 형성한 후, 비트 라인 콘택(5)에 접촉되는 비트 라인(7)을 형성하기 위한 식각 공정 동안 도 1에 도시한 바와 같이 하부의 비트 라인 콘택(5)이 식각 손상을 받게 된다. 비트 라인 콘택(5)이 식각으로 인한 손상을 입게 되면, 비트 라인(7)과 비트 라인 콘택(5) 사이에 단락이 발생하여 불휘발성 반도체 메모리 장치의 전기적인 결함을 유발하게 된다. 또한, 비트 라인(7)을 형성하기 위한 식각 공정 동안 층간 절연막(3)도 식각 손상을 입기 때문에 인접하는 비트 라인 콘택(5)들 사이의 간격이 지나치게 줄어든다. 이와 같이, 인접하는 비트 라인 콘택(5)들 사이의 간격이 감소할 경우, 후속하는 세정 공정 동안 층간 절연막(3)을 통하여 인접하는 비트 라인 콘택들(5)이 서로 연결되는 브리지 현상이 발생하며, 결국 불휘발성 반도체 메모리 장치의 전기적 특성 및 신뢰성이 크게 저하된다.
도 2는 종래의 불휘발성 반도체 메모리 장치의 금속 콘택 형성시의 문제점을 설명하기 위한 단면도를 도시한 것이다.
도 2를 참조하면, 기판(10)의 주변 회로 영역에 형성된 게이트 구조물(35)에 접촉되게 금속 콘택(50)이 형성된다. 게이트 구조물(35)은 터널 산화막 패턴(15), 플로팅 게이트(20), 유전막 패턴(25) 및 컨트롤 게이트(30)를 구비한다. 게이트 구조물(35)을 덮으면서, 층간 절연막(40)을 형성한 다음, 층간 절연막(40)을 관통하여 기판(10)을 노출시키는 금속 콘택홀(45)을 형성한다. 금속 콘택홀(45)에 도전 물질을 매립하여 금속 콘택(50)을 형성한다.
그러나, 상술한 종래의 불휘발성 반도체 메모리 장치에 있어서, 디자인 룰이 감소함에 따라 주변 회로 영역의 금속 콘택홀(45)의 형성 시에 인접하는 게이트 구 조물(35)들 사이의 오버랩 마진도 감소한다. 이에 따라, 금속 콘택(50)이 게이트 구조물(35)에 접촉되는 정렬 에러가 빈번하게 발생된다. 금속 콘택(50)과 게이트 구조물(35)들 사이에 전기적인 단락이 발생할 경우, 결국 불휘발성 반도체 메모리 장치의 전기적 결함이 유발된다. 또한, 층간 절연막(40)의 두께는 증가하는 반면 금속 콘택(50)의 직경은 점차 감소하기 때문에 금속 콘택(50)을 형성하기 위한 금속 콘택홀(45)의 종횡비(aspect ratio)가 지나치게 증가하여 금속 콘택홀(45)이 형성되지 않거나 금속 콘택홀(45)에 보잉(bowing) 현상이 발생하는 문제점이 있다.
따라서 본 발명의 제1 목적은, 콘택 구조물들의 구조를 개선하여 향상된 신뢰성 및 전기적인 특성을 갖는 불휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 제2 목적은, 콘택 구조물들의 구조를 개선하여 향상된 신뢰성 및 전기적인 특성을 갖는 불휘발성 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 장치는, 셀 영역 및 주변 회로 영역을 갖는 기판, 상기 기판 상에 형성된 게이트 구조물들, 상기 게이트 구조물을 덮으면서 상기 기판 상에 형성된 절연막, 상기 절연막을 통하여 상기 기판의 셀 영역에 접촉되는 제1 콘택 구조물, 그리고 상기 절연막을 통하여 상기 기판의 주변회로 영역에 접촉되는 제2 콘택 구조물을 포함한다. 상기 제1 콘택 구조물은 상기 기판의 셀 영역에 접촉되는 제1 도전막 패턴, 상기 제1 도전막 패턴 상에 형성된 제2 도전막 패턴 및 상기 제2 도전막 패턴의 측벽 상에 형성된 제1 스페이서를 구비한다. 상기 제2 콘택 구조물은 상기 기판의 주변회로 영역에 접촉되는 제3 도전막 패턴 및 상기 제3 도전막 패턴의 측벽 상에 형성된 제2 스페이서를 구비한다. 예를 들면, 상기 제1 콘택 구조물은 비트 라인에 접촉되며, 상기 제2 콘택 구조물은 상부 금속 배선에 접촉된다.
전술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 방법에 있어서, 셀 영역 및 주변 회로 영역을 갖는 기판 상에 게이트 구조물들을 형성한 후, 상기 게이트 구조물들을 덮으면서 상기 기판 상에 절연막을 형성한다. 상기 절연막을 부분적으로 식각하여 상기 셀 영역을 노출시키는 제1 콘택홀 및 상기 주변 회로 영역을 노출시키는 제2 콘택홀을 형성한 다음, 상기 제1 콘택홀 내에 제1 도전막 패턴, 제2 도전막 패턴 및 제1 스페이서를 포함하는 제1 콘택 구조물을 형성한다. 상기 제2 콘택홀 내에는 상기 제2 콘택홀 내에 제3 도전막 패턴 및 제2 스페이서를 포함하는 제2 콘택 구조물이 형성된다. 예를 들면, 상기 제2 도전막 패턴과 상기 제3 도전막 패턴은 동시에 형성되며, 상기 제1 스페이서와 상기 제2 스페이서는 동시에 형성된다.
본 발명에 따르면, 기판의 셀 영역에 제1 및 제2 도전막 패턴과 제1 스페이서를 구비하는 제1 콘택 구조물을 형성함으로써, 비록 비트 라인과 제1 콘택 구조물 사이에 정렬 에러가 발생하더라도 제1 콘택 구조물과 비트 라인 사이의 단락을 방지할 수 있는 동시에 인접하는 제1 콘택 구조물들 사이에 브리지가 발생하는 현상을 방지할 수 있다. 이에 따라, 이러한 제1 콘택 구조물을 포함하는 불휘발성 반 도체 메모리 장치의 신뢰성을 개선할 수 있다. 또한, 기판의 주변 회로 영역에 상기 제1 콘택 구조물과 동시에 상부 금속 배선에 접촉되며, 제3 도전막 패턴 및 제2 스페이서를 구비하는 제2 콘택 구조물을 형성하기 때문에, 불휘발성 반도체 메모리 장치의 제조 공정을 단순화하면서 제조 비용을 절감할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 불휘발성 반도체 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환 적으로 사용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 장치의 단면도를 도시한 것이다.
도 3을 참조하면, 상기 불휘발성 반도체 메모리 장치는, 기판(100)의 셀 영역(C)에 배치된 복수의 셀 트랜지스터들, 상기 셀 트랜지스터들에 인접하여 셀 영역(C)의 일측에 배치된 스트링 선택 트랜지스터들, 그리고 상기 셀 트랜지스터들에 인접하여 셀 영역(C)의 타측에 배치된 접지 선택 트랜지스터들을 구비한다.
상기 스트링 선택 트랜지스터들은 각기 제1 게이트 구조물(125)을 포함하며, 제1 게이트 구조물(125)은 제1 게이트 절연막 패턴(105a), 제1 플로팅 게이트(110a), 제1 유전막 패턴(115a) 및 제1 컨트롤 게이트(120a)를 구비한다. 각 제1 게이트 구조물들(125)에 인접하는 반도체 기판(100)에는 제1 소오스/드레인 영역들(도시되지 않음)이 형성된다.
상기 셀 트랜지스터들은 각기 제2 게이트 구조물(130)을 구비하며, 각 제2 게이트 구조물(130)은 제2 게이트 절연막 패턴(105b), 제2 플로팅 게이트(110b), 제2 유전막 패턴(115b) 및 제2 컨트롤 게이트(120b)를 포함한다. 각 제2 게이트 구조물들(130)에 인접하는 반도체 기판(100)에는 제2 소오스/드레인 영역들(도시되지 않음)이 형성된다.
또한, 상기 접지 선택 트랜지스터들은 각기 제3 게이트 구조물(135)을 포함하며, 제3 게이트 구조물(135)은 각기 제3 게이트 절연막 패턴(105c), 제3 플로팅 게이트(110c), 제3 유전막 패턴(115c) 및 제3 컨트롤 게이트(120c)를 포함한다. 마 찬가지로, 제3 게이트 구조물들(135)에 인접하는 반도체 기판(100)에는 제3 소오스/드레인 영역들(도시되지 않음)이 형성된다.
한편, 기판(100)의 주변 회로 영역(P)에는 제4 게이트 절연막 패턴(105d), 제4 플로팅 게이트(110d), 제4 유전막 패턴(115d) 및 제4 컨트롤 게이트(120d)를 갖는 제4 게이트 구조물(140)을 포함하는 주변 회로 트랜지스터가 배치된다.
상기 셀 트랜지스터들, 상기 스트링 선택 트랜지스터들, 상기 접지 선택 트랜지스터들 및 상기 주변 회로 트랜지스터를 덮으면서 기판(100)의 셀 영역(C) 및 주변 회로 영역(P) 상에는 절연막(145)이 형성된다. 절연막(145)은 BPSG(Boro-Phosphor Silicate Glass), PSG(Phosphor Silicate Glass), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable OXide), PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), 또는 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 산화물 등과 같은 산화물을 포함한다. 예를 들면, 절연막(145)은 제1 내지 제4 게이트 구조물들(125, 130, 135, 140) 사이의 갭들을 용이하게 매립할 수 있는 HDP-CVD 산화물 또는 USG로 이루어진다. 본 발명의 일 실시예에 있어서, 제1 내지 제4 게이트 구조물들(125, 130, 135, 140)의 높이가 각기 약 3,500Å 정도일 경우, 절연막(145)은 기판(100)의 상면으로부터 약 5,000Å 정도의 두께를 가진다.
상기 불휘발성 반도체 메모리 장치는 상기 스트링 선택 트랜지스터들 사이의 절연막(145)을 관통하여 기판(100)의 소정 영역에 접촉되는 제1 콘택 구조물(180), 주변 회로 영역(P)의 절연막(145)을 관통하여 기판(100)의 소정 영역에 접촉되는 제2 콘택 구조물(181), 그리고 상기 접지 선택 트랜지스터들 사이의 절연막(145)을 관통하여 기판(100)의 소정 영역에 접촉되는 제3 콘택 구조물(165)을 더 구비한다.
제1 콘택 구조물(180)은 비트 라인(도시되지 않음)에 연결되며, 제2 콘택 구조물(181)은 상부 금속 배선에 연결된다. 제3 콘택 구조물(165)은 공통 소오스 라인에 연결된다.
제1 콘택 구조물(180)은 상기 스트링 선택 트랜지스터들 사이의 반도체 기판(100)에 접촉되는 제1 도전막 패턴(161), 제1 도전막 패턴(161) 상에 형성된 제2 도전막 패턴(164) 및 제2 도전막 패턴(164)의 측벽에 형성된 제1 스페이서(162)를 포함한다. 제2 콘택 구조물(181)은 제4 게이트 구조물(140)에 인접하는 주변 회로 영역(P)의 기판(100)에 접촉되는 제3 도전막 패턴(175) 및 제3 도전막 패턴(175)의 측벽 상에 형성된 제2 스페이서(172)를 포함한다. 제3 콘택 구조물(165)은 스페이서를 구비하지 않고 접지 선택 트랜지스터들 사이의 기판(100)에 접촉되는 제4 도전막 패턴을 구비한다.
제1 도전막 패턴(161) 및 상기 제4 도전막 패턴은 도핑된 폴리실리콘과 같은 제1 도전성 물질로 이루어지며, 제2 도전막 패턴(164) 및 제3 도전막 패턴(175)은 금속 또는 도전성 금속 질화물로 구성된다. 예를 들면, 제2 및 제3 도전막 패턴(164, 175)은 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 구리(Cu), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 티타늄-알루미늄 질화물(TiAlN) 등으로 이루어진다.
제1 및 제2 스페이서(162, 172)는 각기 절연막(145)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 제1 및 제2 스페이서(162, 172)는 각기 실리 콘 질화물과 같은 질화물로 구성된다.
제1 도전막 패턴(161) 상에 제1 스페이서(162) 및 제2 도전막 패턴(164)을 형성하기 때문에, 후속하는 상기 비트 라인을 형성하기 위한 식각 공정에서 비록 비트 라인과 제2 도전막 패턴(164) 사이에 정렬 에러가 발생하더라도 제2 도전막 패턴(164)이 식각되어 상기 비트 라인과 제1 콘택 구조물(180)이 연결되지 못하는 현상을 방지할 수 있다. 또한, 제1 스페이서(162)로 인하여 제1 콘택 구조물(180) 및 상기 비트 라인을 형성하기 위한 식각 공정들 동안 절연막(145)이 식각되어 인접하는 제1 콘택 구조물들(180)이 서로 연결되어 불휘발성 반도체 메모리 장치의 전기적인 단락을 유발하게 되는 현상을 방지할 수 있다. 즉, 절연막(145)에 식각 손상이 발생할 경우, 인접하는 제1 콘택 구조물들(180) 사이의 간격이 지나차게 작아지기 때문에 후속하는 세정 공정에서 인접하는 제1 콘택 구조물들(180)이 서로 연결되어 전기적인 단락을 유발할 수 있다. 그러나, 상술한 바와 같이 제1 스페이서(162)가 제1 도전막 패턴(161) 상에 위치하기 때문에, 절연막(145)의 식각 손상을 방지하여 인접하는 제1 콘택 구조물들(180) 사이에 발생되는 브리지 현상을 방지할 수 있다. 또한, 제1 콘택 구조물(180)의 제1 스페이서(162)와 제2 콘택 구조물(181)의 제2 스페이서(172)가 동시에 형성되기 때문에, 불휘발성 반도체 메모리 장치의 제조 공정을 간략화하면서 제1 콘택 구조물(180)과 상기 비트 라인 사이의 단락 현상 및 인접하는 제1 콘택 구조물들(180) 사이의 브리지 현상을 효과적으로 방지할 수 있다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 장 치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 4a 내지 도 4f에 있어서, 도 3과 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 4a를 참조하면, 실리콘 웨이퍼 또는 SOI 등과 같은 반도체 기판(100) 상에 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 공정을 통해 소자 분리막(도시되지 않음)을 형성하여, 반도체 기판(100)을 셀 영역(C) 및 주변 회로 영역(P)으로 구분하는 한편, 셀 영역(C)에 액티브 영역을 정의한다.
열산화(thermal oxidation) 공정 또는 화학 기상 증착(CVD) 공정 등을 이용하여 반도체 기판(100) 상에 터널 산화막 패턴들에 해당되는 제1 내지 제4 게이트 구조물들(125, 130, 135, 140)의 제1 내지 제4 게이트 절연막 패턴들(105a, 105b, 105c, 105d)을 형성한다. 여기서, 제1 게이트 구조물들(125)은 셀 영역(C)의 스트링 선택 트랜지스터를 구성하고, 제2 게이트 구조물들(130)은 셀 영역(C)의 셀 트랜지스터를 이루게 되며, 제3 게이트 구조물들(135)은 셀 영역(C)의 접지 선택 트랜지스터를 구성한다. 한편, 주변 회로 영역(P)에는 셀 영역(C)에 위치하는 상기 트랜지스터들을 구동시키기 위한 제4 게이트 구조물(140)이 위치한다.
본 발명의 다른 실시예에 따르면, 제1 및 제3 게이트 구조물들(125, 135)의 제1 및 제3 게이트 절연막 패턴들(105a, 105c)과 제2 게이트 구조물들(130)의 제2 게이트 절연막 패턴들(105b)의 두께를 서로 다르게 하기 위하여, 반도체 기판(100) 상에 추가 게이트 절연막을 형성한 다음, 제2 게이트 구조물들(130)이 형성될 부분의 반도체 기판(100) 상의 추가 게이트 절연막을 제거한다. 이어서, 상기 추가 게이트 절연막 및 반도체 기판(100) 상에 게이트 절연막을 형성한 후, 상기 게이트 절연막 및 추가 게이트 절연막을 식각하여 제1 내지 제4 게이트 절연막 패턴들(105a, 105b, 105c, 105d)을 형성한다. 이에 따라, 상기 스트링 선택 트랜지스터들의 제1 게이트 구조물들(125) 및 상기 접지 선택 트랜지스터들의 제3 게이트 구조물들(135)에 비하여 셀 트랜지스터들의 제2 게이트 구조물들(130)은 얇은 두께의 제2 게이트 절연막 패턴들(105b)을 구비한다.
제1 내지 제4 게이트 절연막 패턴들(105a, 105b, 105c, 105d)이 형성된 기판(100) 상에 플로팅 게이트용 도전막을 형성한다. 상기 플로팅 게이트용 도전막은 폴리실리콘 또는 아몰퍼스 실리콘을 사용하여 형성된다. 또한, 상기 플로팅 게이트용 도전막은 화학 기상 증착 공정 또는 원자층 적층 공정 등을 이용하여 제1 내지 제4 게이트 절연막 패턴들(105a, 105b, 105c, 105d)의 상면으로부터 약 300∼700Å 정도의 두께로 형성된다. 본 발명의 일 실시예에 따르면, 제1 내지 제4 게이트 절연막 패턴들(105a, 105b, 105c, 105d)이 형성된 기판(100) 상에 폴리실리콘막을 형성한 후, POCl3 확산 공정, 이온 주입 공정, 또는 인-시튜(in-situ) 도핑 공정을 통하여 상기 폴리실리콘막에 불순물을 도핑하여 상기 플로팅 게이트용 도전막을 형성한다.
상기 플로팅 게이트용 도전막 상에 유전막을 형성한다. 상기 유전막은 산화물/질화물/산화물(Oxide/Nitride/Oxide)이 차례로 적층된 ONO 구조를 가질 수 있다. 또한, 상기 유전막은 얇은 등가 산화막 두께(Equivalent Oxide Thickness; EOT)를 유지하면서 상기 유전막을 통하여 발생되는 누설 전류를 줄일 수 있도록 고 유전율을 갖는 물질을 사용하여 형성할 수 있다. 이 경우, 상기 유전막은 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 티타늄 산화물, 루비듐 산화물, 마그네슘 산화물, 스트론튬 산화물, 보론 산화물, 납 산화물 또는 칼슘 산화물 등을 사용하여 형성될 수 있다. 또한, 상기 유전막은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 물질로 이루어진 박막이 순차적으로 적층된 다층 구조를 가질 수 있다.
상기 유전막 상에는 컨트롤 게이트용 도전막이 형성된다. 본 발명의 일 실시예에 따르면, 상기 컨트롤 게이트용 도전막은 도핑된 폴리실리콘 또는 금속과 같은 도전 물질을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 상기 컨트롤 게이트용 도전막은 도핑된 폴리실리콘막 및 금속 실리사이드막으로 구성된 폴리사이드 구조를 가질 수 있다. 또한, 상기 컨트롤 게이트용 도전막은 화학 기상 증착 공정, 원자층 적층 공정, 스퍼터링 공정 등을 사용하여 형성된다.
상기 컨트롤 게이트용 도전막, 상기 유전막 및 상기 플로팅 게이트용 도전막을 순차적으로 패터닝하여 기판(100)의 셀 영역(C) 및 주변 회로 영역(P) 상에 제1 내지 제4 게이트 구조물들(125, 130, 135, 140)을 형성한다. 제1 게이트 구조물들(125)은 각기 제1 게이트 절연막 패턴들(105a, 105b) 상에 형성된 제1 플로팅 게이트(110a), 제1 유전막 패턴(115a) 및 제1 컨트롤 게이트(120a)를 포함한다. 제2 게이트 구조물들(130)은 각기 제2 게이트 절연막 패턴들(105b) 상에 차례로 형성된 제2 플로팅 게이트(110b), 제2 유전막 패턴(115b) 및 게2 컨트롤 게이트(120b)를 포함한다. 또한, 제3 게이트 구조물들(135)은 각기 제3 게이트 절연막 패턴들 (105c) 상에 순차적으로 형성된 제3 플로팅 게이트(110c), 제3 유전막 패턴(120c) 및 제3 컨트롤 게이트(120c)를 구비한다, 한편, 주변 회로 영역(P)의 제4 게이트 구조물(140)은 제4 게이트 절연막 패턴(105d) 상에 형성된 제4 플로팅 게이트(110d), 제4 유전막 패턴(115d) 및 제4 컨트롤 게이트(120d)를 포함한다.
셀 영역(C)에 위치하는 제1 내지 제3 게이트 구조물들(125, 130, 135)에 인접하는 반도체 기판(100)의 부분들에 이온 주입 공정을 이용하여 제1 내지 제3 소오스/드레인 영역들(도시되지 않음)을 형성한다. 이에 따라, 셀 영역(C)에는 제1 게이트 구조물들(125)과 제1 소오스/드레인 영역들을 포함하는 스트링 선택 트랜지스터들, 제2 게이트 구조물들(130)과 제2 소오스/드레인 영역들을 포함하는 셀 트랜지스터들, 그리고 제3 게이트 구조물들(135)과 제3 소오스/드레인 영역들을 구비하는 접지 선택 트랜지스터들이 형성된다. 여기서, 셀 영역(C)의 중앙부에는 상기 셀 트랜지스터들이 형성되며, 상기 스트링 선택 트랜지스터들 및 상기 접지 선택 트랜지스터들은 각기 상기 셀 트랜지스터들에 인접하여 셀 영역(C)의 일측 및 타측에 위치한다.
본 발명의 다른 실시예에 따르면, 자기 정렬된 셸로우 트렌치 소자분리(Self-Aligned Shallow Trench Isolation; SA-STI) 공정을 이용하여 기판(100)에 상기 액티브 영역을 정의하는 동시에 기판(100) 상에 제1 내지 제4 플로팅 게이트들(110a, 110b, 110c, 110d)을 형성할 수 있다. 즉, 상기 플로팅 게이트용 도전막상에 하드 마스크를 형성한 다음, 상기 하드 마스크를 식각 마스크로 이용하여 상기 플로팅 게이트용 도전막, 상기 게이트 절연막 및 기판(100)의 일부를 연속적으 로 식각함으로써, 기판(100)에 트렌치들을 형성하는 동시에 트렌치들 사이에 위치하는 기판(100) 상에 제1 내지 제4 게이트 절연막 패턴들(105a, 105b, 105c, 105d)과 제1 내지 제4 플로팅 게이트들(110a, 110b, 110c, 110d)을 형성할 수 있다.이 경우, 제1 내지 제4 유전막 패턴들(115a, 115b, 115c, 115d)의 유효 면적을 증가시키기 위하여, 제1 내지 제4 플로팅 게이트들(110a, 110b, 110c, 110d) 상에 추가 플로팅 게이트들을 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 내지 제4 게이트 구조물들(125, 130, 135, 140)의 측벽들 상에 각기 제1 내지 제4 게이트 스페이서들을 형성할 수 있다. 여기서, 상기 제1 내지 제4 게이트 스페이서들은 절연막(145)(도 4b 참조)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 제1 내지 제4 게이트 스페이서들은 각기 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
도 4b를 참조하면, 상기 제1 내지 제4 게이트 구조물들(125, 130, 135, 140)을 덮으면서 반도체 기판(100) 상에 절연막(145)을 형성한다. 절연막(145)은 BPSG, PSG, USG, SOG, FOX, PE-TEOS, 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성된다. 또한, 절연막(145)은 화학 기상 증착 공정(CVD), 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층 공정(ALD) 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다. 본 발명의 일 실시예에 따르면, 절연막(145)은 제1 내지 제4 게이트 구조물들(125, 130, 135, 140) 사이의 갭들을 용이하게 매립할 수 있는 HDP-CVD 산화물 또는 SOG를 사용하여 형성된다. 이 경우, 절연막(145)이 기판(100)으로부터 소정의 두께를 갖도록 증착하여 제1 내지 제4 게이트 구조물들(125, 130, 135, 140) 사이의 갭들이 충분히 매립되도록 한다. 예를 들면, 제1 내지 제4 게이트 구조물(125, 130, 135, 140)의 높이가 약 3,500Å 정도인 경우, 절연막(145)은 기판(100)의 상면으로부터 약 5,000Å 정도의 두께로 형성된다.
사진 식각 공정으로 절연막(145)을 부분적으로 식각하여, 인접하는 스트링 선택 트랜지스터들의 제1 게이트 구조물들(125) 사이의 기판(100)을 노출시키는 제1 콘택홀(150)을 형성하는 동시에 인접하는 접지 선택 트랜지스터들의 제3 게이트 구조물들(135) 사이의 기판(100)을 노출시키는 제3 콘택홀(155)을 형성한다.
제1 및 제3 콘택홀(150, 155)을 채우면서 절연막(145) 상에 제1 도전막을 형성한다. 예를 들면, 상기 제1 도전막은 도핑된 폴리실리콘을 사용하여 형성된다. 에치 백(etch back) 공정, 화학 기계적 연마(CMP) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 절연막(145)의 표면이 노출될 때까지 상기 제1 도전막을 부분적으로 제거한다. 이에 따라, 제1 콘택홀(150)에는 예비 제1 도전막 패턴(160)이 형성되며, 제3 콘택홀(155)에는 제4 도전막 패턴이 형성되어 공통 소오스 콘택인 제3 콘택 구조물(165)이 완성된다.
도 4c를 참조하면, 사진 식각 공정으로 예비 제1 도전막 패턴(160)을 부분적으로 제거하여 제1 콘택홀(150)을 부분적으로 채우는 제1 도전막 패턴(161)을 형성한다. 즉, 예비 제1 도전막 패턴(160)의 상부를 식각하여 제1 콘택홀(150)을 부분적으로 매립하는 제1 도전막 패턴(161)을 형성한다. 따라서, 제1 도전막 패턴(161)은 절연막(145)의 높이에 비하여 약 1,500∼2,500Å정도, 바람직하게는 약 2,000Å 정도 낮아진다.
본 발명의 일 실시예에 따르면, 제1 도전막 패턴(161)은 희석된 불화수소(Diluted HF) 용액, BOE(Buffered Oxide Etchant) 또는 HCl, NH4F 및 NH4OH를 포함하는 용액 중 어느 하나를 사용하는 습식 식각 공정으로 형성된다.
본 발명의 다른 실시예에 따르면, 제1 도전막 패턴(161)은 CxHyFz(x, y, z는 0 또는 자연수) 가스에 Cl2 가스, HBr 가스, BCl3 가스, N2 가스, O2 가스, Ar 가스 또는 He 가스 중 어느 하나 이상의 가스를 혼합한 식각 가스를 이용하는 건식 식각 공정으로 형성될 수 있다.
도 4d를 참조하면, 제1 도전막 패턴(161) 및 상기 제4 도전막 패턴이 형성된 셀 영역(C)을 덮는 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 주변 회로 영역(P)의 절연막(145)을 부분적으로 식각한다. 이에 따라, 주변 회로 영역(P)의 제4 게이트 구조물(140)에 인접하여 반도체 기판(100)을 노출시키는 제2 콘택홀(170)이 형성된다.
일반적으로 약 63nm 정도의 디자인 룰을 갖는 불휘발성 반도체 메모리 장치에 있어서, 제2 콘택홀(170)의 폭은 약 125nm 정도이기 때문에, 제2 콘택홀(170)의 높은 종횡비로 인하여 제2 콘택홀(170)에 보잉(bowing) 현상이 발생하게 된다. 즉, 제2 콘택홀(170)의 중앙부의 직경이 상부 및 하부의 직경보다 더 커지는 현상이 발생한다. 제2 콘택홀(170)에 보잉 현상이 발생하면, 제2 콘택홀(170)을 도전 물질로 매립하는 것이 어렵게 된다. 또한, 불휘발성 반도체 메모리 장치의 디자인 룰이 감소됨에 따라, 정렬 마진(alignment margin)도 줄어들고 있다. 이러한 상태에서, 주 변 회로 영역(P)에 제2 콘택 구조물(181)을 형성할 경우 정렬 에러(alignment error)가 발생하기 쉬우며, 이로 인하여 제4 게이트 구조물(140)의 도전막 패턴들과 제2 콘택 구조물(181)이 연결됨으로써, 불휘발성 반도체 메모리 장치에 전기적인 단락(electrical short)을 야기하게 된다. 전술한 문제점들을 해결하기 위하여 제2 콘택홀(170)에 제2 스페이서(172)를 형성한다.
도 4e를 참조하면, 제1 도전막 패턴(161) 상부의 제1 콘택홀(150)의 측벽 및 제2 콘택홀(170)의 측벽 상에 각기 제1 및 제2 스페이서(162, 172)를 형성한다. 제1 및 제2 스페이서(162, 172)는 각기 절연막(145)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 절연막(145)이 실리콘 산화물을 포함할 경우, 제1 및 제2 스페이서(162, 172)는 실리콘 질화물과 같은 질화물로 구성된다. 본 발명의 일 실시예에 따르면, 제1 콘택홀(150) 및 제2 콘택홀(170)을 채우면서, 절연막(145) 상에 질화막을 형성한 후, 상기 질화막을 이방성 식각 공정으로 식각함으로써, 제1 및 제2 스페이서(162, 172)를 형성한다.
도 4f를 참조하면, 제1 도전막 패턴(161) 및 제1 스페이서(162)가 형성된 제1 콘택홀(150)을 완전히 채우면서 절연막(145) 상에 제2 도전막을 형성한다. 여기서, 상기 제2 도전막은 제2 스페이서(172)가 형성된 제2 콘택홀(170)도 완전히 매립한다. 상기 제2 도전막은 금속 또는 도전성 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 제2 도전막은 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta) 또는 구리(Cu)등과 같은 금속 또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄-알루미늄 질화물(TiAlN)등과 같은 도전성 금속 질화물을 이용하여 형성된다.
절연막(145)이 노출될 때까지 에치 백 공정, 화학 기계적 연마 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 상기 제2 도전막을 부분적으로 제거함으로써, 셀 영역(C)에 제1 콘택 구조물(180)을 형성하는 동시에 주변 회로 영역(P)에 제2 콘택 구조물(181)을 형성한다. 제1 콘택 구조물(180)은 셀 영역(C)의 기판(100)에 접촉되는 제1 도전막 패턴(161), 제1 도전막 패턴(161) 상에 형성된 제2 도전막 패턴(164) 및 제2 도전막 패턴(164)의 측벽 상에 형성된 제1 스페이서(162)를 구비한다. 제1 콘택 구조물(180) 상에는 비트라인(도시되지 않음)이 형성된다. 제2 콘택 구조물(181)은 주변 회로 영역(P)의 기판(100)에 접촉되는 제3 도전막 패턴(175) 및 제3 도전막 패턴(185)의 측벽 상에 형성된 제2 스페이서(172)를 구비한다. 제2 콘택 구조물(181) 상에는 상부 금속 배선이 형성된다.
본 발명에 따르면, 예비 제1 도전막 패턴(160)을 식각하여 제1 콘택홀(150)을 부분적으로 매립하는 제1 도전막 패턴(161)을 형성한 다음, 그 상부에 제1 스페이서(162) 및 제2 도전막 패턴(164)을 형성하기 때문에, 후속하는 상기 비트 라인을 형성하기 위한 식각 공정에서 비록 상기 비트 라인과 제2 도전막 패턴(164) 사이에 정렬 에러가 발생하더라도 제2 도전막 패턴(164)이 식각되어 상기 비트 라인과 제1 콘택 구조물(180)이 연결되지 못하는 현상을 방지할 수 있다. 또한, 제1 스페이서(162)로 인하여 제1 콘택 구조물(180) 및 상기 비트 라인을 형성하기 위한 식각 공정들 동안 절연막(145)이 식각되어 인접하는 제1 콘택 구조물들(180)이 서로 연결되어 불휘발성 반도체 메모리 장치의 전기적인 단락을 유발하게 되는 현상을 방지할 수 있다. 즉, 절연막(145)에 식각 손상이 발생할 경우, 인접하는 제1 콘 택 구조물들(180) 사이의 간격이 지나차게 작아지기 때문에 후속하는 세정 공정에서 인접하는 제1 콘택 구조물들(180)이 서로 연결되어 전기적인 단락을 유발할 수 있다. 그러나, 전술한 바와 같이 제1 스페이서(162)가 제1 도전막 패턴(161) 상에 위치하기 때문에, 절연막(145)의 식각 손상을 방지하여 인접하는 제1 콘택 구조물들(180) 사이에 발생되는 브리지 현상을 방지할 수 있다.
또한, 본 발명에 따르면, 제1 콘택 구조물(180)의 제1 스페이서(162)와 제2 콘택 구조물(181)의 제2 스페이서(172)가 동시에 형성되기 때문에, 불휘발성 반도체 메모리 장치의 제조 공정을 간략화하면서 제1 콘택 구조물(180)과 상기 비트 라인 사이의 단락 현상 및 인접하는 제1 콘택 구조물들(180) 사이의 브리지 현상을 효과적으로 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면, 기판의 셀 영역에 제1 및 제2 도전막 패턴과 제1 스페이서를 구비하는 제1 콘택 구조물을 형성함으로써, 비록 비트 라인과 제1 콘택 구조물 사이에 정렬 에러가 발생하더라도 제1 콘택 구조물과 비트 라인 사이의 단락을 방지할 수 있는 동시에 인접하는 제1 콘택 구조물들 사이에 브리지가 발생하는 현상을 방지할 수 있다. 이에 따라, 이러한 제1 콘택 구조물을 포함하는 불휘발성 반도체 메모리 장치의 신뢰성을 개선할 수 있다.
또한, 기판의 주변 회로 영역에 상기 제1 콘택 구조물과 동시에 상부 금속 배선에 접촉되며, 제3 도전막 패턴 및 제2 스페이서를 구비하는 제2 콘택 구조물을 형성하기 때문에, 불휘발성 반도체 메모리 장치의 제조 공정을 단순화하면서 제조 비용을 절감할 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 셀 영역 및 주변 회로 영역을 갖는 기판;
    상기 기판 상에 형성된 게이트 구조물들;
    상기 게이트 구조물을 덮으면서 상기 기판 상에 형성된 절연막;
    상기 절연막을 통하여 상기 기판의 셀 영역에 접촉되며, 제1 도전막 패턴, 제2 도전막 패턴 및 제1 스페이서를 구비하는 제1 콘택 구조물; 및
    상기 절연막을 통하여 상기 기판의 주변회로 영역에 접촉되며, 제3 도전막 패턴 및 제2 스페이서를 구비하는 제2 콘택 구조물을 포함하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 도전막 패턴은 상기 기판의 셀 영역에 접촉되고, 상기 제2 도전막 패턴은 상기 제1 도전막 패턴 상에 형성되며, 상기 제1 스페이서는 상기 제2 도전막 패턴의 측벽 상에 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1 도전막 패턴은 도핑된 폴리실리콘을 포함하며, 상기 제2 도전막 패턴은 금속을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제3 도전막 패턴은 상기 기판의 주변 회로 영역에 접촉되며, 상기 제2 스페이서는 상기 제3 도전막 패턴의 측벽 상에 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1 콘택 구조물은 비트 라인에 접촉되며, 상기 제2 콘택 구조물은 상부 금속 배선에 접촉되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 셀 영역 및 주변 회로 영역을 갖는 기판 상에 게이트 구조물들을 형성하는 단계;
    상기 게이트 구조물들을 덮으면서 상기 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 부분적으로 식각하여 상기 셀 영역을 노출시키는 제1 콘택홀 및 상기 주변 회로 영역을 노출시키는 제2 콘택홀을 형성하는 단계;
    상기 제1 콘택홀 내에 제1 도전막 패턴, 제2 도전막 패턴 및 제1 스페이서를 포함하는 제1 콘택 구조물을 형성하는 단계; 및
    상기 제2 콘택홀 내에 제3 도전막 패턴 및 제2 스페이서를 포함하는 제2 콘택 구조물을 형성하는 단계를 구비하는 불휘발성 반도체 메모리 장치의 제조 방법.
  7. 제6항에 있어서, 상기 제1 콘택 구조물을 형성하는 단계는,
    상기 제1 콘택홀을 채우는 제1 도전막을 형성하는 단계;
    상기 제1 도전막을 식각하여 상기 제1 콘택홀을 부분적으로 매립하는 상기 제1 도전막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴의 상부 및 상기 제1 콘택홀을 측벽 상에 상기 제1 스페이서를 형성하는 단계; 및
    상기 제1 콘택홀을 완전히 매립하는 상기 제2 도전막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제2 콘택 구조물을 형성하는 단계는,
    상기 제2 콘택홀의 측벽 상에 상기 제2 스페이서를 형성하는 단계; 및
    상기 제2 콘택홀을 매립하는 상기 제3 도전막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제2 도전막 패턴과 상기 제3 도전막 패턴은 동시에 형성되며, 상기 제1 스페이서와 상기 제2 스페이서는 동시에 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
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