KR20060133677A - 불 휘발성 메모리 셀의 제조방법 - Google Patents

불 휘발성 메모리 셀의 제조방법 Download PDF

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KR20060133677A
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삼성전자주식회사
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Abstract

주변 영역의 형성되는 소자 분리막의 손상을 방지할 수 있는 불 휘발성 메모리 셀의 제조방법은 먼저 하드마스크의 상면보다 낮은 상면을 갖는 소자 분리막을 기판에 형성하고, 제1 캡핑막 및 제2 캡핑막을 연속적으로 형성한다. 이어서, 제1 화학기계연마 공정을 수행하여 상기 소자 분리막 상에 존재하는 제1 캡핑막 패턴 및 제2 캡핑막 패턴을 형성한다. 상기 하드 마스크를 제거한 후 노출된 기판의 표면 및 제1 캡핑막 패턴 상에 연속적으로 플로팅게이트 박막을 형성한다. 이어서, 소자 분리막의 상면이 노출되도록 제2 화학기계연마 공정을 수행하여 플로팅 게이트를 형성하는 단계를 수행하는데 있다. 상기 방법은 하드마스크의 제거 공정시 주변영역의 소자 분리막이 리세스되는 것을 방지할 수 있다.

Description

불 휘발성 메모리 셀의 제조방법{Method of Manufacturing Non-Volatile Memory Cell}
도 1 내지 도 9 본 발명의 일 실시예에 따른 불 휘발성 메모리 셀의 형성방법을 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판 102 : 패드 산화막
104 : 제1 하드마스크 106 : 예비 소자 분리막
108 : 소자 분리막 110 : 제1 캡핑막
112 : 제2 캡핑막 114 : 터널 산화막
118 : 플로팅 게이트막 120 : 유전막
130 : 컨트롤 게이트막
본 발명은 불 휘발성 메모리 셀의 제조 방법에 관한 것으로, 보다 상세하게는 소자 분리막의 손상을 방지할 수 있는 불 휘발성 메모리 셀의 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(Read Only Memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불 휘발성(non-volatile) 메모리 장치로 구분될 수 있다.
상기 불 휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(Channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
상기 플래시 메모리 장치를 제조하는 방법을 살펴보면, 소자 분리막을 형성하여 반도체 기판의 활성영역을 정의하는 단계와 상기 기판의 활성영역 상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계와, 유전막을 형성하는 단계와, 상기 유전막 상에 컨트롤 게이트 형성하는 단계와, 상기 플로팅 게이트의 양측부의 노출된 반도체 기판에 불순물 이온을 주입하여 접합 영역을 형성하는 단계를 포함한다.
그러나, 소자 분리막은 반도체 제조공정의 디자인 룰이 감소함에 따라 하드마스크를 제거하기 위한 세정공정과 소자 분리막을 형성하기 위해 트렌치를 매몰하는 산화막의 종류에 대하여 많은 제약이 발생하였다. 특히, 스핀온 글래스 코팅방식으로 소자 분리막을 형성할 경우 하드마스크과 패드 산화막의 제거 공정시 적용 되는 식각액에의해 상기 소자 분리막을 과도하게 식각하는 문제점이 발생한다.
또한, 상기 기판의 셀 영역과 주변 영역에 각각 형성되는 소자 분리막의 높이가 서로 다름으로 인해 형성된 단차로 이후 플로팅 게이트를 형성하기 위한 화학기계연마 공정시 셀 영역과 주변 영역에서 원하는 높이를 갖는 플로팅 게이트를 형성하기 어려운 문제가 발생한다. 이러한 문제점은 불 휘발성 메모리 셀의 신뢰성을 감소를 초래한다.
따라서, 본 발명의 목적은 주변 영역에 형성되는 소자 분리막이 리세스되는 현상을 방지할 수 있는 불 휘발성 메모리 셀의 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 셀의 제조 방법은 먼저 하드마스크가 형성된 기판에 상기 하드마스크의 상면보다 낮은 상면을 갖는 소자 분리막을 형성한다. 이어서, 상기 하드마스크 및 소자 분리막이 형성된 기판 상에 제1 캡핑막을 연속적으로 형성한다. 이어서, 상기 제1 캡핑막 상에 제1 캡핑막 보호용 제2 캡핑막을 연속적으로 형성한다. 제1 화학기계연마 공정을 수행하여 상기 소자 분리막 상에만 존재하는 제1 캡핑막 패턴 및 제2 캡핑막 패턴을 형성한다. 이어서, 상기 하드 마스크를 제거하여 상기 기판을 노출시킨 이후 상기 노출된 기판 및 제1 캡핑막 패턴 상에 연속적으로 플로팅게이트막을 형성한다. 이후 상기 소자 분리막의 상면이 노출되도록 제2 화학기계연마 공정을 수행하여 플로팅게이트를 형성한다. 이후, 유전막 및 컨트롤 게이트막를 더 형성함으 로써 불 휘발성 메모리 셀은 완성된다.
또한, 상기 목적을 달성하기 위한 본 발명의 구체적인 불 휘발성 메모리 소자의 제조방법은 먼저 셀 영역과 주변영역으로 구분되는 기판에 상기 기판 상에 존재하는 하드마스크의 상면 보다 낮은 상면을 갖는 소자 분리막을 형성한다. 이어서, 상기 하드마스크 및 소자 분리막이 형성된 기판 상에 폴리실리콘으로 이루어진 제1 캡핑막을 연속적으로 형성한다. 이어서, 이후 공정에서 상기 기판의 주변영역에 존재하는 제1 캡핑막의 손실을 방지하기 위한 제2 캡핑막을 상기 제1 캡핑막 상에 형성한다. 이어서, 제1 화학기계연마 공정을 수행하여 상기 소자 분리막 상에 존재하는 제1캡핑막 패턴 및 제2 캡핑막 패턴을 형성한다. 이어서, 상기 하드 마스크를 제거하여 상기 기판을 노출시킨 이후 상기 노출된 기판의 표면에 게이트 산화막을 형성한다. 상기 게이트 산화막 및 제2 캡핑막 패턴 상에 연속적으로 플로팅게이트막을 형성한다. 이어서, 상기 소자 분리막의 상면이 노출되도록 제2 화학기계연마 공정을 수행하여 플로팅게이트를 형성한다. 이어서, 상기 플로팅 게이트 상에 유전막 및 컨트롤 게이트를 순차적으로 형성하여 불 휘발성 메모리 셀을 완성한다.
본 발명에 따르면 주변영역에 형성되는 소자 분리막 상에 제1 캡핑막과 제2 캡핑막을 순차적으로 형성됨으로 인해 이후 화학기계연마 공정시 제2 캡핑막에 의해 상기 제1 캡핑막이 손실되는 것을 방지할 수 있다. 즉, 상기 화학기계연막 공정시 주변영역에서 초래되는 연마오차에 인해 상기 주변영역에 존재하는 제1 캡핑막의 손상을 방지할 수 있다. 따라서, 제1 캡핑막의 손상이 방지됨으로 인해 하드마스크의 제거공정시 소자 분리막이 하드마스크를 제거하기 위한 식각액에 노출되지 않아 상기 주변영역의 소자 분리막이 식각되는 문제점이 초래되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
불 휘발성 메모리 셀 제조
도 1 내지 도 9 본 발명의 일 실시예에 따른 불 휘발성 메모리 셀의 형성방법을 나타내는 단면도들이다. 여기서, 상기 도 1 내지 도 8은 불 휘발성 메모리 셀의 워드라인 방향의 단면도이고, 도 9는 불 휘발성 메모리 셀의 비트라인 방향의 단면도이다.
도 1에 도시된 바와 같이, 실리콘으로 이루어진 기판(100)상에 패드 산화막(102)을 형성한다. 상기 패드 산화막(102)은 반도체 기판(100)의 표면으로부터 약 50 내지 300Å 정도의 두께, 바람직하게는 약 100Å정도의 두께를 갖도록 형성한다. 상기 패드 산화막(102)은 열 산화(thermal oxidation) 공정이나 화학 기상증착 (CVD)공정을 수행하여 형성될 수 있다.
이어서, 패드 산화막(102)이 형성된 기판 상에 소자 분리막의 형성영역을 정의하는 제1 하드마스크(104)를 형성한다. 상기 제1 하드마스크(104)는 상기 패드 산화막(102) 상에 약 1200Å정도의 두께를 갖는 질화막(미도시) 및 제1 포토레지스트 패턴(미도시)을 순차적으로 형성한 후 상기 제1 포토레지스트 패턴에 의해 노출된 상기 질화막을 건식 식각 함으로써 형성될 수 있다.
상기 질화막은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2가스, SiH4가스, NH3가스등을 이용하는 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마강화 화학기상증착(plasma enhanced chemical vapor deposition; PECVD)공정을 통해 형성될 수 있다. 이후, 상기 제1 포토레지스트 패턴은 제1 하드마스크(104)를 형성한 후 애싱 공정(ashing process) 및 세정 공정을 수행하여 제거한다.
이어서, 제1 하드마스크에 노출된 패드 산화막(102) 및 상기 기판(100)을 식각하여 약 1500 내지 3500Å 정도의 깊이, 바람직하게는 2500Å의 깊이를 갖는 트렌치(미도시)를 형성한다. 상기 트렌치의 형성에 인해 상기 기판(100)은 액티브 영역과 소자분리영역으로 동시에 정의된다. 이후, 상기 트렌치의 형성시 야기되는 기판의 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 트렌치에 노출된 실리콘 기판의 표면에 라이너막(미도시)을 더 형성할 수 있다.
이어서, 실리콘 산화막(미도시) 형성한 후 상기 제1 하드마스크(104)의 상면이 노출되도록 상기 실리콘 산화막에 제1 화학기계연마 공정(CMP)을 수행한다. 상기 제1 화학기계연마 공정으로 상기 트렌치에 내에 존재하는 예비 소자 분리막(112)이 형성된다.
상기 실리콘 산화막의 예로서는 BPSG(boro-phosphor silicate glass)막, PSG(phosphor silicate glass)막, USG(undoped silicate glass)막, SOG(spin on glass)막, PE-TEOS(plasma enhanced-tetraethylorthosilicate)막 등을 들 수 있다. 상기 실리콘 산화막은 상기 트렌치를 매립하기 위해 갭 필링 특성이 우수한 물질을 스핀 코팅하여 형성할 수 있고, 화학기상증착 공정을 수행하여 형성할 수 있다.
상기 기판은 형성되는 예비 소자 분리막들의 집적도가 높은 셀 영역(C)과, 형성되는 예비 소자 분리막들의 집적도가 상기 셀 영역(C)보다 현저하게 낮은 주변 영역(F)으로 구분된다. 특히, 상기 주변 영역(F)에 형성되는 예비 소자 분리막(106)의 폭은 상기 셀 영역(C)에 형성되는 예비 소자 분리막(106) 보다 더 크다.
도 2를 참조하면, 상기 제1 하드마스크(104)에 노출된 예비 소자 분리막(106)에 에치백 공정을 수행하여 상기 제1 하드마스크(104)의 상면보다 낮은 상면을 갖는 소자 분리막(108)을 형성한다. 상기 소자 분리막(108)은 상기 제1 하드마스크(104)의 상면보다 약 300 내지 500Å 정도 낮은 상면을 갖는 것이 바람직하다.
도 3을 참조하면, 상기 제1 하드마스크(104) 및 상기 소자 분리막(108)이 형성된 기판 상에 제1 캡핑막(110)을 연속적으로 형성한다. 상기 제1 캡핑막(110)을 폴리실리콘막으로 화학기상증착 공정 또는 물리기상증착 공정을 수행하여 형성할 수 있다.
상기 제1 캡핑막(110)은 불순물이 도프트된 폴리실리콘막 또는 불순물이 언 도프트된 폴리실리콘막이다. 특히, 상기 제1 캡핑막(110)은 약 50 내지 500Å 정도의 두께를 갖도록 형성할 수 있다. 상기 제1 캡핑막(110)은 이후 제1 하드마스크(104)의 제거 공정시 상기 소자 분리막(108)이 리세스되는 현상을 방지하기 위해 사용된다.
그러나 주변영역에 존재하는 제1 캡핑막(110)은 상기 주변영역 소자 분리막 의 폭이 넓기 때문에 제2 화학기계연마 공정을 수행할 경우 중심부에서 식각이 발생한다. 이러한 제1 캡핑막의 중심부 식각은 상기 소자 분리막(108)을 노출시켜 제1 하드마스크(104)의 제거 공정시 소자 분리막(108)의 리세스를 초래한다.
이어서, 상기 제1 캡핑막(110) 상에 제1 캡핑막 보호용 제2 캡핑막(112)을 형성한다. 상기 제2 캡핑막은(112) 실리콘 산화막으로 열 산화 공정 또는 증착 공정을 수행하여 형성할 수 있다. 본 실시예의 제2 캡핑막은 상기 제1 캡핑막(110)이 폴리실리콘막일 경우 산소 또는 수증기가 제공되는 분위기에서 상기 폴리실리콘막을 약 600 내지 800℃로 열 산화시켜 형성하는 것이 바람직하다. 제2 캡핑막(112)은 약 50 내지 300Å 정도의 두께, 바람직하게는 약 100Å정도의 두께를 갖도록 형성한다.
도 4를 참조하면, 상기 소자 분리막(108) 상부의 제2 캡핑막이 노출되록 제3 화학기계연마 공정을 수행한다. 상기 제3 화학기계연막 공정으로 제1 하드마스크(104)는 제1 하드마스크 패턴(104a)으로 형성되고, 제1 캡핑막(110)은 제1 캡핑막 패턴(110a)으로 형성되고, 제2 캡핑막(112)은 제2 캡핑막 패턴(112a)으로 형성된다.
도면에 도시하지 않았지만, 상기 제3 화학기계연마 공정의 연마오차로 인해 제2 캡핑막 패턴은 제거될 수 있다. 특히, 주변 영역(F)에 존재하는 제2 캡핑막 패턴은 제3 화학기계연막 공정시 완전히 제거될 수 있다. 반면에 상기 주변영역의 제1 캡핑막 패턴(110a)은 제2 캡핑막 패턴에 의해 제3 화학기계연마 공정시 거의 손실되지 않는다.
도 5를 참조하면, 상기 질화물 제거용 세정액을 이용한 세정공정을 수행하여 제1 하드마스크 패턴(104a)을 제거한다. 상기 제1 하드마스크 패턴(104a)의 제거시 제2 캡핑막 패턴(112a)과 패드 산화막(104)은 모두 제거될 수 있다. 상기 패드 산화막이 완전히 제거되지 않을 경우 별도의 산화물 제거 공정을 수행하여 상기 패드 산화막을 제거 할 수 있다.
상기 제1 하드마스크 패턴을 제거하는 공정시 주변영역에 존재하는 소자 분리막(108)은 제1 캡핑막 패턴(110a)에 의해 보호되어 리세스되는 문제점이 발생하지 않는다.
도 6을 참조하면, 상기 노출된 기판의 표면에 터널 산화막(114)을 형성한다. 불 휘발성 반도체 메모리 장치에 있어서, 저장된 데이터를 보존하는 능력은 대체로 터널 산화막(114)의 신뢰성에 의존되기 때문에 터널 산화막(114)은 프로그래밍 동작과 소거 동작을 반복하는 횟수에 제한적인 요소로 작용한다. 따라서, 통상적인 불 휘발성 반도체 메모리 장치는 적어도 약 100만회 이상의 프로그래밍 동작과 소거 동작을 반복할 수 있는 터널 산화막 요구된다.
일 예로 상기 터널 산화막(114)은 기판에 열 산화 공정을 수행하여 실리콘 산화막을 형성한 후 상기 실리콘 산화막을 질소가스가 제공되는 분위기에서 플라즈마 질화 처리 및 어닐링(annealing) 공정을 순차적으로 수행하여 형성할 수 있다.
이어서, 상기 결과물 상에 플로팅 게이트용 도전막(116)을 실질적으로 동일한 두께를 갖도록 연속적으로 형성한다. 상기 플로팅 게이트용 도전막(116)은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD)하여 약 300Å의 두께로 형성한 후, 통상의 도핑 방법인 POCl3 확산, 이온주입, 또는 인-시튜 도핑 방법으로 불순물로 도핑함으로서 형성할 수 있다. 특히, 플로팅 게이트용 도전막(116)은 불순물이 도핑된 폴리실리콘 또는 비정질실리콘으로 형성하는 것이 바람직하다.
도 7을 참조하면, 이후 버퍼막(미도시)을 형성한 후 상기 소자 분리막(108)의 상면이 노출될 때까지 제4 화학기계연마 공정을 수행하여 도전막 패턴인 플로팅 게이트막(118)을 형성한다. 이후 별도의 식각공정을 수행하여 상기 버퍼막을 제거한다.
또한, 도면에 도시하지 않았지만 상기 소자 분리막의 상부를 일부 식각하여 플로팅 게이트막의 측면을 일부 노출시키는 공정을 더 수행할 수 있다. 이때, 상기 소자 분리막의 식각은 상기 소자 분리막이 상기 터널 산화막의 상면보다 높은 상면을 갖도록 식각공정을 수행하는 것이 바람직하다.
도 8을 참조하면, 상기 플로팅 게이트막(118)형성된 기판 상에 유전막(120)을 형성한다.
상기 유전막(120)은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 금속 산화막을 순차적으로 적층하여 형성할 수 있다. 또한, 금속 산화막, 실리콘 질화막, 금속 산화막을 순차적으로 적층하여 형성할 수 있다. 예컨대 상기 금속 산화막은 금속 전구체를 이용한 원자층 증착방법 또는 화학적 기상 증착 방법으로 형성할 수 있다.
상기 유전막(120)을 형성할 수 있는 금속산화물의 예로서 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 사용할 수도 있다.
이어서, 상기 유전막(120) 상에 컨트롤 게이트막(130)을 형성한다.
상기 컨트롤 게이트막(130)은 도핑된 폴리실리콘 또는 금속 물질을 증착하여 형성할 수 있다. 즉, 컨트롤 게이트막는 N+형으로 도핑된 폴리 실리콘막으로 이루어지거나 폴리실리콘막 및 금속 실리사이드막으로 이루어지거나, 폴리실리콘막 및 금속막으로 이루어질 수 있다. 특히, 상기 금속 실리사이드는 텅스텐 실리사이드(WSiX), 티타늄 실리사이드(TiSiX), 코발트 실리사이드(CoSiX), 또는 탄탈륨 실리사이드(TaSiX) 등을 포함한다. 상기 금속은 텅스텐, 티타늄 등을 포함한다.
도 9를 참조하면, 상기 컨트롤 게이트막(130) 상에 게이트 구조물의 형성영역을 정의하는 제2 하드마스크(미도시)를 형성한다. 상기 제2 하드마스크를 형성하기 위해 먼저 SiH2Cl2 가스, SiH4 가스, NH3 가스등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 수행하여 실리콘 질화막을 형성한다.
이어서, 상기 실리콘 질화막 상에 제2 포토레지스트 패턴(미도시)을 형성한 후 상기 제2 포토레지스트 패턴에 노출된 실리콘 질화막을 패터닝하여 제2 하드마스크(미도시)를 형성한다. 상기 제2 하드마스크는 상기 소자 분리막(108)과 수직하는 방향으로 연장되는 라인 형상을 갖는다. 이후, 에싱 공정(ashing process) 및 세정 공정을 수행하여 상기 포토레지스트 패턴을 제거한다.
이어서, 상기 제2 하드마스크에 노출된 플로팅 게이트막(118), 유전막(120)및 상기 컨트롤 게이트막(130)을 순차적으로 건식 식각하여 불 휘발성 메모리 셀의 게이트 구조물(150)을 형성한다. 이러한 방법으로 형성된 상기 게이트 구조물(150)은 터널 산화막(114), 플로팅 게이트(118a), 유전막 패턴(120a) 및 컨트롤 게이트(130a)가 순차적으로 적층된 구조를 갖는다.
상술한 바와 같이 주변영역에 형성되는 소자 분리막 상에 제1 캡핑막과 제2 캡핑막을 순차적으로 형성하면 이후 화학기계연마 공정시 제2 캡핑막에 의해 상기 제1 캡핑막이 손실되는 것을 방지할 수 있다. 즉, 상기 화학기계연막 공정시 주변영역에서 초래되는 연마오차에 인해 상기 주변영역에 존재하는 제1 캡핑막의 손상을 방지할 수 있다.
이로 인해, 주변 영역에서의 제1 캡핑막의 손상이 방지됨으로 인해 하드마스크의 제거공정시 소자 분리막이 하드마스크를 제거하기 위한 식각액에 노출되지 않기 때문에 상기 주변영역의 소자 분리막이 식각되는 문제점이 초래되지 않는다.
또한, 주변영역의 소자 분리막은 손상이 초래되지 않기 때문에 셀 영역(C)에 존재하는 소자 분리막과 동일한 높이를 가질 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 하드마스크가 형성된 기판에 상기 하드마스크의 상면보다 낮은 상면을 갖는 소자 분리막을 형성하는 단계;
    상기 하드마스크 및 소자 분리막이 형성된 기판 상에 제1 캡핑막을 연속적으로 형성하는 단계;
    상기 제1 캡핑막 상에 후속 공정시 제1 캡핑막의 손상을 방지하기 위한 제2 캡핑막을 연속적으로 형성하는 단계;
    제1 화학기계연마 공정을 수행하여 상기 소자 분리막 상에 존재하는 제1 캡핑막 패턴 및 제2 캡핑막 패턴을 형성하는 단계;
    상기 하드 마스크를 제거하는 단계;
    상기 하드 마스크가 제거된 기판의 표면 및 제1 캡핑막 패턴 상에 연속적으로 플로팅 게이트막을 형성하는 단계; 및
    상기 소자 분리막의 상면이 노출되도록 제2 화학기계연마 공정을 수행하여 상 플로팅 게이트를 형성하는 단계를 포함하는 불 휘발성 메모리 셀의 제조방법.
  2. 제1항에 있어서, 상기 기판은 셀 영역과 상기 주변영역으로 정의되며, 상기 셀 영역에는 제1 폭을 갖는 소자 분리막이 형성되고, 상기 주변 영역에는 제1 폭보다 넓은 제2 폭을 갖는 소자 분리막이 형성되는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조방법.
  3. 제1항에 있어서, 상기 제1 캡핑막은 도프트 폴리실리콘막 또는 언 도프트 폴리실리콘막인 것을 특징으로 하는 불 휘발성 메모리 셀의 제조방법.
  4. 제1항에 있어서, 상기 제2 캡핑막은 20 내지 300Å의 두께를 갖는 산화막인 것을 특징으로 하는 불 휘발성 메모리 셀의 제조방법.
  5. 제1항에 있어서, 상기 제2 캡핑막은 화학기상증착 공정 또는 열 산화 공정을 수행하여 형성하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조방법.
  6. 제5항에 있어서, 상기 열 산화공정은 산소를 포함하는 산화가스가 제공되는 분위기 및 500 내지 700℃의 온도에서 수행하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조방법.
  7. 제1항에 있어서, 상기 기판상에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조방법.
  8. 제1항에 있어서, 상기 소자 분리막을 형성하는 단계는
    상기 하드마스크에 노출된 기판을 식각하여 트랜치를 형성하는 단계;
    상기 트랜치를 매몰하는 절연막을 형성하는 단계; 및
    상기 하드마스크에 노출된 절연막의 상면을 일부 식각하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조방법.
  9. 제8항에 있어서, 상기 절연막은 스피온 글래스 공정, 화학기상증착 공정 또는 이들의 혼합 공정을 수행하여 형성하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조방법.
  10. 셀 영역과 주변 영역으로 구분되는 기판에 하드마스크의 상면 보다 낮은 상면을 갖고, 상기 셀 영역과 상기 주변 영역에서 서로 다른 폭을 소자 분리막들을 형성하는 단계;
    상기 하드마스크 및 소자 분리막이 형성된 기판 상에 폴리실리콘으로 이루어진 제1 캡핑막을 연속적으로 형성하는 단계;
    상기 제1 캡핑막 상에 이후 공정에서 상기 기판의 주변영역에 존재하는 제1 캡핑막의 손실을 방지하기 위한 제2 캡핑막을 형성하는 단계;
    제1 화학기계연마 공정을 수행하여 상기 소자 분리막 상에 존재하는 제1 캡핑막 패턴 및 제2 캡핑막 패턴을 형성하는 단계;
    상기 하드 마스크를 제거하여 상기 기판을 노출시키는 단계;
    상기 노출된 기판의 표면에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 및 제2 캡핑막 패턴 상에 연속적으로 플로팅 게이트막을 형성하는 단계;
    상기 소자 분리막의 상면이 노출되도록 제2 화학기계연마 공정을 수행하여 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 셀의 제조 방법.
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KR101419882B1 (ko) * 2007-06-18 2014-08-14 삼성전자주식회사 패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법,비휘발성 메모리 소자 및 이의 제조 방법.

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