KR20080084188A - 비휘발성 메모리 및 그의 소자의 제조 방법 - Google Patents

비휘발성 메모리 및 그의 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 상부에 제1 절연막과 전하 저장막을 형성하는 단계와, 상기 전하 저장막 상부에 제1 게이트층을 형성하는 단계와, 상기 제1 게이트층 상부에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상부에 제2 게이트층을 형성하는 단계와, 상기 반도체 기판의 선택 라인이 형성될 영역의 상기 제2 게이트층과 상기 제2 절연막 일부를 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 상기 제2 게이트층 상부에 게이트 전극층을 형성하는 단계 및 상기 게이트 전극층, 상기 제2 게이트층, 상기 제2 절연막, 상기 제1 게이트층, 상기 전하 저장막 및 상기 제1 절연막을 식각하는 단계를 포함하기 때문에, 셀의 속도 저하나 소모 전력의 증가 없이 소거 속도를 향상시킬 수 있다.
SONOS, 플래시, n형, p형, 게이트

Description

비휘발성 메모리 및 그의 소자의 제조 방법{Nonvolatile memory device and method of manufacturing nonvolatile memory device}
도 1a 내지 도 1d는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 제1 절연막
106 : 전하 저장막 108 : 제1 게이트층
110 : 제2 절연막 112 : 제2 게이트층
114, 118 : 마스크 패턴 116 : 게이트 전극층
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 SONOS(Silicon/Oxide/Nitride/Oxide/Silicon) 타입의 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리 소자의 셀 트랜지스터(cell transistor)는 적층 게이트(stacked gate) 구조를 갖는다. 상기 적층 게이트 구조는, 셀 트랜지스터의 채널 영역 위에 게이트 절연층(gate oxide), 플로팅 게이트(floating gate) 전극, 게이트간 절연층 및 콘트롤 게이트(control gate) 전극을 순차적으로 적층하여 형성한다. 반면에 SONOS 타입의 플래시 메모리 소자는 다이렉트 터널링(direct tunneling) 층을 형성하는 게이트 절연막, 전하를 저장하는 질화막, 전하 차단막(blocking layer)으로 사용되는 절연막 및 콘트롤 게이트 전극을 갖는다.
즉, 종래의 플래시 메모리에서는 폴리 실리콘(poly silicon)으로 형성되는 플로팅 게이트에 전하를 저장하는 반면 SONOS 타입의 플래시 메모리는 질화막에 전하를 저장시키게 된다. 따라서 종래의 플래시 메모리에서는 플로팅 게이트에 미세한 결함(defect)이라도 존재한다면 전하의 리텐션 타임(retention time)이 현저하게 떨어지는 문제점이 있다. 하지만 SONOS 타입의 플래시 메모리에서는 폴리 실리콘 대신 질화막을 형성하기 때문에 질화막의 특성으로 인하여 공정상 결함에 그 민감성이 상대적으로 작아지게 되는 이점이 있다.
또한 종래의 플래시 메모리에서는 플로팅 게이트 하부에 약 70Å 이상의 두께를 갖는 터널 산화막(tunnel oxide)을 형성하기 때문에 저전압 동작(low voltage operation) 및 고속(high speed) 동작을 구현하는데 한계가 있다. 하지만 SONOS 타입의 플래시 메모리에서는 질화막 하부에 상대적으로 얇은 다이렉트 터널링 산화막을 형성하기 때문에 저전압, 저파워(low power)를 소모하면서도 고속 동작의 메모리 소자의 구현이 가능하게 한다.
본 발명은 SONOS 타입의 플래시 메모리 소자를 제조할 때 선택 라인은 n형 불순물이 주입된 게이트로 형성하고 워드 라인은 p형 불순물이 주입된 게이트를 형성하여 셀의 속도 저하나 소모 전력의 증가없이 소거 속도를 향상시킬 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판 상부에 제1 절연막과 전하 저장막을 형성하는 단계와, 상기 전하 저장막 상부에 제1 게이트층을 형성하는 단계와, 상기 제1 게이트층 상부에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상부에 제2 게이트층을 형성하는 단계와, 상기 반도체 기판의 선택 라인이 형성될 영역의 상기 제2 게이트층과 상기 제2 절연막 일부를 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 상기 제2 게이트층 상부에 게이트 전극층을 형성하는 단계 및 상기 게이트 전극층, 상기 제2 게이트층, 상기 제2 절연막, 상기 제1 게이트층, 상기 전하 저장막 및 상기 제1 절연막을 식각하는 단계를 포함할 수 있다.
상기 제2 게이트층은 p형 폴리 실리콘을 이용하여 형성할 수 있다. 상기 전하 저장막은 질화막으로 형성할 수 있다. 상기 질화막은 원자층 증착 방식, 플라즈마 원자층 증착 방식, 화학 기상 증착 방식, 급속 열처리 방식 중 어느 하나를 이용하여 형성할 수 있다. 상기 제1 게이트층은 WSi, TiN, TaN, Ti, WN 중 어느 하나를 이용하여 형성할 수 있다. 상기 제1 게이트층은 n형 폴리 실리콘 또는 p형 폴리 실리콘으로 형성할 수 있다. 상기 제1 절연막은 습식 산화 방식, 래디컬 산화 방식, 스팀 방식중 어느 하나를 사용하여 형성할 수 있다. 상기 제2 절연막은 산화막으로 형성할 수 있다. 상기 산화막은 원자층 증착 방식, 플라즈마 원자층 증착 방 식, 화학 기상 증착 방식, 급속 열처리 방식, 래디컬 산화 방식 중 어느 하나를 사용하여 형성할 수 있다. 상기 제2 절연막은 고유전율 물질로 형성할 수 있다. 상기 고유전율 물질은 Al2O3, HfO2, ZrO3, Al2O3-HfO2 혼합체, SrTiO3, LaO3, (Ba,Sr)TiO3 을 포함할 수 있다. 상기 고유전율 물질은 원자층 증착 방식, 플라즈마 원자층 증착 방식, 화학 기상 증착 방식 중 어느 하나를 이용하여 형성할 수 있다. 상기 게이트 전극층은 텅스텐(W), 텅스텐 실리사이드(WSix), 텅스텐 질화막(WNx), 루테늄(Ru), 이리듐(Ir), 산화 루테늄(RuO2), 백금(Pt) 중 어느 하나를 이용하여 형성할 수 있다.
본 발명의 다른 측면에 따른 비휘발성 메모리 소자는, 다수의 워드 라인 및 다수의 선택 라인을 포함하는 비휘발성 메모리 소자에 있어서, 상기 워드 라인 및 상기 선택 라인은 제1 절연막, 전하 저장막, 제1 게이트층, 제2 절연막, 제2 게이트층 및 게이트 전극층의 적층 구조로 형성되며, 상기 선택 라인의 상기 제2 게이트층 및 상기 제2 절연막에 형성된 콘택홀에 의해 상기 게이트 전극층이 상기 제1 게이트층과 연결될 수 있다.
상기 전하 저장막은 질화막으로 형성될 수 있다. 상기 제1 게이트층은 n형 폴리 실리콘 또는 p형 폴리 실리콘으로 형성될 수 있다. 상기 제1 게이트층은 WSi, TiN, TaN, Ti, WN 중 어느 하나를 이용하여 형성할 수 있다. 상기 제2 게이트층은 p형 폴리 실리콘으로 형성될 수 있다. 상기 제1 절연막과 상기 제2 절연막은 산화막으로 형성될 수 있다. 상기 제2 절연막은 Al2O3, HfO2, ZrO3, Al2O3-HfO2 혼합체, SrTiO3, LaO3, (Ba,Sr)TiO3 중 어느 하나를 포함하는 고유전율 물질로 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1d는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 액티브 영역(도시하지 않음) 및 액티브 영역을 한정하는 소자 분리 영역(도시하지 않음)을 포함하는 반도체 기판(102) 상부에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정 은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막을 제거한 후 STI(Shallow Trench Isolation) 공정을 이용하여 반도체 기판(102)의 소자 분리 영역에 트렌치를 형성한 후 절연 물질을 채워서 소자 분리막(도시하지 않음)을 형성한다. 이어서, 반도체 기판(102) 상부에 제1 절연막(104)을 형성한다. 제1 절연막(104)은 비휘발성 메모리 소자에서 터널 산화막으로 이용될 수 있으며, 반도체 기판(102)의 표면을 산화시켜 형성되는 산화막으로 형성하는 것이 바람직하다. 이를 위해, 제1 절연막(104)은 반도체 기판(102)에 대해 습식 산화(wet oxidation chemical) 방식, 래디컬 산화(radical oxidation) 방식, 스팀(steam) 방식 등을 사용하여 산화시킨 SiO2막으로 형성할 수 있다.
제1 절연막(104) 상부에 전하 저장막(106)을 형성한다. 전하 저장막(106)은 질화막으로 형성하는 것이 바람직하다. 이러한 질화막은 원자층 증착(Atomic Layer Deposition; ALD) 방식, 플라즈마 원자층 증착(Plasma-Enhanced Atomic Layer Deposition; PE-ALD) 방식, 화학 기상 증착(Chemical Vapor Deposition; CVD) 방식, 급속 열처리(Rapid Thermal Annealing; RTA) 방식 등을 이용하여 형성할 수 있다.
전하 저장막(106) 상부에 제1 게이트층(108)을 형성한다. 제1 게이트층(108) 은 WSi, TiN, TaN, Ti, WN 등과 같은 금속으로 형성할 수도 있고 폴리 실리콘으로 형성할 수도 있다. 하지만, 후속하는 공정에서 형성되는 선택 라인을 n형 불순물이 주입된 게이트로 형성하기 위하여 제1 게이트층(108)은 n형 폴리 실리콘으로 형성하는 것이 바람직하다. 하지만, 이에 한정하지 않고 제1 게이트층(108)은 p형 폴리 실리콘으로 형성하는 것도 가능하다.
제1 게이트층(108) 상부에 전하 차단막용 제2 절연막(110)을 형성한다. 제2 절연막(110)은 산화막으로 형성하는 것이 바람직하다. 산화막은 원자층 증착 방식, 플라즈마 원자층 증착 방식, 화학 기상 증착 방식, 급속 열처리 방식, 래디컬 산화 방식 등을 이용하여 형성할 수 있다. 한편 제2 절연막(110)은 고유전율 물질, 예를 들면 Al2O3, HfO2, ZrO3, Al2O3-HfO2 혼합체, SrTiO3, LaO3, (Ba,Sr)TiO3 등을 이용하여 형성할 수도 있다. 이러한 고유전율 물질은 원자층 증착 방식, 플라즈마 원자층 증착 방식, 화학 기상 증착 방식등을 이용하여 10~500Å의 두께와 200~1000℃의 온도에서 형성할 수 있다. 또한 고유전율 물질을 형성한 뒤 초당 100℃ 이상의 승온 공정에서 산화 가스를 공급하여 급속 열처리 방식을 실시하여 어닐(anneal) 공정을 실시할 수 있다.
제2 절연막(110) 상부에 콘트롤 게이트용 제2 게이트층(112)을 형성한다. 이때, 후속하는 공정에서 형성되는 워드 라인을 p형 불순물이 주입된 게이트로 형성하기 위하여 제2 게이트층(112)은 p형 폴리 실리콘으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 제2 게이트층(112) 상부에 마스크 패턴(114)을 형성한다. 마스크 패턴(114)은 후속하는 공정에서 선택 트랜지스터가 형성될 영역의 일부가 오픈(open)되도록 형성하는 것이 바람직하다. 마스크 패턴(114)은 산화막이나 아몰퍼스 카본(amorphous carbon), 포토 레지스트(photo resist) 등을 이용하여 형성할 수 있다. 그리고, 마스크 패턴(114)을 식각 마스크로 이용하는 식각 공정을 실시하여 제2 게이트층(112)과 절연막(110)의 일부를 제거하여 콘택홀을 형성한다. 이후에, 마스크 패턴(114)을 제거한다.
도 1c를 참조하면, 상기 콘택홀을 포함하는 제2 게이트층(112) 상부에 게이트 전극층(116)을 형성한다. 이로써, 제1 게이트층(108)과 제2 게이트층(116)이 전기적으로 접속된다. 게이트 전극층(116)은 금속 물질, 예를 들면 텅스텐(W), 텅스텐 실리사이드(WSix), 텅스텐 질화막(WNx), 루테늄(Ru), 이리듐(Ir), 산화 루테늄(RuO2), 백금(Pt)등을 이용하여 형성하는 것이 바람직하다. 그리고 게이트 전극층(116) 상부에 마스크 패턴(118)을 형성한다.
도 1d를 참조하면, 마스크 패턴(118)을 식각 마스크로 이용하는 식각 공정으로 전술한 공정에서 형성된 적층막들을 패터닝한다. 이로써 반도체 기판(102) 상에는 다수의 소스 선택 라인(Source Select Line; SSL), 다수의 워드 라인(WL0, WL1, WLn) 및 다수의 드레인 선택 라인(Drain Select Line; DSL)이 소정의 간격으로 평행하게 형성된다. 소스 선택 라인과 드레인 선택 라인 사이에는 보통 16, 32 또는 64개의 워드 라인이 형성되지만, 도면에서는 워드 라인을 3개만 도시하였다. 이하, 소스 선택 라인과 드레인 선택 라인을 함께 지칭할 때 '선택 라인'이라고 하기로 한다. 이후에, 임플란트 공정을 실시하여 반도체 기판(102)에 접합 영역(120)을 형성한다.
SONOS 타입의 플래시 메모리 소자는 부도체인 질화막에 전하를 트랩(trap)하여 프로그램함으로써 전하 손실(charge loss)이 작기 때문에 리텐션(retention) 특성이 향상될 수 있다. 반면에, 질화막에 트랩된 전하를 소거하는 것은 어렵기 때문에 통상적으로 게이트에 높은 전압을 가하여 소거한다. 그런데, 게이트에 높은 전압을 가하면 전하가 질화막으로 유입되어 다시 프로그램될 수 있기 때문에 소거가 잘 되지 않아 소거 시간이 증가하는 단점이 있다. 따라서, 전하 차단막을 유전율이 큰 물질로 형성하여 전하 차단막의 전기장을 약화시키거나, n형 폴리 실리콘보다 일 함수가 큰 금속 물질로 메탈 게이트를 형성하여 문턱 전압을 증가시키는 기술이 선보이고 있다. 그런데, 메탈 게이트를 형성하려면 추가 공정을 도입하여야 하고 후속하는 열공정이나 세정 공정 등으로 인하여 게이트가 손상될 수도 있다.
이에, 본 발명에 따른 워드 라인은 제1 절연막(104), 전하 저장막(106), 제1 게이트(108) 및 제2 절연막(110) 상부에 p형 불순물이 주입된 게이트인 제2 게이트(112)가 형성된다. 제2 게이트(112)는 p형 폴리 실리콘을 이용하여 형성되어, 통상적으로 사용되는 공정으로 게이트를 형성하면서도 메탈 게이트로 형성하는 것과 같이 일함수를 증가시킬 수 있다. 이로써, 제2 게이트(112)는 문턱 전압이 증가하여 소거시 질화막이 다시 프로그램되는 문제점이 감소되기 때문에, 소거 속도를 향상시킬 수 있다. 한편, 워드 라인에 형성된 제1 게이트(108)는 제2 게이트(112)의 바이어스(bias)를 전하 저장막(106)에 전달하는 역할을 한다.
또한, 선택 라인은 제1 절연막(104)과 전하 저장막(106) 상부에 n형 불순물이 주입된 게이트인 제1 게이트(108)가 형성되고, 제1 게이트(108)는 상부에 형성된 적층막과 전기적으로 연결된다. 제1 게이트(108)는 n형 폴리 실리콘을 이용하여 형성되어 일함수(work function)를 감소시킬 수 있다. 그리고, 제1 게이트(108) 하부에는 통상적으로 형성되는 제2 절연막(110)이 생략되므로 절연막의 두께가 더욱 얇아질 수 있다. 따라서 선택 라인은 문턱 전압이 감소될 수 있어, 동작 속도가 느려지거나 전력 소모가 증가하는 문제점을 방지할 수 있다.
본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 메탈 게이트를 형성하는 추가 공정 없이 선택 라인은 n형 불순물이 주입된 게이트로 형성하고 워드 라인은 p형 불순물이 주입된 게이트를 형성할 수 있다. 이로써, 선택 라인은 일함수가 감소되어 문턱 전압이 증가함으로써 발생할 수 있는 셀의 속도 저하나 소모 전력의 증가를 억제할 수 있다. 또한 워드 라인은 일함수가 증가되어 문턱 전압이 증가하기 때문에 소거 동작 중에 다시 프로그램되는 현상을 억제하여 소거 속도를 향상시킬 수 있다.

Claims (17)

  1. 반도체 기판 상부에 제1 절연막과 전하 저장막을 형성하는 단계;
    상기 전하 저장막 상부에 제1 게이트층을 형성하는 단계;
    상기 제1 게이트층 상부에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상부에 제2 게이트층을 형성하는 단계;
    상기 반도체 기판의 선택 라인이 형성될 영역의 상기 제2 게이트층과 상기 제2 절연막 일부를 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함하는 상기 제2 게이트층 상부에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층, 상기 제2 게이트층, 상기 제2 절연막, 상기 제1 게이트층, 상기 전하 저장막 및 상기 제1 절연막을 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 게이트층은 p형 폴리 실리콘을 이용하여 형성하는 비휘발성 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 전하 저장막은 질화막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 게이트층은 WSi, TiN, TaN, Ti, WN 중 어느 하나를 이용하여 형성하는 비휘발성 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 게이트층은 n형 폴리 실리콘 또는 p형 폴리 실리콘으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 절연막은 습식 산화 방식, 래디컬 산화 방식, 스팀 방식중 어느 하나를 사용하여 형성하는 비휘발성 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 절연막은 산화막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 절연막은 고유전율 물질로 형성하는 비휘발성 메모리 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 고유전율 물질은 Al2O3, HfO2, ZrO3, Al2O3-HfO2 혼합체, SrTiO3, LaO3, (Ba,Sr)TiO3 을 포함하는 비휘발성 메모리 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 게이트 전극층은 텅스텐(W), 텅스텐 실리사이드(WSix), 텅스텐 질화막(WNx), 루테늄(Ru), 이리듐(Ir), 산화 루테늄(RuO2), 백금(Pt) 중 어느 하나를 이용하여 형성하는 비휘발성 메모리 소자의 제조 방법.
  11. 다수의 워드 라인 및 다수의 선택 라인을 포함하는 비휘발성 메모리 소자에 있어서,
    상기 워드 라인 및 상기 선택 라인은 제1 절연막, 전하 저장막, 제1 게이트층, 제2 절연막, 제2 게이트층 및 게이트 전극층의 적층 구조로 형성되며, 상기 선택 라인의 상기 제2 게이트층 및 상기 제2 절연막에 형성된 콘택홀에 의해 상기 게이트 전극층이 상기 제1 게이트층과 연결되는 비휘발성 메모리 소자.
  12. 제11항에 있어서,
    상기 전하 저장막은 질화막으로 형성되는 비휘발성 메모리 소자.
  13. 제11항에 있어서,
    상기 제1 게이트층은 n형 폴리 실리콘 또는 p형 폴리 실리콘으로 형성되는 비휘발성 메모리 소자.
  14. 제11항에 있어서,
    상기 제1 게이트층은 WSi, TiN, TaN, Ti, WN 중 어느 하나를 이용하여 형성 하는 비휘발성 메모리 소자.
  15. 제11항에 있어서,
    상기 제2 게이트층은 p형 폴리 실리콘으로 형성되는 비휘발성 메모리 소자.
  16. 제11항에 있어서,
    상기 제1 절연막과 상기 제2 절연막은 산화막으로 형성되는 비휘발성 메모리 소자.
  17. 제11항에 있어서,
    상기 제2 절연막은 Al2O3, HfO2, ZrO3, Al2O3-HfO2 혼합체, SrTiO3, LaO3, (Ba,Sr)TiO3 중 어느 하나를 포함하는 고유전율 물질로 형성되는 비휘발성 메모리 소자.
KR1020070025519A 2007-03-15 2007-03-15 비휘발성 메모리 및 그의 소자의 제조 방법 KR100885797B1 (ko)

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KR100687362B1 (ko) * 2004-12-29 2007-02-27 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
KR100684898B1 (ko) * 2005-04-26 2007-02-20 삼성전자주식회사 낸드형 플래쉬 기억 장치, 그 형성 방법 및 동작 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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