KR100684898B1 - 낸드형 플래쉬 기억 장치, 그 형성 방법 및 동작 방법 - Google Patents

낸드형 플래쉬 기억 장치, 그 형성 방법 및 동작 방법 Download PDF

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Abstract

낸드형 플래쉬 기억 장치, 그 형성 방법 및 동작 방법을 제공한다. 본 발명에 따른 낸드형 플래쉬 기억 장치는 복수개의 셀 게이트 라인들 일측에 순차적으로 배치된 제1 및 제2 선택 게이트 라인들을 포함한다. 제1 선택 게이트 라인을 포함하는 제1 선택 트랜지스터는 비선택된 셀의 높은 부스팅된 채널 전압을 감소시키는 버퍼 역할을 수행하여 낸드형 플래쉬 기억 장치의 누설전류를 최소화할 수 있다.

Description

낸드형 플래쉬 기억 장치, 그 형성 방법 및 동작 방법{NAND-TYPE FLASH MEMORY DEVICE, METHODS OF FORMING AND OPERATING THE SAME}
도 1은 종래의 낸드형 플래쉬 기억 장치를 나타내는 등가회로도이다.
도 2는 종래의 낸드형 플래쉬 기억 장치를 보여주는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치를 나타내는 평면도이다.
도 4a는 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 4b 및 도 4c는 각각 도 4a의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치의 변형예를 보여주는 단면도이다.
도 6a 내지 도 10a는 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 6b 내지 도 10b는 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 4a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 6c 내지 도 10c는 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 4a의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 11 내지 도 13은 도 5에 도시된 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 다른 실시예에 따른 낸드형 플래쉬 기억 장치를 보여주는 평면도이다.
도 15는 도 14의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 낸드형 플래쉬 기억 장치의 변형예를 보여주는 단면도이다.
도 17a 및 도 17b는 각각 도 16의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 18 내지 도 20은 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 14의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 21a 및 도 22a는 도 16에 도시된 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 21b 및 도 22b는 도 16에 도시된 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 16의 Ⅴ-Ⅴ'을 따라 취해진 단면도들이다.
도 21c 및 도 22c는 도 16에 도시된 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 16의 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 23은 본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 기억 장치를 나타내는 등가회로도이다.
도 24는 본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 기억 장치를 나타 내는 평면도이다.
도 25a, 도 25b 및 도 25c는 각각 도 24의 Ⅶ-Ⅶ', Ⅷ-Ⅷ' 및 Ⅸ-Ⅸ'을 따라 취해진 단면도들이다.
도 26a 및 도 27a는 본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 24의 Ⅶ-Ⅶ'을 따라 취해진 단면도들이다.
도 26b 및 도 27b는 본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 24의 Ⅷ-Ⅷ'을 따라 취해진 단면도들이다.
도 26c 및 도 27c는 본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 24의 Ⅸ-Ⅸ'을 따라 취해진 단면도들이다.
본 발명은 반도체 장치, 그 형성 방법 및 동작 방법에 관한 것으로, 특히, 낸드형 플래쉬 기억 장치, 그 형성 방법 및 동작 방법에 관한 것이다.
플래쉬 기억 장치는 전원 공급이 중단될지라도 저장된 데이타를 그대로 유지하는 비휘발성 특성을 갖는다. 또한, 플래쉬 기억 장치는 전기적으로 데이타를 쓰고 지우기가 가능하다.
플래쉬 기억 장치들 중 낸드형 플래쉬 기억 장치는 다수의 기억 셀들이 하나의 공통 소오스 및 하나의 공통 드레인을 공유함으로써 고집적화에 매우 유리하다. 낸드형 플래쉬 기억 장치의 통상적인 형태를 도면들을 참조하여 설명한다.
도 1은 종래의 낸드형 플래쉬 기억 장치를 나타내는 등가회로도이다.
도 1을 참조하면, 낸드형 플래쉬 기억 장치는 행방향으로 나란히 배열된 복수개의 셀 스트링들을 포함한다. 상기 각 셀 스트링은 직렬로 연결된 복수개의 기억 셀들(10)을 포함한다. 또한, 상기 셀 스트링은 상기 복수개의 기억 셀들(10)의 일단에 직렬로 연결된 접지 선택 트랜지스터(20)와, 상기 복수개의 기억 셀들(10)의 타단에 직렬로 연결된 스트링 선택 트랜지스터(30)를 포함한다. 복수개의 기억 셀들(10)은 행 및 열방향들을 따라 2차원적을 배열된다. 도시하지 않았지만, 상기 기억 셀(10)은 데이타를 저장하는 수단으로 플로팅 게이트를 갖는다.
열방향으로 배열된 상기 접지 선택 트랜지스터(20)의 게이트들은 하나의 접지 선택 라인(GSL)에 접속되고, 열방향으로 배열된 상기 스트링 선택 트랜지스터(30)의 게이트들은 하나의 스트링 선택 라인(SSL)에 접속된다. 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL) 사이에 복수개의 워드 라인들(WL)이 나란히 배열된다. 상기 각 워드 라인(WL)은 각 열방향으로 배열된 상기 기억 셀들(10)의 (제어)게이트들과 접속한다. 상기 접지 선택 트랜지스터(20)의 소오스 영역은 공통 소오스 라인(CSL)에 연결된다. 상기 공통 소오스 라인(CSL)은 열방향으로 배열된 복수개의 상기 접지 선택 트랜지스터(20)의 소오스 영역들과 접속된다. 상기 스트링 선택 트랜지스터(30)의 드레인 영역은 비트 라인(BL)에 연결된다. 상기 각 스트링에 하나의 상기 비트 라인(BL)이 연결된다.
상술한 종래의 낸드형 플래쉬 기억 장치의 선택된 셀(10s)에 대한 프로그램 동작 방법을 설명한다. 상기 공통 소오스 라인(CSL)에 접지 전압을 인가하고, 상기 스트링 선택 라인(SSL)에 정전압을 인가하며, 상기 접지 선택 라인(GSL)에 접지 전압을 인가한다. 이에 따라, 상기 접지 선택 트랜지스터(20)는 턴오프(turn off)된다.
상기 선택된 셀(10s)에 연결된 선택된 비트 라인(BL)에 접지 전압을 인가하고, 비선택된 비트 라인들(BL)에는 정전압을 인가한다. 상기 선택된 셀(10s)에 연결된 선택된 워드 라인(WL)에 프로그램 전압을 인가한다. 이때, 비선택된 워드 라인들(WL)에는 패스(pass) 전압을 인가한다. 상기 패스 전압은 데이타를 저장한 기억 셀(10) 및 데이타를 저장하지 않은 기억 셀(10) 모두를 턴온시킬 수 있는 전압이다. 이에 따라, 상기 선택된 셀(10s)의 채널에는 상기 선택된 비트 라인(BL)에 공급된 접지 전압이 인가되고, 상기 선택된 셀(10s)의 게이트에는 상기 선택된 워드 라인(BL)에 인가된 프로그램 전압이 인가된다. 그 결과, 상기 선택된 셀(10s)의 채널내 전자들이 터널 절연막을 FN 터널링(Fowler Nordheim tunneling)하여 플로팅 게이트에 저장된다.
한편, 상기 선택된 워드 라인(BL)에 함께 연결된 비선택된 셀(10)의 채널 영역에는 상기 비선택된 비트 라인(BL)에 인가된 정전압으로부터 상기 스트링 선택 트랜지스터(30)의 문턱전압을 뺀 전압이 인가된다. 이로써, 상기 비선택된 셀(10)에 연결된 상기 스트링 선택 트랜지스터(30)가 자동적으로 턴오프(turn off)되어 상기 비선택된 셀(10)의 채널은 플로팅(floating) 상태가 된다. 그 결과, 상기 선택된 워드 라인(BL)에 높은 프로그램 전압이 인가될때, 상기 비선택된 셀(10)의 채널 전압은 캐패시터 커플링에 의하여 부스팅(boosting)된다. 이로써, 상기 비선택 된 셀(10)과 상기 선택된 워드 라인(BL)간의 전압차가 감소되어 상기 비선택된 셀(10)의 프로그램이 방지된다.
하지만, 상기 비선택된 셀(10)의 채널 전압이 부스팅됨에 따라, 상기 비선택된 셀(10)에 연결된 상기 접지 선택 트랜지스터(10)의 드레인 및 소오스 영역들간에 누설전류가 발생될 수 있다. 이를 도 2를 참조하여 설명한다.
도 2는 종래의 낸드형 플래쉬 기억 장치를 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 도 2에서는, 선택된 워드 라인(WL)에 연결된 비선택된 셀(10)을 갖는 셀 스트링의 접지 선택 트랜지스터(20)와, 상기 접지 선택 트랜지스터(20)에 인접한 기억 셀(10)을 도시하였다.
반도체 기판(1) 상에는 셀 게이트 라인(2) 및 접지 선택 게이트 라인(3)이 배치된다. 상기 셀 게이트 라인(2) 양측의 상기 반도체 기판(1)에 셀 소오스/드레인 영역(4,4')이 배치된다. 상기 접지 선택 게이트 라인(3) 일측의 상기 반도체 기판(1)에 공통 소오스 영역(5)이 배치된다. 상기 셀 게이트 라인(2)과 상기 접지 선택 게이트 라인(3) 사이의 상기 셀 소오스/드레인 영역(4')은 상기 기억 셀(10)과 상기 접지 선택 트랜지스터(20)가 공유한다. 즉, 상기 셀 소오스/드레인 영역(4')은 상기 접지 선택 트랜지스터(20)의 드레인 영역(4')에 해당한다.
상기 선택된 워드 라인(WL)에 연결된 상기 비선택된 셀(10)의 부스팅된 채널 전압은 이웃하는 기억 셀들(10)의 소오스/드레인들 및 채널들을 경유하여 상기 접지 선택 트랜지스터(20)의 드레인 영역(4')에 인가될 수 있다. 상기 부스팅된 채널 전압은 정전압에 비하여 월등히 높을 수 있다. 예컨대, 상기 프로그램 전압이 18V 정도인 경우에, 상기 부스팅된 채널 전압은 약 8V로 높을 수 있다. 이에 따라, 상기 접지 선택 트랜지스터(20)가 턴오프 상태일지라도, 상기 드레인 영역(4')과 상기 공통 소오스 영역(5)간에 펀치스루(punch-through) 현상이 발생될 수 있다. 또한, 상기 부스팅된 채널 전압에 의하여 상기 접지 선택 트랜지스터(20)에 DIBL(Drain Induced Barrier Lowering) 현상이 발생되어 상기 드레인 영역(4')과 상기 공통 소오스 영역(5)간에 누설전류가 발생될 수 있다. 이러한 누설전류에 의하여 상기 부스팅된 채널 전압이 감소되어 상기 비선택된 셀(10)이 프로그램될 수도 있다.
또한, 상기 높은 부스팅된 채널 전압에 의하여 상기 스트링 선택 트랜지스터(30)의 소오스 및 드레인간의 펀치스루 특성이 열화될 수 있다. 이에 따라, 상기 스트링 선택 트랜지스터를 통한 누설전류도 발생될 수 있다.
반도체 장치의 고집적화 경향에 따라, 상기 접지 선택 게이트 라인(3)의 선폭이 점점 감소되고 있다. 이에 따라, 상기 접지 선택 트랜지스터(20)의 드레인 영역(4')과 상기 공통 소오스 영역(5)간의 누설전류가 더욱 심화될 수 있다.
본 발명은 상술한 제반적인 문제점을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는 누설전류를 최소화할 수 있는 낸드형 플래쉬 기억 장치, 그 형성 방법 및 동작 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 비선택된 셀의 부스팅된 채널 전압에 의한 누설전류를 최소화할 수 있는 낸드형 플래쉬 기억 장치, 그 형성 방법 및 동작 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 누설전류를 최소화함과 동시에 고집적화에 적합한 낸드형 플래쉬 기억 장치, 그 형성 방법 및 동작 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 낸드형 플래쉬 기억 장치를 제공한다. 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치는 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막, 및 상기 활성영역 상에 나란히 배치된 복수개의 셀 게이트 라인들로 구성된 셀 게이트 그룹을 포함할 수 있다. 상기 셀 게이트 그룹 일측의 상기 활성영역 상에 제1 선택 게이트 라인이 배치된다. 상기 제1 선택 게이트 라인은 차례로 적층되며 서로 접속된 제1 선택 하부 게이트 및 제2 선택 상부 게이트와, 상기 제1 선택 하부 및 상부 게이트들 사이에 개재된 제1 게이트간 패턴을 포함한다. 제2 선택 게이트 라인이 상기 제1 선택 게이트 라인 일측에 배치되되, 상기 셀 게이트 그룹의 반대편의 활성영역 상에 배치된다. 제1 불순물 확산층들이 상기 셀 게이트 라인 양측의 상기 활성영역에 각각 형성되고, 제2 불순물 확산층이 상기 제1 및 제2 선택 게이트 라인들 사이의 상기 활성영역에 형성되며, 제3 불순물 확산층이 상기 제2 선택 게이트 라인에 배치되되, 상기 제1 선택 게이트 라인의 반대편의 상기 활성영역에 형성된다. 상기 제3 불순물 확산층은 공통 소오스 영역 및 공통 드레인 영역 중에 선택된 하나이다.
본 발명의 다른 실시예에 따른 낸드형 플래쉬 기억 장치는 직렬로 연결된 복 수개의 셀 트랜지스터들을 포함하는 셀 그룹, 및 상기 셀 그룹의 일단에 순차적으로 직렬로 연결된 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 포함할 수 있다. 이때, 상기 제1 선택 트랜지스터의 제1 채널 영역과 상기 제2 선택 트랜지스터의 제2 채널 영역은 서로 연결된다. 또한, 상기 제2 선택 트랜지스터는 비트 라인 및 공통 소오스 라인 중에 선택된 하나와 연결된다.
본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 기억 장치는 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막, 상기 활성영역 상을 나란히 배치된 복수개의 셀 게이트 라인들로 구성된 셀 게이트 그룹, 및 상기 셀 게이트 그룹 일측의 상기 활성영역 상에 배치된 제1 선택 게이트 라인을 포함할 수 있다. 제2 선택 게이트 라인이 상기 제1 선택 게이트 라인 일측에 배치되되, 상기 셀 게이트 그룹의 반대편의 상기 활성영역 상에 배치된다. 제1 불순물 확산층들이 상기 셀 게이트 라인 양측의 상기 활성영역에 각각 형성되고, 제2 불순물 확산층이 상기 제2 선택 게이트 라인 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역에 형성된다. 상기 제1 선택 게이트 라인 아래의 제1 채널 영역과 상기 제2 선택 게이트 라인 아래의 제2 채널 영역은 서로 연결되고, 상기 제2 불순물 확산층은 공통 소오스 영역 및 공통 드레인 영역 중에 선택된 하나이다.
상술한 기술적 과제들을 해결하기 위한 낸드형 플래쉬 기억 장치의 형성 방법을 제공한다. 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법은 다음의 단계들을 포함할 수 있다. 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하고, 상기 활성영역 상을 순차적으로 나란히 배치된, 복수개의 셀 게이 트 라인들로 구성된 셀 게이트 그룹, 제1 선택 게이트 라인 및 제2 선택 게이트 라인을 형성한다. 상기 셀, 제1 및 제2 선택 게이트 라인들을 마스크로 사용하여 상기 활성영역에 불순물 이온들을 주입하여 불순물 확산층들을 형성한다. 상기 제1 선택 게이트 라인은 차례로 적층되며 서로 접속된 제1 선택 하부 게이트 및 제2 선택 상부 게이트와, 상기 제1 선택 하부 및 상부 게이트들 사이에 개재된 제1 게이트간 패턴을 포함한다.
본 발명의 다른 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법은 다음의 단계들을 포함할 수 있다. 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하고, 상기 활성영역 상을 순차적으로 나란히 배치된, 복수개의 셀 게이트 라인들로 구성된 셀 게이트 그룹, 제1 선택 게이트 라인 및 제2 선택 게이트 라인을 형성한다. 상기 셀 게이트 라인들과 상기 제1 및 제2 선택 게이트 라인들을 마스크로 사용하여 불순물 이온들을 주입하여 불순물 확산층을 형성한다. 이때, 상기 제1 선택 게이트 라인 아래의 제1 채널 영역과 상기 제2 선택 게이트 라인 아래의 제2 채널 영역은 서로 연결된다.
상술한 기술적 과제들을 해결하기 위한 낸드형 플래쉬 기억 장치의 프로그램 동작 방법을 제공한다. 본 발명의 일 실시예에 따르면, 상기 낸드형 플래쉬 기억 장치는 직렬로 연결된 복수개의 셀 트랜지스터들, 상기 복수개의 셀 트래지스터들의 일단에 순차적으로 직렬로 연결된 제1 및 제2 접지 선택 트랜지스터들을 포함할 수 있다. 이때, 상기 제1 접지 선택 트랜지스터의 채널 영역 및 상기 제2 접지 선택 트랜지스터의 채널 영역은 서로 연결된다. 상술한 구조의 낸드형 플래쉬 기억 장치의 프로그램 방법은 다음의 단계들을 포함할 수 있다. 상기 제1 접지 선택 트랜지스터의 게이트에 정전압을 인가하고, 상기 제2 접지 선택 트랜지스터의 게이트에 접지 전압을 인가한다. 선택된 상기 셀 트랜지스터의 게이트에 프로그램 전압을 인가한다.
본 발명의 다른 실시예에 따르면, 상기 낸드형 플래쉬 기억 장치는 직렬로 연결된 복수개의 셀 트랜지스터들, 상기 복수개의 셀 트래지스터들의 일단에 순차적으로 직렬로 연결된 제1 및 제2 스트링 선택 트랜지스터들을 포함할 수 있다. 이때, 상기 제1 스트링 선택 트랜지스터의 채널 영역 및 상기 제2 스트링 선택 트랜지스터의 채널 영역은 서로 연결된다. 상술한 구조의 낸드형 플래쉬 기억 장치의 프로그램 방법은 다음의 단계들을 포함할 수 있다. 상기 제1 스트링 선택 트랜지스터의 게이트에 정전압을 인가하고, 상기 제2 스트링 선택 트랜지스터의 게이트에 정전압을 인가하며, 선택된 상기 셀 트랜지스터의 게이트에 프로그램 전압을 인가한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층( 또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 3은 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치를 나타내는 평면도이고, 도 4a는 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도이며, 도 4b 및 도 4c는 각각 도 4a의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 3, 도 4a, 도 4b 및 도 4c를 참조하면, 반도체 기판(100)의 소정영역에 활성영역들(103)을 한정하는 소자분리막(104)이 배치된다. 상기 활성영역들(103)은 나란히 배열된다. 상기 활성영역(103)은 라인 형태일 수 있다. 상기 소자분리막(104)은 상기 반도체 기판(100)에 형성된 트렌치(102)를 채울수 있다. 즉, 상기 소자분리막(104)은 트렌치형 소자분리막일 수 있다.
복수개의 셀 게이트 라인들(135c)이 상기 활성영역들(103) 상을 나란히 가로지른다. 상기 복수개의 셀 게이트 라인들(135c)을 셀 게이트 그룹을 구성을 한다. 제1 접지 선택 게이트 라인(135a)이 상기 셀 게이트 그룹 일측의 상기 활성영역들(103) 상을 가로지른다. 제2 접지 선택 게이트 라인(135b)이 상기 제1 접지 선택 게이트 라인(135a) 일측에 배치되되, 상기 셀 게이트 그룹의 반대편의 상기 활성영역들(103) 상을 가로지른다. 즉, 상기 셀 게이트 그룹의 일측에 상기 제1 및 제2 접지 선택 게이트 라인들(135a,135b)이 순차적으로 배치된다. 상기 제1 및 제2 접지 선택 게이트 라인들(135a,135b)은 서로 이격되어 있다.
제1 스트링 선택 게이트 라인(135d)이 상기 셀 게이트 그룹의 타측에 배치되고 상기 제1 접지 선택 게이트 라인(135a)의 반대편의 상기 활성영역들(103) 상에 배치된다. 제2 스트링 선택 게이트 라인(135e)이 상기 제1 스트링 선택 게이트 라인(135d)의 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역(103) 상을 가로지른다. 상기 제1 및 제2 스트링 선택 게이트 라인들(135d,135e)은 서로 이격되어 있다.
다시 말해서, 상기 제1 접지 선택 게이트 라인(135a) 및 상기 제1 스트링 선택 게이트 라인(135d) 사이의 상기 활성영역들(103) 상을 상기 복수개의 셀 게이트 라인들(135c)이 나란히 가로지르고, 상기 제2 접지 선택 게이트 라인(135b) 및 제2 스트링 선택 게이트 라인(135e) 사이의 상기 활성영역들(103) 상을 상기 제1 접지 선택 게이트 라인(135a), 상기 복수개의 셀 게이트 라인들(135c) 및 상기 제1 스트링 선택 게이트 라인(135d)이 나란히 가로지른다.
상술한 낸드형 플래쉬 기억 장치는 한쌍의 접지 선택 게이트 라인들(135a,135b) 및 한쌍의 스트링 선택 게이트 라인들(135d,135e)을 포함한다. 이와는 달리, 본 발명에 따른 낸드형 플래쉬 기억 장치는 상기 한쌍의 접지 선택 게이트 라인들(135a,135b)과 하나의 스트링 선택 게이트 라인을 포함할 수 있다. 이와는 또 다르게, 본 발명에 따른 낸드형 플래쉬 기억 장치는 상기 한쌍의 스트링 선택 게이트 라인들(135d,135e)과 하나의 접지 선택 게이트 라인을 포함할 수도 있다.
상기 셀 게이트 라인(135c)은 차례로 적층된 터널 절연 패턴(106c), 플로팅 게이트(108c), 블로킹 절연 패턴(110c) 및 제어 게이트 전극(120)을 포함한다. 상 기 제어 게이트 전극(120)은 차례로 적층된 제어 하부 게이트(112c) 및 제어 상부 게이트(116c)를 포함한다. 상기 제어 게이트 전극(120)은 상기 활성영역(103)을 가로지르고, 상기 활성영역(103)과 상기 제어 게이트 전극(120) 사이에 상기 플로팅 게이트(108c)가 개재된다. 상기 활성영역(103)과 상기 플로팅 게이트(108c) 사이에 상기 터널 절연 패턴(106c)이 개재되며, 상기 플로팅 게이트(108c)와 상기 제어 게이트 전극(120) 사이에 상기 블로킹 절연 패턴(110c)이 개재된다. 이로써, 상기 플로팅 게이트(108c)는 전기적으로 격리된다. 물론, 상기 플로팅 게이트(108c)는 이웃하는 다른 플로팅 게이트들(108c)과도 이격된다.
상기 터널 절연 패턴(106c)는 실리콘 산화막, 특히, 열산화막으로 이루어질 수 있다. 상기 플로팅 게이트(108c)는 도전체인 도핑된 폴리실리콘으로 형성될 수 있다. 상기 블로킹 절연 패턴(110c)은 ONO막으로 형성할 수 있다. 이와는 달리, 상기 블로킹 절연 패턴(110c)은 상기 터널 절연 패턴(106c)에 비하여 높은 유전상수를 갖는 절연 물질로 이루어질 수 있다. 예컨대, 상기 블로킹 절연 패턴(110c)은 산화하프늄 또는 산화알루미늄등과 같은 절연성 금속산화물로 이루어질 수 있다. 상기 제어 게이트 전극(120)은 도전 물질로 이루어진다. 특히, 상기 제어 하부 게이트(112c)는 상기 블로킹 절연 패턴(110c)을 식각 손상으로부터 보호할 수 있는 도전 물질, 예컨대, 도핑된 폴리실리콘 또는 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등)등으로 이루어질 수 있다. 상기 제어 상부 게이트(116c)는 도전 물질을 포함한다. 예컨대, 상기 제어 상부 게이트(116c)는 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등) 또는 금속실리사이드(ex, 텅스텐실리사이드, 코발 트실리사이드등) 중에 선택된 적어도 하나를 포함할 수 있다.
상기 제1 접지 선택 게이트 라인(135a)은 차례로 적층된 제1 절연 패턴(106a), 제1 접지 선택 하부 게이트(108a) 및 제1 접지 선택 상부 게이트(116a)을 포함한다. 또한, 상기 제1 접지 선택 게이트 라인(135a)은 상기 제1 접지 선택 하부 및 상부 게이트들(108a,116a) 사이에 개재된 제1 접지 선택 게이트간 패턴을 더포함한다. 이때, 상기 제1 접지 선택 하부 및 상부 게이트들(108a,116a)은 서로 전기적으로 접속한다. 상기 제1 접지 선택 게이트간 패턴은 아랫부분(110a) 및 윗부분(112a)으로 구성될 수 있다.
상기 제1 접지 선택 게이트간 패턴의 폭은 상기 제1 접지 선택 하부 및 상부 게이트들(108a,116a)의 폭들에 비하여 좁다. 이에 따라, 상기 제1 접지 선택 하부 게이트(108a)의 상부면은 상기 제1 접지 선택 게이트간 패턴 및 상기 제1 접지 선택 상부 게이트(116a)와 동시에 접촉한다.
상기 제1 접지 선택 하부 게이트(108a), 상기 제1 접지 선택 게이트간 패턴 및 상기 제1 접지 선택 상부 게이트(116a)는 각각 상기 셀 게이트 라인(135c)에 인접한 제1 측벽들, 및 상기 제1 측벽들의 반대편의 제2 측벽들을 갖는다. 상기 제1 접지 선택 상부 게이트(116a)의 제1 측벽, 상기 제1 접지 선택 게이트간 패턴의 제1 측벽 및 상기 제1 접지 선택 하부 게이트(108a)의 제1 측벽은 서로 정렬된다. 상기 제1 접지 선택 상부 게이트(116a)는 상기 제1 접지 선택 게이트간 패턴의 제2 측벽을 덮는다. 또한, 상기 제1 접지 선택 상부 게이트(116a)는 상기 제1 접지 선택 게이트간 패턴의 제2 측벽 옆에 위치한 상기 제1 접지 선택 하부 게이트(108a) 의 상부면 일부와 접촉한다. 상기 제1 접지 선택 하부 게이트(108a)의 제2 측벽 및 상기 제1 접지 선택 상부 게이트(116a)의 제2 측벽은 서로 정렬되는 것이 바람직하다.
상기 제1 접지 선택 하부 게이트(108a)는 상기 플로팅 게이트(108c)와 동일한 물질로 이루어지는 것이 바람직하다. 상기 제1 접지 선택 하부 게이트(108a)는 상기 플로팅 게이트(108c)와 유사한 형태로 상기 활성영역(103) 상부에 배치될 수 있다. 즉, 복수개의 상기 제1 접지 선택 하부 게이트들(108a)이 상기 제1 접지 선택 게이트 라인(135a)을 따라 상기 복수개의 활성영역들(108a) 상에 각각 배치될 수 있다. 이때, 상기 복수개의 제1 접지 선택 하부 게이트들(108a)은 서로 이격된다. 물론, 상기 복수개의 제1 접지 선택 하부 게이트들(108a)은 상기 제1 접지 선택 상부 게이트(116a)와 접속한다.
상기 제1 접지 선택 상부 게이트(116a)는 상기 제어 상부 게이트(116c)와 동일한 물질로 이루어지는 것이 바람직하다. 상기 제1 접지 선택 게이트간 패턴은 상기 블로킹 절연 패턴(110c) 및 상기 제어 하부 게이트(112c)와 동일한 물질로 이루어지는 것이 바람직하다. 구체적으로, 상기 제1 접지 선택 게이트간 패턴의 아랫부분(110a)은 상기 블로킹 절연 패턴(110c)과 동일한 물질로 이루어지고, 상기 제1 접지 선택 게이트 패턴의 윗부분(112a)은 상기 제어 하부 게이트(112c)와 동일한 물질로 이루어진다. 상기 제1 절연 패턴(106a)은 실리콘 산화막으로 이루어질 수 있다. 상기 제1 절연 패턴(106a)은 상기 터널 절연 패턴(106c)과 동일한 물질일 수 있다.
상기 소자분리막(104)의 상부면은 상기 반도체 기판(100)의 표면 보다 낮을 수 있다. 이에 따라, 상기 소자분리막(104)의 낮은 상부면에 의하여 오목한 부분이 형성된다. 도 4b에 도시된 바와 같이, 상기 제1 접지 선택 게이트간 패턴은 연장되어 상기 오목한 부분의 일부를 채울 수 있다. 이때, 도 4c에 도시된 바와 같이, 상기 제1 접지 선택 게이트간 패턴의 연장된 부분 일측에 위치한 상기 오목 부분의 다른 부분에 잔여 패턴이 배치될 수 있다. 상기 잔여 패턴은 차례로 적층된 하부 잔여층(110r) 및 상부 잔여층(112r)을 포함한다. 상기 제1 접지 선택 하부 게이트(108a)와 접촉하는 상기 제1 접지 선택 상부 게이트(116a)의 일부는 연장되어 상기 잔여 패턴 상을 지난다. 상기 잔여 패턴은 상기 제1 접지 선택 게이트간 패턴과 동일한 물질로 이루어질 수 있다. 즉, 상기 하부 잔여층(110r) 및 상기 상부 잔여층(112r)은 각각 상기 제1 접지 선택 게이트간 패턴의 아랫부분(110a) 및 윗부분(112a)과 동일한 물질로 이루어질 수 있다.
상기 제2 접지 선택 게이트 라인(135b)은 차례로 적층된 제2 절연 패턴(106b), 제2 접지 선택 하부 게이트(108b) 및 제2 접지 선택 상부 게이트(116b)를 포함한다. 또한, 상기 제2 접지 선택 게이트 라인(135b)은 상기 제2 접지 선택 하부 및 상부 게이트들(108b,116b) 사이에 개재된 제2 접지 선택 게이트간 패턴을 더 포함할 수 있다. 이때, 상기 제2 접지 선택 하부 및 상부 게이트들(108b,116b)은 서로 전기적으로 접속된다. 상기 제2 접지 선택 게이트간 패턴도 아랫부분(110b) 및 윗부분(112b)으로 구성된다.
상기 제2 접지 선택 게이트 라인(135b)은 상기 제1 접지 선택 게이트 라인 (135a)에 대칭적인 구조일 수 있다. 구체적으로, 상기 제2 접지 선택 게이트간 패턴의 폭은 상기 제2 접지 선택 하부 및 상부 게이트들(108b,116b)의 폭에 비하여 좁다. 이에 따라, 상기 제2 접지 선택 하부 게이트(108b)의 상부면은 상기 제2 접지 선택 게이트간 패턴 및 상기 제2 접지 선택 상부 게이트(116b)와 동시에 접촉한다.
상기 제2 접지 선택 하부 게이트(108b), 상기 제2 접지 선택 게이트간 패턴 및 상기 제2 접지 선택 상부 게이트(116b)는 각각 상기 제1 접지 선택 게이트 라인(135a)에 인접한 제1 측벽들, 및 상기 제1 측벽들의 반대편의 제2 측벽들을 갖는다. 상기 제2 접지 선택 하부 게이트(108b)의 제2 측벽, 상기 제2 접지 선택 게이트간 패턴의 제2 측벽 및 상기 제2 접지 선택 상부 게이트(116b)의 제2 측벽은 서로 정렬된다. 상기 제2 접지 선택 상부 게이트(116b)는 상기 제2 접지 선택 게이트간 패턴의 제1 측벽과, 상기 제2 접지 선택 하부 게이트(108b)의 상부면의 일부와 접촉한다. 상기 제2 접지 선택 하부 게이트(108b)의 제1 측벽 및 상기 제2 접지 선택 상부 게이트(116b)의 제1 측벽은 서로 정렬된다.
상기 제2 접지 선택 하부 및 상부 게이트들(108b,116b)은 각각 상기 제1 접지 선택 하부 및 상부 게이트들(108a,116a)과 동일한 물질로 이루어지고, 상기 제2 접지 선택 게이트간 패턴은 상기 제1 접지 선택 게이트간 패턴과 동일한 물질로 이루어진다. 즉, 상기 제2 접지 선택 게이트간 패턴의 아랫부분(110b) 및 윗부분(112b)은 각각 상기 제1 접지 선택 게이트간 패턴의 아랫부분(110a) 및 윗부분(112a)과 동일한 물질로 이루어진다. 상기 제2 절연 패턴(106b)은 실리콘 산화막으 로 이루어질 수 있다. 상기 제2 절연 패턴(106b)은 상기 제1 절연 패턴(106a)과 동일한 물질로 이루어질 수도 있다.
상기 제1 접지 선택 게이트간 패턴과 유사하게, 상기 제2 접지 선택 게이트간 패턴도 연장되어 상기 소자분리막(104)의 오목한 부분을 채울수 있다. 또한, 상기 제2 접지 선택 하부 게이트(108b)와 접촉하는 상기 제2 접지 선택 상부 게이트(116b)의 일부는 연장되어 상기 오목한 부분의 일부에 형성된 잔여 패턴 위를 지날 수 있다.
상기 제1 스트링 선택 게이트 라인(135d)은 상기 제1 접지 선택 게이트 라인(135a)과 대칭적인 구조를 갖는 것이 바람직하다. 구체적으로, 상기 제1 스트링 선택 게이트 라인(135d)은 차례로 적층된 제3 절연 패턴(106d), 제1 스트링 선택 하부 게이트(108d) 및 제1 스트링 선택 상부 게이트(116d)를 포함한다. 상기 제1 스트링 선택 하부 및 상부 게이트들(108d,116d)은 서로 접촉한다. 또한, 상기 제1 스트링 선택 게이트 라인(135d)은 상기 제1 스트링 선택 하부 및 상부 게이트들(108d,116d) 사이에 개재된 제1 스트링 선택 게이트간 패턴을 더 포함한다. 상기 제1 스트링 선택 게이트간 패턴은 아랫부분(110d) 및 위부분(112d)으로 구성된다. 상기 제1 스트링 선택 게이트간 패턴의 폭은 상기 제1 스트링 선택 하부 및 상부 게이트들(108d,116d)의 폭들 보다 좁은 것이 바람직하다. 상기 제1 스트링 선택 하부 게이트(108d)의 상부면은 상기 제1 스트링 선택 게이트간 패턴 및 상기 제1 스트링 선택 상부 게이트(116d)와 동시에 접촉한다.
상기 제1 스트링 선택 하부 게이트(108d), 상기 제1 스트링 선택 게이트간 패턴 및 상기 제1 스트링 선택 상부 게이트(116d)는 각각 상기 셀 게이트 그룹에 인접한 제1 측벽들과, 상기 제1 측벽들의 반대편의 제2 측벽들을 갖는다. 상기 제1 스트링 선택 하부 게이트(108d)의 제1 측벽, 상기 제1 스트링 선택 게이트간 패턴의 제1 측벽 및 상기 제1 스트링 선택 상부 게이트(116d)의 제1 측벽은 서로 정렬되는 것이 바람직하다. 상기 제1 스트링 선택 상부 게이트(116d)는 상기 제1 스트링 선택 게이트간 패턴의 제2 측벽, 및 상기 제1 스트링 선택 게이트간 패턴의 제2 측벽 옆에 위치한 상기 제1 스트링 선택 하부 게이트(108d)의 상부면 일부와 접촉한다. 상기 제1 스트링 선택 하부 및 상부 게이트들(108d,116d)의 제2 측벽들은 서로 정렬된다.
상기 제1 스트링 선택 게이트간 패턴은 연장되어 상기 소자분리막(104)의 오목한 부분의 일부를 채울수 있다. 상기 제1 스트링 선택 하부 게이트(108d)와 접촉하는 상기 제1 스트링 선택 상부 게이트(116d)의 일부는 연장되어 상기 소자분리막(104)의 오목한 부분에 형성된 잔여 패턴 상을 지날 수 있다.
상기 제1 스트링 선택 하부 및 상부 게이트들(108d,116d)은 각각 상기 제1 접지 선택 하부 및 상부 게이트들(108a,116a)과 동일한 물질로 이루어지는 것이 바람직하며, 상기 제1 스트링 선택 게이트간 패턴은 상기 제1 접지 선택 게이트간 패턴과 동일한 물질로 이루어지는 것이 바람직하다. 상기 제3 절연 패턴(106d)은 실리콘 산화막으로 이루어질 수 있다. 상기 제3 절연 패턴(106d)은 상기 제1 절연 패턴(106a)과 동일한 물질로 형성될 수 있다.
상기 제2 스트링 선택 게이트 라인(135e)는 상기 제2 접지 선택 게이트 라인 (135b)과 대칭적인 구조인 것이 바람직하다. 즉, 상기 제2 스트링 선택 게이트 라인(135e)은 차례로 적층된 제4 절연 패턴(106e), 제2 스트링 선택 하부 게이트(108e) 및 제2 스트링 선택 상부 게이트(116e)를 포함한다. 또한, 상기 제2 스트링 선택 게이트 라인(135e)은 상기 제2 스트링 선택 하부 및 상부 게이트들(108e,116e) 사이에 개재된 제2 스트링 선택 게이트간 패턴을 더 포함한다. 상기 제2 스트링 선택 게이트간 패턴은 아랫부분(110e) 및 윗부분(112e)으로 구성된다.
상기 제2 스트링 선택 하부 게이트(108e), 상기 제2 스트링 게이트간 패턴 및 상기 제2 스트링 선택 상부 게이트(116e)는 각각 상기 제1 스트링 선택 게이트 라인(135d)에 인접한 제1 측벽들, 및 상기 제1 측벽들의 반대편의 제2 측벽들을 갖는다. 상기 제2 스트링 선택 하부 게이트(108e)의 제2 측벽, 상기 제2 스트링 선택 게이트간 패턴의 제2 측벽, 및 상기 제2 스트링 선택 상부 게이트(116e)의 제2 측벽은 서로 정렬된다. 상기 제2 스트링 선택 상부 게이트(116e)는 상기 제2 스트링 선택 게이트간 패턴의 제1 측벽, 및 상기 제2 스트링 선택 하부 게이트(108e)의 상부면의 일부와 접촉한다. 상기 제2 스트링 선택 상부 및 하부 게이트들(108e,116e)의 제1 측벽들은 서로 정렬된다.
상기 제2 스트링 선택 게이트간 패턴은 연장되어 상기 소자분리막(104)의 오목한 부분의 일부를 채울수 있다. 또한, 상기 제2 스트링 선택 하부 게이트(108e)와 접촉하는 상기 제2 스트링 선택 상부 게이트(116e)의 일부는 연장되어 상기 소자분리막(104)의 오목한 부분에 형성된 잔여 패턴 상을 지난다.
상기 제1 접지 선택 게이트 라인(135a) 상에 제1 접지 선택 캐핑 패턴(118a) 이 배치되고, 상기 제2 접지 선택 게이트 라인(135b) 상에 제2 접지 선택 캐핑 패턴(118b)이 배치된다. 상기 셀 게이트 라인(135c) 상에 셀 캐핑 패턴(118c)이 배치되며, 상기 제1 및 제2 스트링 선택 게이트 라인들(135d,135e) 상에 각각 제1 스트링 선택 캐핑 패턴(118d) 및 제2 스트링 선택 캐핑 패턴(118e)이 배치된다. 상기 캐핑 패턴들(118a,118b,118c,118d,118e)은 상기 게이트 라인들(135a,135b,135c,135d,135e)에 대하여 식각선택비를 갖는 절연 물질로 이루어지는 것이 바람직하다. 예컨대, 상기 캐핑 패턴들(118a,118b,118c,118d,118e)은 질화실리콘으로 형성될 수 있다.
상기 게이트 라인들(135a,135b,135c,135d,135e) 양측의 상기 활성영역(103)에 불순물 확산층들(124s,124d,126,128,130)이 형성된다.
상기 제2 접지 선택 게이트 라인(135b) 일측에 배치되고 상기 제1 접지 선택 게이트 라인(135a)의 반대편의 상기 활성영역에 제1 불순물 확산층(124s)이 형성된다. 상기 제2 스트링 선택 게이트 라인(135e) 일측에 배치되고 상기 제1 스트링 선택 게이트 라인(135d)의 반대편의 상기 활성영역에 제2 불순물 확산층(124d)이 형성된다. 상기 셀 게이트 라인(135c) 양측에 제3 불순물 확산층(126)이 배치되고, 상기 제1 및 제2 접지 선택 게이트 라인들(135a,135b) 사이에 제4 불순물 확산층(128)이 배치된다. 상기 제1 및 제2 스트링 선택 게이트 라인들(135d,135e) 사이에 제5 불순물 확산층(130)이 배치된다.
상기 셀 게이트 라인(135c) 및 그것의 양측에 위치한 제3 불순물 확산층(126)은 셀 트랜지스터를 구성한다. 상기 제1 접지 선택 게이트 라인(135a)과 그것 의 양측에 위치한 제3 및 제4 불순물 확산층들(126,128)은 제1 접지 선택 트랜지스터를 구성하고, 상기 제2 접지 선택 게이트 라인(135b)과 그것의 양측에 위치한 제4 및 제1 불순물 확산층들(128,124s)은 제2 접지 선택 트랜지스터를 구성한다. 상기 제1 스트링 선택 게이트 라인(135d)과 그것의 양측에 위치한 제5 및 제3 불순물 확산층들(130,126)은 제1 스트링 선택 트랜지스터를 구성하고, 상기 제2 스트링 선택 게이트 라인(135e)과 그것의 양측에 위치한 제2 및 제5 불순물 확산층들(124d,130)은 제2 스트링 선택 트랜지스터를 구성한다. 상기 제1 불순물 확산층(124s)은 공통 소오스 영역(124s)에 해당하고, 상기 제2 불순물 확산층(124d)은 공통 드레인 영역(124d)에 해당한다.
상기 셀 게이트 라인(135c)은 워드 라인에 해당하며, 상기 제1 및 제2 접지 선택 게이트 라인들(135a,135b)은 각각 제1 접지 선택 라인 및 제2 접지 선택 라인에 해당한다. 상기 제1 및 제2 스트링 선택 게이트 라인들(135d,135e)은 각각 제1 스트링 선택 라인 및 제2 스트링 선택 라인에 해당한다.
즉, 복수개의 상기 셀 트랜지스터들이 직렬로 연결되고, 상기 복수개의 셀 트랜지스터의 일단에 상기 제1 및 제2 접지 선택 트랜지스터들이 순차적으로 직렬로 연결된다. 상기 복수개의 셀 트랜지스터의 타단에 제1 및 제2 스트링 선택 트랜지스터들이 순차적으로 직렬로 연결된다.
이와는 다르게, 도시하지 않았지만, 본 발명에 따른 낸드형 플래쉬 기억 장치는 상기 제1 및 제2 접지 선택 트랜지스터들과 하나의 스트링 선택 트랜지스터를 포함할 수 있다. 이와는 또 다르게, 본 발명에 따른 낸드형 플래쉬 기억 장치는 상 기 제1 및 제2 스트링 선택 트랜지스터들과 하나의 접지 선택 트랜지스터를 포함할 수 있다.
제1 층간 절연막(137)이 상기 반도체 기판(100)의 전면을 덮는다. 상기 제1 층간 절연막(137)은 실리콘 산화막, 특히, CVD 실리콘산화막으로 이루어질 수 있다. 공통 소오스 라인(139)이 상기 제1 층간 절연막(137)을 관통하여 상기 공통 소오스 영역(124s)을 노출시키는 그루브(groove)를 채운다. 상기 공통 소오스 라인(139)은 복수개의 상기 활성영역들(103)을 가로지를 수 있다. 따라서, 상기 공통 소오스 라인(139)은 복수개의 상기 활성영역들(103)에 형성된 복수개의 공통 소오스 영역들(124s)과 접속될 수 있다. 상기 공통 소오스 라인(139)은 도전 물질로 이루어진다. 예컨대, 상기 공통 소오스 라인(139)은 도핑된 폴리실리콘, 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등), 금속(ex, 텅스텐, 몰리브덴등) 및 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 중에 적어도 하나를 포함할 수 있다.
제2 층간 절연막(141)이 상기 제1 층간 절연막(137) 및 상기 공통 소오스 라인(139)를 갖는 상기 반도체 기판(100) 전면을 덮는다. 상기 제2 층간 절연막(141)은 실리콘 산화막, 특히, CVD 실리콘 산화막으로 이루어질 수 있다. 콘택 플러그(143)가 상기 제2 및 제1 층간 절연막들(141,137)을 연속적으로 관통하여 상기 공통 드레인 영역(124d)을 노출시키는 비트라인 콘택홀(142)을 채운다. 상기 콘택 플러그(143)는 도전 물질로 이루어진다.
상기 제2 층간 절연막(141) 상에 상기 콘택 플러그(143)와 접속하는 비트 라 인(145)이 배치된다. 상기 비트 라인(145)은 상기 게이트 라인들(135a,135b,135c,135d,135e)을 가로지른다. 하나의 상기 공통 드레인 영역(124d)에 하나의 상기 비트 라인(145)이 접속된다. 따라서, 상기 제2 층간 절연막(141) 상에는 상기 활성영역들(103)에 각각 대응되는 복수개의 비트 라인들(145)이 나란히 배치된다.
상술한 구조의 낸드형 플래쉬 기억 장치의 프로그램 동작 방법을 설명한다.
상기 공통 소오스 라인(139)에 접지 전압을 인가하고, 상기 제2 접지 선택 게이트 라인(135b)의 게이트들(108b,116b)에 접지 전압을 인가한다. 상기 제1 접지 선택 게이트 라인(135a)의 게이트들(108a,116a)에 정전압(Vcc)을 인가한다. 이에 따라, 상기 제2 접지 선택 트랜지스터는 턴오프된 상태이다.
상기 제1 스트링 선택 게이트 라인(135d)의 게이트들(108d,116d)에 정전압을 인가하고, 상기 제2 스트링 선택 게이트 라인(135e)의 게이트들(108e,116e)에 정전압을 인가한다.
선택된 셀 트랜지스터에 연결된 상기 셀 게이트 라인(135c)의 제어 게이트 전극(120)에 프로그램 전압을 인가하고, 상기 선택된 셀 트랜지스터에 연결된 상기 비트 라인(145)에 접지 전압을 인가한다. 이때, 비선택된 비트 라인들(145)에는 정전압을 인가하고, 비선택된 셀 게이트 라인들(135c)의 제어 게이트 전극들(120)에는 패스(pass) 전압을 인가한다. 이에 따라, 상기 선택된 셀 트랜지스터의 채널 영역은 접지 전압이 인가된다. 그 결과, 상기 선택된 셀 트랜지스터의 제어 게이트 전극(120)과 상기 채널 영역간의 프로그램 전압이 인가되어 상기 선택된 셀 트랜지 스터는 프로그램된다.
한편, 상기 프로그램 전압이 인가되는 상기 셀 게이트 라인(135a)에 연결된 비선택된 셀 트랜지스터(이하, 비선택된 셀이라 함)의 채널 영역은 상기 비선택된 비트 라인들(145)에 인가된 정전압이 인가된다. 좀더 상세히 말하면, 상기 비선택된 셀의 채널 영역에는 정전압으로부터 상기 제2 스트링 선택 트랜지스터의 문턱전압을 뺀 값의 전압이 인가될 수 있다. 이에 따라, 상기 비선택된 셀에 연결된 제1 및 제2 스트링 선택 트랜지스터들은 자동적으로 턴오프되어 상기 비선택된 셀의 채널 영역은 플로팅(floating)된다. 그 결과, 상기 셀 게이트 라인(135a)에 높은 프로그램 전압이 인가되면, 상기 비선택된 셀의 채널 영역은 부스팅되어 상기 비선택된 셀의 프로그램이 방지된다.
상기 비선택된 셀의 높은 부스팅된 채널 전압은 이웃하는 셀 트랜지스터들을 경유하여 상기 비선택된 셀에 연결된 상기 제1 접지 선택 트랜지스터의 드레인 영역에 인가된다. 이때, 상기 제1 접지 선택 트랜지스터의 게이트는 정전압이 인가되어 있다. 이에 따라, 상기 제1 접지 선택 트랜지스터의 드레인에 상기 높은 부스팅된 채널 전압이 인가될지라도, 상기 제1 접지 선택 트랜지스터의 소오스(즉, 제4 불순물 확산층(128))에는 정전압으로부터 상기 제1 접지 선택 트랜지스터의 문턱전압을 뺀 전압이 유도된다. 이에 의하여, 상기 제1 접지 선택 트랜지스터는 자동적으로 턴오프된다. 결과적으로, 상기 비선택된 셀에 연결된 상기 제2 접지 선택 트랜지스터의 드레인(즉, 제4 불순물 확산층(128))에는 정전압 보다 낮은 전압(즉, 정전압에서 상기 제1 접지 선택 트랜지스터의 문턱전압을 뺀 전압)이 인가됨으로 써, 상기 제2 접지 선택 트랜지스터의 드레인과 상기 공통 소오스 영역(124s)간의 펀치스루 특성을 향상시킬 수 있다. 이로써, 비선택된 셀의 부스팅된 채널 전압에 의한 누설전류를 방지할 수 있다.
또한, 상기 부스팅된 채널 전압은 상기 제1 스트링 선택 트랜지스터의 소오스(즉, 제3 불순물 확산층(126))에 인가될 수 있다. 이때, 상기 제1 스트링 선택 트랜지스터는 상기 부스팅된 채널 전압에 대해 버퍼 역할을 수행한다. 구체적으로, 상기 부스팅 채널 전압에 의하여 상기 제1 스트링 선택 트랜지스터의 소오스 및 드레인간에 누설전류가 일부 발생될지라도, 상기 제1 스트링 선택 트랜지스터의 드레인에는 누설전류에 의해 전압이 상승함으로 상기 제2 스트링 선택 트랜지스터의 소오스의 전압 상승은 매우 제한적이다. 이에 따라, 상기 제2 스트링 선택 트랜지스터을 통한 누설전류를 최소화된다.
상술한 구조의 낸드형 플래쉬 기억 장치에 있어서, 상기 제1 접지 선택 게이트 라인(135a)을 포함하는 제1 접지 선택 트랜지스터는 비선택된 셀의 높은 부스팅된 채널 전압을 감소시킨다. 이에 따라, 상기 제2 접지 선택 트랜지스터의 드레인과 소오스(즉, 상기 공통 소오스 영역(124s))간의 전압차가 감소되어 펀치스루 특성이 향상된다. 또한, 상기 제2 접지 선택 트랜지스터의 드레인에 정전압보다 낮은 전압이 유도됨으로써, 종래의 DIBL 현상을 최소화할 수 있다. 그 결과, 낸드형 플래쉬 기억 장치의 누설전류를 최소화할 수 있다.
또한, 상기 제1 스트링 선택 게이트 라인(135d)을 포함하는 상기 제1 스트링 선택 트랜지스터는 상기 부스팅된 채널 전압에 대하여 버퍼 역할을 수행함으로써, 상기 제2 스트링 선택 게이트 라인(135e)을 포함하는 상기 제2 스트링 선택 트랜지스터를 통한 누설전류도 최소화된다.
이에 더하여, 상기 제1 접지 선택 게이트간 패턴은 상기 제1 접지 선택 하부 게이트(108a)의 상부면의 일 가장자리로 치우쳐 배치된다. 또한, 상기 제1 접지 선택 하부 및 상부 게이트들(108a,116a)의 제2 측벽들은 서로 정렬된다. 이로써, 상기 제1 접지 선택 게이트 라인(135a)은 디자인룰의 최소 선폭을 가짐과 동시에, 상기 제1 접지 선택 하부 및 상부 게이트들(108a,116a)이 접속될 수 있다.
상기 제2 접지 선택 게이트 라인(135b)은 상기 제1 접지 선택 게이트 라인(135a)에 대칭적인 구조이고, 상기 제1 및 제2 스트링 선택 게이트 라인들(135d,135e)은 각각 상기 제1 및 제2 접지 선택 게이트 라인들(135a,135b)에 대칭적인 구조이다. 이에 따라, 상기 제2 접지 선택 게이트 라인(135b) 및 상기 제1 및 제2 스트링 선택 게이트 라인들(135d,135e)도 디자인룰의 최소 선폭을 가짐과 동시에, 그것들의 하부 게이트들(108b,108d,108e)이 각각 상부 게이트들(116b,116d,116e)에 접속될 수 있다. 그 결과, 고집적화된 낸드형 플래쉬 기억 장치를 구현할 수 있다.
한편, 상기 제2 접지 선택 게이트 라인(135b)은 다른 형태일 수 있다. 이를 도 5를 참조하여 설명한다. 본 변형예에는 상술한 낸드형 플래쉬 기억 장치와 유사하다. 따라서, 동일한 구성들은 동일한 참조부호를 사용하였다.
도 5는 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치의 변형예를 보여주는 단면도이다.
도 5를 참조하면, 제1 접지 선택 게이트 라인(135a)의 일측에 제2 접지 선택 게이트 라인(135b')이 배치된다. 상기 제2 접지 선택 게이트 라인(135b')은 셀 게이트 라인들(135c)을 포함하는 셀 게이트 그룹의 반대편의 활성영역 상에 배치된다. 상기 제1 및 제2 접지 선택 게이트 라인들(135a,135b')은 서로 이격되어 있다.
상기 제2 접지 선택 게이트 라인(135b')은 차례로 적층된 제2 절연 패턴(106b), 제2 접지 선택 하부 게이트(108b) 및 제2 접지 선택 상부 게이트(116b')을 포함한다. 이때, 상기 제2 접지 선택 상부 게이트(116b')는 상기 제2 접지 선택 하부 게이트(108b)의 상부면 전체와 접촉한다. 즉, 상기 제2 접지 선택 상부 게이트(116b')와 상기 제2 접지 선택 하부 게이트(108b) 사이에는 도 4a에 도시된 제2 접지 선택 게이트간 패턴이 요구되지 않는다.
제2 스트링 선택 게이트 라인(135e')이 제1 스트링 선택 게이트 라인(135d)의 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역 상에 배치된다. 상기 제2 스트링 선택 게이트 라인(135e')은 상기 제2 접지 선택 게이트 라인(135b')과 대칭적인 구조인 것이 바람직하다. 구체적으로, 상기 제2 스트링 선택 게이트 라인(135e')은 차례로 적층된 제4 절연 패턴(106e), 제2 스트링 선택 하부 게이트(108e) 및 제2 스트링 선택 상부 게이트(116e')를 포함한다. 상기 제2 스트링 선택 상부 게이트(116e')는 상기 제2 스트링 선택 하부 게이트(108e)의 상부면 전체와 접촉한다. 상기 제2 스트링 선택 게이트 라인(135e')도 도 4a의 제2 스트링 선택 게이트간 패턴을 요구하지 않는다.
도 6a 내지 도 10a는 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치 의 형성 방법을 설명하기 위하여 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이고, 도 6b 내지 도 10b는 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 4a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이며, 도 6c 내지 도 10c는 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 4a의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 6a, 도 6b 및 도 6c를 참조하면, 반도체 기판(100)의 소정영역에 도 3의 활성영역들(103)을 한정하는 트렌치(102)를 형성하고, 상기 트렌치(102)를 채우는 소자분리막(104)을 형성한다.
상기 소자분리막(104)의 윗부분은 상기 반도체 기판(100)의 표면 위로 돌출되도록 형성할 수 있다. 상기 반도체 기판(100) 상에 게이트 절연막(106)을 형성하고, 상기 게이트 절연막(106) 상에 상기 활성영역을 덮는 예비 플로팅 게이트(108)를 형성한다. 상기 게이트 절연막(104)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 예비 플로팅 게이트(108)는 도핑된 폴리실리콘으로 형성할 수 있다.
상기 예비 플로팅 게이트(108)는 다음의 방법으로 형성될 수 있다. 상기 게이트 절연막(104)을 갖는 반도체 기판(100) 전면에 플로팅 게이트 도전막을 형성한다. 상기 플로팅 게이트 도전막은 상기 소자분리막(106)의 돌출된 부분으로 둘러싸인 빈 영역을 채운다. 이어서, 상기 플로팅 게이트 도전막을 상기 소자분리막(106)의 돌출된 부분이 노출될때까지 평탄화시키어 상기 예비 플로팅 게이트(108)를 형성할 수 있다. 상기 게이트 절연막(104)을 형성하기 전에, 상기 소자분리막(104)의 돌출된 부분을 등방성 식각하여 상기 소자분리막(104)의 돌출된 부분으로 둘러싸인 빈 영역의 넓히는 공정을 수행할 수도 있다. 이 방법에 의해, 상기 예비 플로팅 게이트(108)는 상기 활성영역에 자기정렬적으로 형성된다.
이와는 다르게, 상기 예비 플로팅 게이트(108)는 상기 플로팅 게이트 도전막을 증착한 후에, 상기 증착된 플로팅 게이트 도전막을 패터닝하여 형성할 수도 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 노출된 소자분리막(104)을 리세스하여 상기 예비 플로팅 게이트(108)의 측벽을 노출시킨다. 이어서, 상기 반도체 기판(100) 전면에 블로킹 절연막(110) 및 제1 도전막(112)을 차례로 형성한다. 이때, 상기 블로킹 절연막(110) 및 상기 제1 도전막(112)은 상기 소자분리막(104)의 리세스된 부분을 채운다.
상기 블로킹 절연막(110)은 ONO막으로 형성할 수 있다. 이와는 달리, 상기 블로킹 절연막(110)은 상기 게이트 절연막(106)에 비하여 유전상수가 높은 절연 물질로 형성할 수 있다. 예컨대, 상기 블로킹 절연막(110)은 산화하프늄 또는 산화알루미늄등과 같은 절연성 금속산화물로 형성할 수 있다. 상기 제1 도전막(112)은 상기 블로킹 절연막(110)의 식각 손상을 방지할 수 있는 도전 물질로 형성할 수 있다. 예컨대, 상기 제1 도전막(112)은 도핑된 폴리실리콘 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등)등으로 형성할 수 있다.
상기 제1 도전막(112) 및 상기 블로킹 절연막(110)을 패터닝하여 상기 예비 플로팅 게이트(108)의 소정영역을 노출시키는 제1 그루브(114a) 및 제2 그루브 (114b)를 형성한다. 상기 제1 그루브(114a)와 상기 제2 그루브(114b)는 서로 이격되어 있다. 상기 제1 및 제2 그루브들(114a,114b)은 상기 활성영역 및 상기 예비 플로팅 게이트(108)를 가로지를 수 있다. 상기 제1 그루브(114a)는 후속에 접지 선택 게이트 라인들이 형성되는 영역에 형성되고, 상기 제2 그루브(114b)는 후속에 스트링 선택 게이트 라인들이 형성되는 영역에 형성된다.
상기 제1 및 제2 그루브들(114a,114b)를 형성할때, 상기 노출된 예비 플로팅 게이트(108) 양측의 상기 소자분리막(104)의 리세스된 영역내에 잔여 패턴이 형성될 수 있다. 상기 잔여 패턴은 상기 블로킹 절연막(110)의 잔존하는 일부인 하부 잔여층(110r) 및 상기 제1 도전막(112)의 잔존하는 일부인 상부 잔여층(112r)을 포함한다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 반도체 기판(100) 전면에 상기 그루브들(114a,114b)을 채우는 제2 도전막(116)을 형성하고, 상기 제2 도전막(116) 상에 캐핑막(118)을 형성한다. 상기 제2 도전막(116)은 상기 그루브들(114a,114b)에 노출된 상기 예비 플로팅 게이트(108)와 접촉한다.
상기 제2 도전막(116)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등) 또는 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 중에 선택된 적어도 하나를 포함할 수 있다. 상기 캐핑막(118)은 상기 제2 도전막(116), 상기 제1 도전막(112), 상기 블로킹 절연막(110), 상기 예비 플로팅 게이트(108) 및 상기 게이트 절연막(106)에 대하여 식각선택비를 갖는 절연막으로 형성할 수 있다. 예컨대, 상기 캐핑막(118)은 실리콘 질화막으로 형성할 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 상기 캐핑막(118)을 패터닝하여 제1 접지 선택 캐핑 패턴(118a), 제2 접지 선택 캐핑 패턴(118b), 셀 캐핑 패턴들(118c), 제1 스트링 선택 캐핑 패턴(118d) 및 제2 스트링 선택 캐핑 패턴(118e)을 형성한다.
상기 제1 접지 선택 캐핑 패턴(118a)과 상기 제1 스트링 선택 캐핑 패턴(118d) 사이에 상기 셀 캐핑 패턴들(118c)이 배치된다. 상기 제2 접지 선택 캐핑 패턴(118b)은 상기 제1 접지 선택 캐핑 패턴(118a)의 일측에 배치되고 상기 셀 캐핑 패턴들(118c)의 반대편의 상기 제2 도전막(116) 상에 배치된다. 상기 제2 스트링 선택 게이트 패턴(118e)은 상기 제1 스트링 선택 캐핑 패턴(118d)의 일측에 배치되고 상기 셀 캐핑 패턴들(118c)의 반대편의 상기 제2 도전막(116) 상에 배치된다.
상기 캐핑 패턴들(118a,118b,118c,118d,118e)을 식각마스크로 사용하고 상기 블로킹 절연막(110)을 식각정지층으로 사용하여 상기 제2 도전막(116), 제1 도전막(112) 및 예비 플로팅 게이트(108)를 연속적으로 패터닝한다. 이때, 상기 제1 그루브(114a)에 노출되었던 상기 예비 플로팅 게이트(108)의 중앙부 및 상기 제2 그루브(114b)에 노출되었던 상기 예비 플로팅 게이트(108)의 중앙부를 제거시킨다.
상기 패터닝 공정에 의하여 상기 제1 및 제2 그루브들(114a,114b) 사이의 영역에 복수개의 제어 게이트 전극들(120)이 형성된다. 상기 제어 게이트 전극(120)은 차례로 적층된 제어 하부 게이트(112c) 및 제어 상부 게이트(116c)를 포함한다. 또한, 상기 제1 그루브(114a)의 제1 측벽을 덮는 제1 접지 선택 상부 게이트(116a) 및 상기 제2 그루브(114a)의 제2 측벽을 덮는 제2 접지 선택 상부 게이트(116b)가 형성된다. 또한, 상기 제2 그루브(114b)의 제1 측벽을 덮는 제1 스트링 선택 상부 게이트(116d) 및 상기 제2 그루브(114b)의 제2 측벽을 덮는 제2 스트링 선택 상부 게이트(116e)가 형성된다.
이에 더하여, 상기 패터닝 공정에 의하여 상기 제1 접지 선택 상부 게이트(116a)와 상기 블로킹 절연막(110) 사이에 제1 패턴(112a)이 형성되고, 상기 제2 접지 선택 상부 게이트(116b)와 상기 블로킹 절연막(110) 사이에 제2 패턴(112b)이 형성된다. 상기 제1 패턴(112a)은 상기 제1 그루브(114a)의 제1 측벽을 이루는 상기 제1 도전막(112)의 일 가장자리로 형성되고, 상기 제2 패턴(112b)은 상기 제1 그루브(114a)의 제2 측벽을 이루는 상기 제1 도전막(112)의 일 가장자리로 형성된다.
이와 마찬가지로, 상기 패터닝 공정에 의하여 상기 제1 스트링 선택 상부 게이트(116d)와 상기 블로킹 절연막(110) 사이에 제3 패턴(112d)이 형성되고, 상기 제2 스트링 선택 상부 게이트(116e)와 상기 블로킹 절연막(110) 사이에 제4 패턴(112e)이 형성된다. 상기 제3 패턴(112d)은 상기 제2 그루브(114b)의 제1 측벽을 이루는 상기 제1 도전막(112)의 일 가장자리로 형성되고, 상기 제4 패턴(112e)은 상기 제2 그루브(114b)의 제2 측벽을 이루는 상기 제1 도전막(112)의 일 가장자리로 형성된다.
상기 제1 접지 선택 상부 게이트(116a)는 상기 제1 그루브(114a)의 제1 측벽을 따라 아래로 연장되어 상기 제1 그루브(114a) 아래에 잔존하는 상기 예비 플로 팅 게이트(108)의 일부와 접촉한다. 상기 제2 접지 선택 상부 게이트(116b)는 상기 제1 그루브(114a)의 제2 측벽을 따라 아래로 연장되어 상기 제1 그루브(114a) 아래에 잔존하는 상기 예비 플로팅 게이트(108)의 일부와 접촉한다. 상기 제1 접지 선택 상부 게이트(116a)와 접촉하는 상기 예비 플로팅 게이트(108)의 일부분과, 상기 제2 접지 선택 상부 게이트(116a)와 접촉하는 상기 예비 플로팅 게이트(108)의 일부분은 서로 이격되어 있다.
이와 유사하게, 상기 제1 스트링 선택 상부 게이트(116d)는 상기 제2 그루브(114b)의 제1 측벽을 따라 아래로 연장되어 상기 제2 그루브(114b) 아래에 잔존하는 상기 예비 플로팅 게이트(108)의 일부와 접촉한다. 상기 제2 스트링 선택 상부 게이트(116e)는 상기 제2 그루브(114b)의 제2 측벽을 따라 아래로 연장되어 상기 제2 그루브(114b) 아래에 잔존하는 상기 예비 플로팅 게이트(108)의 일부와 접촉한다. 상기 제1 스트링 선택 상부 게이트(116d)와 접촉하는 상기 예비 플로팅 게이트(108)의 일부분과, 상기 제2 스트링 선택 상부 게이트(116e)와 접촉하는 상기 예비 플로팅 게이트(108)의 일부분은 서로 이격되어 있다.
계속해서, 상기 그루브들(114a,114b) 아래에 상기 예비 플로팅 게이트(108)의 제거된 부분을 채우는 감광막 패턴(122)을 형성한다.
도 10a, 도 10b 및 도 10c를 참조하면, 상기 감광막 패턴(122) 및 상기 캐핑 패턴들(118a,118b,118c,118d,118e)을 식각마스크로 사용하여 상기 노출된 블로킹 절연막(110), 예비 플로킹 게이트(108) 및 게이트 절연막(106)을 연속적으로 식각하여 게이트 라인들(135a,135b,135c,135d,135e)을 형성한다. 상기 식각 공정시, 상 기 감광막 패턴(122)은 상기 제1 및 제2 접지 선택 상부 게이트들(116a,116b) 사이와, 상기 제1 및 제2 스트링 선택 상부 게이트들(116d,116e) 사이의 상기 활성영역을 식각 손상으로부터 보호한다.
상기 식각 공정에 의하여 상기 제어 게이트 전극(120) 아래에 차례로 적층된 터널 절연 패턴(106c), 플로팅 게이트(108c) 및 블로킹 절연 패턴(110c)이 형성된다. 또한, 상기 제1 접지 선택 상부 게이트(116a) 아래에 차례로 적층된 제1 절연 패턴(106a) 및 제1 접지 선택 하부 게이트(108a)가 형성되고, 상기 제2 접지 선택 상부 게이트(116b) 아래에 차례로 적층된 제2 절연 패턴(106b) 및 제2 접지 선택 하부 게이트(108b)가 형성된다. 또한, 상기 제1 스트링 선택 상부 게이트(116d) 아래에 차례로 적층된 제3 절연 패턴(106d) 및 제1 스트링 선택 하부 게이트(108d)가 형성되고, 상기 제2 스트링 선택 상부 게이트(116e) 아래에 차례로 적층된 제4 절연 패턴(106e) 및 제2 스트링 선택 하부 게이트(108e)가 형성된다.
이에 더하여, 상기 제1 접지 선택 하부 게이트(108a)와 상기 제1 패턴(112a) 사이에 제5 패턴(110a)이 형성되고, 상기 제2 접지 선택 하부 게이트(108b)와 상기 제2 패턴(112b) 사이에 제6 패턴(110b)이 형성된다. 또한, 상기 제1 스트링 선택 하부 게이트(108d)와 상기 제3 패턴(112d) 사이에 제7 패턴(110d)이 형성되고, 상기 제2 스트링 선택 하부 게이트(108e)와 상기 제4 패턴(112e) 사이에 제8 패턴(110e)이 형성된다.
상기 제5 패턴(110a)은 도 7에 도시된 상기 제1 그루브(114a)의 제1 측벽을 이루는 블로킹 절연막(110)의 일 가장자리로 형성되고, 상기 제6 패턴(110b)은 상 기 제1 그루브(114a)의 제2 측벽을 이루는 블로킹 절연막(110)의 일 가장자리로 형성된다. 또한, 상기 제7 패턴(110d)은 도 7에 도시된 상기 제2 그루브(114b)의 제1 측벽을 이루는 블로킹 절연막(110)의 일 가장자리로 형성되고, 상기 제8 패턴(110e)은 상기 제2 그루브(114b)의 제2 측벽을 이루는 블로킹 절연막(110)의 일 가장자리로 형성된다.
상기 제1 및 제5 패턴들(112a,110a)은 각각 상기 제1 접지 선택 하부 및 상부 게이트들(108a,116a) 사이에 개재된 제1 접지 선택 게이트간 패턴의 윗부분(112a) 및 아랫부분(110a)에 해당하고, 상기 제2 및 제6 패턴들(112b,110b)은 각각 상기 제2 접지 선택 하부 및 상부 게이트들(108b,116b) 사이에 개재된 제2 접지 선택 게이트간 패턴의 윗부분(112b) 및 아랫부분(110b)에 해당한다. 상기 제3 및 제7 패턴들(112d,110d)은 각각 상기 제1 스트링 선택 하부 및 상부 게이트들(108d,116d) 사이에 개재된 제1 스트링 선택 게이트간 패턴의 윗부분(112d) 및 아랫부분(110d)에 해당하며, 상기 제4 및 제8 패턴들(112e,110e)은 각각 상기 제2 스트링 선택 하부 및 상부 게이트들(108e,116e) 사이에 개재된 제2 스트링 선택 게이트간 패턴의 윗부분(112e) 및 아랫부분(110e)에 해당한다.
제1 접지 선택 게이트 라인(135a)은 상기 제1 절연 패턴(106a), 제1 접지 선택 하부 및 상부 게이트들(108a,116a), 및 상기 제1 접지 선택 게이트간 패턴을 포함하고, 제2 접지 선택 게이트 라인(135b)은 상기 제2 절연 패턴(106b), 제2 접지 선택 하부 및 상부 게이트들(108b,116b), 및 상기 제2 접지 선택 게이트간 패턴을 포함한다. 셀 게이트 라인(135c)은 차례로 적층된 상기 터널 절연 패턴(106c), 플 로팅 게이트(108c), 블로킹 절연 패턴(110c) 및 상기 제어 게이트 전극(120)을 포함한다. 제1 스트링 선택 게이트 라인(135d)은 상기 제3 절연 패턴(106d), 제1 스트링 선택 하부 및 상부 게이트들(108d,116d), 및 상기 제1 스트링 선택 게이트간 패턴을 포함하고, 제2 스트링 선택 게이트 라인(135e)은 상기 제4 절연 패턴(106e), 제2 스트링 선택 하부 및 상부 게이트들(108e,116e), 및 상기 제2 스트링 선택 게이트간 패턴을 포함한다.
상기 제1 접지 선택 하부 및 상부 게이트들(108a,116a)은 상술한 제1 그루브(114a)의 양측벽들 중에 하나의 측벽을 이용하여 서로 접속된다. 이에 따라, 상기 제1 접지 선택 게이트 라인(135a)의 선폭은 포토리소그라피 공정이 정의할 수 있는 최소선폭으로 형성할 수 있다. 이와 마찬가지로, 상기 제2 접지 선택 게이트 라인(135b) 및 상기 제1 및 제2 스트링 선택 게이트 라인들(135d,135e)도 상기 그루브들(114a,114b)의 일측벽만을 이용하여 형성함으로써, 포토리소그라피 공정이 정의할 수 있는 최소선폭으로 형성할 수 있다.
이어서, 상기 반도체 기판(100)으로부터 상기 감광막 패턴(122)을 제거한다.
이어서, 상기 게이트 라인들(135a,135b,135c,135d,135e)을 마스크로 사용하여 상기 활성영역에 불순물 이온들을 주입하여 불순물 확산층들(124s,124d,126,128,130)을 형성한다. 상기 불순물 확산층들(124s,124d,126,128,130)은 도 4a를 참조하여 상술한 것과 동일한 기능을 수행한다. 특히, 상기 제2 접지 선택 게이트 라인(135b) 일측의 제1 불순물 확산층(124s)은 공통 소오스 영역(124s)에 해당하고, 상기 제2 스트링 선택 게이트 라인(135e) 일측의 제2 불순물 확산층(124d)은 공통 드레인 영역(124d)에 해당한다.
상기 불순물 확산층들(124s,124d,126,128,130)을 갖는 반도체 기판(100) 전면에 제1 층간 절연막(137)을 형성하고, 상기 제1 층간 절연막(137)을 패터닝하여 상기 공통 소오스 영역(124s)을 노출시키는 소오스 그루브를 형성하고, 상기 소오스 그루브를 채우는 공통 소오스 라인(139)을 형성한다.
이어서, 상기 반도체 기판(100) 전면에 제2 층간 절연막(141)을 형성하고, 상기 제2 및 제1 층간 절연막들(141,137)을 연속적으로 패터닝하여 상기 공통 드레인 영역(124d)을 노출시키는 비트 라인 콘택홀(142)을 형성한다. 상기 비트 라인 콘택홀(142)을 채우는 콘택 플러그(143)를 형성한다.
이어서, 상기 제2 층간 절연막(143) 상에 상기 콘택 플러그(143)와 접속된 도 4a의 비트 라인(145)을 형성한다. 이로써, 도4a, 도 4b 및 도 4c에 도시된 낸드형 플래쉬 기억 장치를 구현할 수 있다.
다음으로, 도 5에 도시된 낸드형 플래쉬 기억 장치의 형성 방법을 도면들을 참조하여 설명한다. 이 방법은 상술한 방법과 유사하다. 따라서, 동일한 구성요소는 동일한 참조부호를 사용하였다.
도 11 내지 도 13은 도 5에 도시된 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 예비 플로팅 게이트(108)를 갖는 반도체 기판(100) 상에 블로킹 절연막 및 제1 도전막을 차례로 형성하는 단계까지는 상술한 방법과 동일하게 수행할 수 있다.
상기 제1 도전막 및 상기 블로킹 절연막을 패터닝하여 상기 예비 플로팅 게이트(108)의 소정영역을 노출시킨다. 이때, 상기 패터닝된 블로킹 절연막 및 제1 도전막(110',112')은 후속에 셀 게이트 라인들이 형성되는 영역에 형성된다. 또한, 상기 패터닝된 블로킹 절연막 및 제1 도전막(110',112')의 가장자리들은 후속에 제1 접지 선택 게이트 라인 및 제1 스트링 선택 게이트 라인이 형성되는 영역으로 연장된다.
도 12를 참조하면, 상기 반도체 기판(100) 전면 상에 제2 도전막(116) 및 캐핑막(118)을 차례로 형성한다. 상기 제2 도전막(116)은 상기 노출된 예비 플로팅 게이트(108)와 접촉한다.
도 13을 참조하면, 상기 캐핑막(108)을 패터닝하여 캐핑 패턴들(118a,118b,118c,118d,118e)을 형성하고, 상기 캐핑 패턴들(118a,118b,118c,118d,118e)을 식각 마스크로 사용하여 상기 제2 도전막(116), 패터닝된 제1 도전막(112'), 패터닝된 블로킹 절연막(110'), 예비 플로팅 게이트(108) 및 게이트 절연막(106)을 연속적으로 패터닝하여 게이트 라인들(135a,135b',135c,135d,135e')을 형성한다.
이때, 상기 패터닝된 제1 도전막(112') 및 블로킹 절연막(110')의 일 가장자리는 제1 접지 선택 게이트 라인(135a)의 제1 접지 선택 게이트간 패턴으로 형성되고, 상기 패터닝된 제1 도전막(112') 및 블로킹 절연막(110')의 다른 가장자리는 제1 스트링 선택 게이트 라인(135d)의 제1 스트링 선택 게이트간 패턴으로 형성된다.
제2 접지 선택 게이트 라인(135b') 및 제2 스트링 선택 게이트 라인(135e')은 상기 제2 도전막(116) 및 상기 패터닝된 제1 도전막(112')이 접촉된 부분만을 패터닝하여 형성한다. 이에 따라, 상기 제2 접지 선택 게이트 라인(135b')의 제2 접지 선택 상부 게이트(116b')는 제2 접지 선택 하부 게이트(108b)의 상부면 전체와 접촉한다. 또한, 상기 제2 스트링 선택 게이트 라인(135e')의 제2 스트링 선택 상부 게이트(116e')는 제2 스트링 선택 하부 게이트(108e)의 상부면 전체와 접촉한다.
이 후의 공정들은 도 10a, 도 10b 및 도 10c를 참조하여 설명한 것과 동일하게 수행할 수 있다.
(제2 실시예)
도 14는 본 발명의 다른 실시예에 따른 낸드형 플래쉬 기억 장치를 보여주는 평면도이고, 도 15는 도 14의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 14 및 도 15를 참조하면, 반도체 기판(200)의 소정영역에 활성영역들(203)을 한정하는 소자분리막(204)이 배치된다. 상기 활성영역들(203)은 나란히 배열된다.
복수개의 셀 게이트 라인들(230c)이 상기 활성영역들(203)을 나란히 가로지른다. 상기 복수개의 셀 게이트 라인들(230c)은 셀 게이트 그룹을 구성한다. 상기 셀 게이트 그룹 일측에 제1 및 제2 접지 선택 게이트 라인들(230a,230b)이 순차적으로 배치된다. 상기 제1 및 제2 접지 선택 게이트 라인들(230a,230b)은 상기 활성영역들(203)을 나란히 가로지르며, 서로 이격되어 있다.
제1 스트링 선택 게이트 라인(230d)이 상기 셀 게이트 그룹의 타측에 위치하고 상기 제1 접지 선택 게이트 라인(230a)의 반대편의 상기 활성영역들(203) 상을 가로지른다. 제2 스트링 선택 게이트 라인(230e)이 상기 제1 스트링 선택 게이트 라인(230d)의 일측에 위치하고 상기 제1 스트링 선택 게이트 라인(230d)의 반대편의 상기 활성영역들(203) 상을 가로지른다.
상기 셀 게이트 라인(230c)는 차례로 적층된 다층 전하저장 패턴(218c) 및 제어 게이트 전극을 포함한다. 상기 다층 전하저장 패턴(218c)은 차례로 적층된 터널 절연 패턴(210c), 전하저장 패턴(212c) 및 블로킹 절연 패턴(214c)을 포함하고, 상기 제어 게이트 전극은 차례로 적층된 제어 하부 게이트(220c) 및 제어 상부 게이트(222c)를 포함한다.
상기 터널 절연 패턴(210c)은 열산화막으로 이루어질 수 있다. 상기 전하저장 패턴(212c)은 깊은 준위의 트랩들을 갖는 트랩 절연막(ex, 실리콘질화막등), 실리콘 도트(dot)층, 금속 도트층 또는 실리콘게르마늄 도트층등으로 이루어질 수 있다. 상기 블로킹 절연 패턴(214c)은 상기 터널 절연 패턴(210c)에 비하여 높은 유전상수를 갖는 절연막(ex, 하프늄산화막 또는 알루미늄산화막등과 같은 절연성 금속산화막)으로 이루어질 수 있다. 상기 제어 하부 게이트(220c)는 상기 다층 전하 저장 패턴(218c)의 식각손상을 방지할 수 있는 도전 물질로 이루어질 수 있다. 예컨대, 상기 제어 하부 게이트(220c)는 도핑된 폴리실리콘 또는 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등)등으로 이루어질 수 있다. 상기 제어 상부 게이트(222c)는 도전 물질인 도핑된 폴리실리콘, 금속(ex, 텅스텐, 몰리브덴등), 도 전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 중에 선택된 적어도 하나를 포함할 수 있다.
상기 제1 접지 선택 게이트 라인(230a)은 차례로 적층된 제1 절연 패턴(206a), 제1 접지 선택 하부 게이트(208a) 및 제2 접지 선택 상부 게이트(222a)를 포함한다. 또한, 상기 제1 접지 선택 게이트 라인(230a)은 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a) 사이에 개재된 제1 게이트간 패턴을 더 포함한다. 이때, 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a)은 서로 전기적으로 접속한다. 상기 제1 게이트간 패턴은 아랫부분(218a) 및 윗부분(220a)으로 구성된다. 상기 제1 게이트간 패턴의 아랫부분(218a)은 차례로 적층된 제1, 제2 및 제3 층들(210a,212a,214a)을 포함한다.
상기 제1 게이트간 패턴의 폭은 제1 접지 선택 하부 및 상부 게이트들(208a,222a)의 폭에 비하여 좁다. 이에 따라, 상기 제1 게이트간 패턴은 상기 제1 접지 선택 하부 게이트(208a)의 상부면의 일부와 접촉한다. 상기 제1 접지 선택 상부 게이트(222a)도 상기 제1 접지 선택 하부 게이트(208a)의 상부면의 일부에 접촉한다.
상기 제1 접지 선택 하부 게이트(208a), 상기 제1 게이트간 패턴 및 상기 제1 접지 선택 상부 게이트(222a)는 각각 상기 셀 게이트 라인(230c)에 인접한 제1 측벽들, 및 상기 제1 측벽들의 반대편의 제2 측벽들을 갖는다. 상기 제1 접지 선택 상부 게이트(222a) 및 상기 제1 게이트간 패턴의 제1 측벽들은 서로 정렬될 수 있다. 상기 제1 접지 선택 상부 게이트(222a)는 상기 제1 게이트간 패턴의 제2 측벽, 및 상기 제1 게이트간 패턴의 제2 측벽의 일측에 위치한 상기 제1 접지 선택 하부 게이트(208a)의 상부면과 접촉한다. 상기 제1 접지 선택 상부 게이트(222a)의 제2 측벽은 상기 제1 접지 선택 하부 게이트(208a)의 제2 측벽과 정렬된다. 상기 제1 접지 선택 하부 게이트(208a)의 폭은 상기 제1 접지 선택 상부 게이트(222a)의 폭에 비하여 넓을 수 있다. 이에 따라, 상기 제1 접지 선택 하부 게이트(208a)의 제1 측벽은 옆으로 돌출될 수 있다.
상기 제1 접지 선택 상부 게이트(222a)는 상기 제어 상부 게이트(222c)와 동일한 물질로 이루어지는 것이 바람직하다. 상기 제1 게이트간 패턴의 윗부분(220a)은 상기 제어 하부 게이트(220c)와 동일한 물질로 이루어지며, 상기 제1 게이트간 패턴의 아랫부분(218a)은 상기 다층 전하저장 패턴(218c)과 동일한 물질로 이루어질 수 있다. 상기 제1 게이트간 패턴의 아랫부분(218a)의 제1, 제2 및 제3 층들(210a,212a,214a)은 각각 상기 터널 절연 패턴(210c), 전하저장 패턴(212c) 및 블로킹 절연 패턴(214c)과 동일한 물질로 이루어질 수 있다. 상기 제1 절연 패턴(206a)은 실리콘 산화막으로 이루어질 수 있다. 상기 제1 접지 선택 하부 게이트(208a)는 도전 물질로 이루어진다. 예컨대, 상기 제1 접지 선택 하부 게이트(208a)는 도핑된 폴리실리콘 또는 도전성 금속질화물을 포함할 수 있다. 상기 제1 절연 패턴(206a)은 실리콘 산화막으로 이루어질 수 있다.
상기 제2 접지 선택 게이트 라인(230b)은 차례로 적층된 제2 절연 패턴(206b), 제2 접지 선택 하부 게이트(208b) 및 제2 접지 선택 상부 게이트(222b)를 포함한다. 이때, 상기 제2 접지 선택 상부 게이트(222b)는 상기 제2 접지 선택 하 부 게이트(208b)의 상부면 전체와 접촉한다. 상기 제2 절연 패턴(206b)은 상기 제1 절연 패턴(206a)과 동일한 물질로 이루어질 수 있다. 상기 제2 접지 선택 하부 및 상부 게이트들(208b,222b)은 각각 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a)과 동일한 물질로 이루어질 수 있다.
상기 제1 스트링 선택 게이트 라인(230d)은 상기 제1 접지 선택 게이트 라인(230a)과 대칭적인 구조를 갖는 것이 바람직하다. 구체적으로, 상기 제1 스트링 선택 게이트 라인(230d)은 차례로 적층된 제3 절연 패턴(206d), 제1 스트링 선택 하부 게이트(208d) 및 제1 스트링 선택 상부 게이트(222d)를 포함한다. 또한, 상기 제1 스트링 선택 게이트 라인(230d)은 상기 제1 스트링 선택 하부 및 상부 게이트들(208d,222d) 사이에 게재된 제2 게이트간 패턴을 더 포함한다. 상기 제2 게이트간 패턴은 아랫부분(218b) 및 윗부분(220b)으로 구성된다. 상기 제2 게이트간 패턴의 아랫부분(218b)은 차례로 적층된 제4, 제5 및 제6 층들(210b,212b,214b)을 포함한다.
상기 제2 게이트간 패턴의 폭은 상기 제1 스트링 선택 하부 및 상부 게이트들(208d,222d)의 폭들에 비하여 좁다. 이로써, 상기 제1 스트링 선택 상부 게이트(222d)는 상기 제1 스트링 선택 하부 게이트(208d) 및 상기 제2 게이트간 패턴과 동시에 접촉한다.
상기 제1 스트링 선택 하부 게이트(208d), 상기 제2 게이트간 패턴 및 상기 제1 스트링 선택 상부 게이트(222d)는 각각 상기 셀 게이트 라인(230c)에 인접한 제1 측벽들, 및 상기 제1 측벽들의 반대편의 제2 측벽들을 갖는다. 상기 제1 스트 링 선택 상부 게이트(222d)의 제1 측벽과 상기 제2 게이트간 패턴의 제1 측벽은 서로 정렬된다. 상기 제2 게이트간 패턴의 제2 측벽은 상기 제1 스트링 선택 상부 게이트(222d)에 의해 덮혀진다. 상기 제1 스트링 선택 상부 게이트(222d)는 상기 제2 게이트간 패턴의 제2 측벽의 일측에 위치하는 상기 제1 스트링 선택 하부 게이트(208d)의 상부면 일부와 접촉한다. 상기 제1 스트링 선택 상부 게이트(222d)의 제2 측벽과, 상기 제1 스트링 선택 하부 게이트(208d)의 제2 측벽은 서로 정렬된다. 상기 제1 스트링 선택 하부 게이트(208d)의 폭은 상기 제1 스트링 선택 상부 게이트(222d)의 폭에 비하여 넓을 수 있다. 이에 따라, 상기 제1 스트링 선택 하부 게이트(208d)의 제1 측벽은 옆으로 돌출될 수 있다.
상기 제1 스트링 선택 하부 및 상부 게이트들(208d,222d)은 각각 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a)과 동일한 물질로 이루어질 수 있다. 상기 제2 게이트간 패턴은 상기 제1 게이트간 패턴과 동일한 물질로 이루어질 수 있다. 상기 제2 게이트간 패턴의 아랫부분(218b) 및 윗부분(220b)은 각각 상기 제1 게이트간 패턴의 아랫부분(218b) 및 윗부분(220b)과 동일한 물질로 이루어질 수 있다. 상기 제2 게이트간 패턴의 아랫부분(218b)의 제4, 제5 및 제6 층들(210b,212b,214b)은 각각 상기 제1 게이트간 패턴의 아랫부분(218a)의 제1, 제2 및 제3 층들(210a,212a,214a)과 동일한 물질로 이루어질 수 있다. 상기 제3 절연 패턴(206d)은 상기 제1 절연 패턴(206a)과 동일한 물질로 이루어질 수 있다.
상기 제2 스트링 선택 게이트 라인(230e)은 상기 제2 접지 선택 게이트 라인(230b)과 대칭적인 구조인 것이 바람직하다. 구체적으로, 상기 제2 스트링 선택 게 이트 라인(230e)은 차례로 적층된 제4 절연 패턴(206e), 제2 스트링 선택 하부 게이트(208e) 및 제2 스트링 선택 상부 게이트(222e)를 포함한다. 상기 제2 스트링 선택 상부 게이트(222e)는 상기 제2 스트링 선택 하부 게이트(208e)의 상부면 전체와 접촉한다. 상기 제4 절연 패턴(206e)은 상기 제2 절연 패턴(206e)과 동일한 물질로 이루어질 수 있다. 상기 제2 스트링 선택 하부 및 상부 게이트들(208e,222e)은 각각 상기 제2 접지 선택 하부 및 상부 게이트들(208b,222b)과 동일한 물질로 이루어질 수 있다.
상기 제1 및 제2 접지 선택 게이트 라인들(230a,230b) 상에 각각 제1 및 제2 접지 선택 캐핑 패턴들(224a,224b)이 배치되고, 상기 제1 및 제2 스트링 선택 게이트 라인들(230d,230e)에 각각 제1 및 제2 스트링 선택 캐핑 패턴들(224d,224e)이 배치된다. 상기 셀 게이트 라인(230c) 상에 셀 캐핑 패턴(224c)이 배치된다. 상기 캐핑 패턴들(224a,224b,224c,224d,224e)은 상기 게이트 라인들(230a,230b,230c,230d,230e)에 대하여 식각선택비를 갖는 절연 물질로 이루어 질 수 있다. 예컨대, 상기 캐핑 패턴들(224a,224b,224c,224d,224e)은 질화실리콘으로 형성될 수 있다.
상기 각 게이트 라인들(230a,230b,230c,230d,230e) 양측의 상기 활성영역(203)에 불순물 확산층들(232s,232d,234,236,238)이 배치된다. 상기 제2 접지 선택 게이트 라인(230b)의 일측에 배치되고 상기 제1 접지 선택 게이트 라인(230a)의 반대편의 상기 활성영역(203)에 형성된 제1 불순물 확산층(232s)은 공통 소오스 영역(232s)에 해당한다. 상기 제2 스트링 선택 게이트 라인(230e)의 일측에 배치되고 상기 제1 스트링 선택 게이트 라인(230d)의 반대편의 상기 활성영역(203)에 형성된 제2 불순물 확산층(232d)은 공통 드레인 영역(232d)에 해당한다. 상기 셀 게이트 라인(230c) 양측의 상기 활성영역(203)에 제3 불순물 확산층(234)은 셀 트랜지스터의 소오스/드레인 영역에 해당한다. 이때, 상기 제1 접지 선택 게이트 라인(230a)과 그것에 인접한 상기 셀 게이트 라인(230c) 사이의 제3 불순물 확산층(234)은 셀 트랜지스터의 소오스임과 동시에, 제1 접지 선택 트랜지스터의 드레인에 해당한다. 이와 마찬가지로, 상기 제1 스트링 선택 게이트 라인(230d)과 그것에 인접한 상기 셀 게이트 라인(230c) 사이의 제3 불순물 확산층(234)은 셀 트랜지스터의 드레인임과 동시에 제1 스트링 선택 트랜지스터의 소오스에 해당한다. 상기 제1 및 제2 접지 선택 게이트 라인들(230a,230b) 사이의 제4 불순물 확산층(236)은 상기 제1 접지 선택 트랜지스터의 소오스임과 동시에 제2 접지 선택 트랜지스터의 드레인에 해당하고, 상기 제1 및 제2 스트링 선택 게이트 라인들(230d,230e) 사이의 제5 불순물 확산층(238)은 상기 제1 스트링 선택 트랜지스터의 드레인임과 동시에 제2 스트링 선택 트랜지스터의 소오스에 해당한다.
층간 절연막(240)이 상기 반도체 기판(200) 전면을 덮는다. 상기 층간 절연막(240)은 실리콘 산화막으로 이루어질 수 있다. 공통 소오스 라인(242)이 상기 층간 절연막(240)을 관통하여 상기 공통 소오스 영역(232s)과 접속한다. 상기 공통 소오스 영역(232s)은 상기 복수개의 활성영역들(203)에 각각 형성된 복수개의 상기 공통 소오스 영역들(232s)에 접속된다.
도시하지 않았지만, 상기 층간 절연막(240)을 덮는 다른 층간 절연막 상에 제1 실시예와 같은 비트 라인이 배치될 수 있다. 상기 비트 라인은 상기 층간절연막들을 관통하여 콘택 플러그를 경유하여 상기 공통 드레인 영역(232d)에 접속된다.
상술한 구조의 낸드형 플래쉬 기억 장치의 프로그램 동작 방법은 상술한 제1 실시예와 동일하게 수행할 수 있다. 이때, 선택된 셀 트랜지스터와 상기 셀 게이트 라인(230c)을 공유하는 비선택된 셀 트랜지스터의 채널 전압은 높게 부스팅된다. 상기 비선택된 셀 트랜지스터의 부스팅된 채널 전압은 이웃하는 다른 셀 트랜지스터를 경유하여 제1 접지 선택 트랜지스터의 드레인(즉, 상기 제1 접지 선택 게이트 라인(230a) 일측의 상기 제3 불순물 확산층(234))에 인가된다. 이때, 상기 제1 접지 선택 게이트 라인(230a)에는 정전압이 인가됨으로써, 상기 제1 접지 선택 트랜지스터의 소오스(즉, 상기 제4 불순물 확산층(236))에는 정전압으로부터 상기 제1 접지 선택 트랜지스터의 문턱전압을 뺀 값의 전압이 인가된다. 그 결과, 상기 제2 접지 선택 게이트 라인(230b) 양측의 드레인(즉, 상기 제4 불순물 확산층(236))과 소오스(즉, 상기 공통 소오스 영역(232s))간의 펀치스루 특성이 향상된다. 또한, 상기 제2 접지 선택 게이트 라인(230b)을 포함하는 제2 접지 선택 트랜지스터의 DIBL 현상을 최소화하여 낸드형 플래쉬 기억 장치의 누설전류를 최소화할 수 있다.
또한, 상기 제1 스트링 선택 게이트 라인(230d)을 포함하는 제1 스트링 선택 트랜지스터는 상기 부스팅된 채널 전압에 대하여 버퍼 역할을 수행한다. 이에 따라, 상기 제2 스트링 선택 게이트 라인(230e)을 포함하는 제2 스트링 선택 트랜지스터를 통한 누설전류도 최소화된다.
이에 더하여, 상기 제1 게이트간 패턴은 상기 제1 접지 선택 하부 게이트(208a)의 상부면의 일 가장자리로 치우쳐 배치되고, 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a)의 제2 측벽들은 서로 정렬된다. 이로써, 상기 제1 접지 선택 게이트 라인(230a)은 디자인룰의 최소선폭을 가짐과 동시에, 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a)은 서로 접속될 수 있다. 이에 더하여, 상기 제2 접지 선택 게이트 라인(230b)은 상기 제2 접지 선택 하부 및 상부 게이트들(208b,222b) 사이에 다른 패턴들이 존재하지 않는다. 이로써, 상기 제2 접지 선택 게이트 라인(230b)도 디자인룰의 최소선폭을 가짐과 동시에, 상기 제2 접지 선택 하부 및 상부 게이트들(208b,222b)이 서로 접속될 수 있다. 결과적으로, 고집적화된 낸드형 플래쉬 기억 장치를 구현할 수 있다.
상기 제1 및 제2 스트링 선택 게이트 라인들(230d,230e)은 각각 상기 제1 및 제2 접지 선택 게이트 라인들(230a,230b)과 대칭적인 구조임으로, 상기 제1 및 제2 스트링 선택 게이트 라인들(230d,230e) 역시 최소 디자인룰의 선폭을 가짐과 동시에, 그것들의 하부 게이트들(208d,208e)이 각각 상부 게이트들(222d,222e)과 접촉할 수 있다.
한편, 상기 제1 접지 선택 게이트 라인(230a)은 다른 형태를 가질 수 있다. 이를 도 16, 도 17a 및 도 17b를 참조하여 설명한다. 본 변형예는 상술한 낸드형 기억 장치와 유사하다. 따라서, 동일한 구성요소들은 동일한 참조부호를 사용하였다.
도 16은 본 발명의 다른 실시예에 따른 낸드형 플래쉬 기억 장치의 변형예를 보여주는 단면도이고, 도 17a 및 도 17b는 각각 도 16의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 16, 도 17a 및 도 17b를 참조하면, 제1 접지 선택 게이트 라인(230a')은 차례로 적층된 제1 절연 패턴(206a), 제1 접지 선택 하부 게이트(208a) 및 제1 접지 선택 상부 게이트(222a')을 포함한다. 또한, 상기 제1 접지 선택 게이트 라인(230a')은 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a') 사이에 개재된 제1 게이트간 패턴을 포함한다. 상기 제1 게이트간 패턴은 아랫부분(218a') 및 윗부분(220a')으로 구성된다.
상기 제1 접지 선택 하부 게이트(208a), 상기 제1 게이트간 패턴 및 상기 제1 접지 선택 상부 게이트(222a)는 각각 상기 셀 게이트 라인(230c)에 인접한 제1 측벽들, 및 상기 제1 측벽들의 반대편의 제2 측벽들을 갖는다.
상기 제1 접지 선택 상부 게이트(222a')는 상기 제1 게이트간 패턴의 제2 측벽을 덮고, 상기 제1 게이트간 패턴의 제2 측벽의 일측에 위치한 상기 제1 접지 선택 하부 게이트(208a)의 상부면 일부와 접촉한다. 이때, 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a')의 제2 측벽들은 서로 정렬된다.
상기 제1 접지 선택 상부 게이트(222a')는 상기 셀 게이트 라인(230c)을 향하여 옆으로 연장되어 상기 제1 접지 선택 하부 게이트(208a)의 제1 측벽을 덮는다. 또한, 상기 제1 접지 선택 상부 게이트(222a')는 상기 제1 접지 선택 하부 게이트(208a)의 제1 측벽 일측에 위치한 상기 활성영역(203)의 일부를 덮는다. 이때, 상기 제1 게이트간 패턴은 옆으로 연장되어 상기 제1 접지 선택 상부 게이트 (222a')와 상기 제1 접지 선택 하부 게이트(208a) 사이와, 상기 제1 접지 선택 상부 게이트(222a')와 상기 활성영역(203) 사이에 개재된다. 상기 제1 접지 선택 상부 게이트(222a')의 제1 측벽과 상기 제1 게이트간 패턴의 제1 측벽은 서로 정렬된다.
상기 제1 접지 선택 상부 게이트(222a')는 제어 상부 게이트(222c)와 동일한 물질로 이루어질 수 있다. 상기 제1 게이트간 패턴의 아랫부분(218a') 및 윗부분(220a')은 각각 다층 전하저장 패턴(218c) 및 제어 하부 게이트(220c)와 동일한 물질로 이루어질 수 있다. 상기 제1 게이트간 패턴의 아랫부분(218a')은 차례로 적층된 제1, 제2 및 제3 층들(210a',212a',214a')을 포함한다. 상기 제1, 제2 및 제3 층들(210a',212a',214a')은 각각 터널 절연 패턴(210c), 전하저장 패턴(212c) 및 블로킹 절연 패턴(214c)과 동일한 물질로 이루어질 수 있다.
소자분리막(204)의 상부면은 상기 반도체 기판(200)의 표면 보다 낮은 제1 부분과, 상기 반도체 기판(200)의 표면과 같은 높이이거나 높은 제2 부분을 포함할 수 있다. 상기 제1 부분에 의하여 오목한 부분이 형성된다. 상기 활성영역과 접촉하는 상기 제1 게이트간 패턴의 일부는 연장되어 상기 오목한 부분을 채운다. 이때, 상기 제1 접지 선택 하부 게이트(208a)는 연장되어 상기 소자분리막(204)의 제2 부분을 지난다.
제1 스트링 선택 게이트 라인(230d')은 상기 제1 접지 선택 게이트 라인(230a')과 대칭적인 구조인 것이 바람직하다. 구체적으로, 제1 스트링 선택 게이트 라인(230d')은 차례로 적층된 제3 절연 패턴(206d), 제1 스트링 선택 하부 및 상부 게이트들(208d,222d')을 포함하고, 또한, 상기 제1 스트링 선택 게이트 라인(230d')은 상기 제1 스트링 선택 하부 및 상부 게이트들(208d,222d') 사이에 개재된 제2 게이트간 패턴을 포함한다. 상기 제2 게이트간 패턴은 아랫부분(218b') 및 윗부분(220b')으로 구성된다. 상기 제2 게이트간 패턴의 아랫부분(218b')은 차례로 적층된 제4, 제5 및 제6 층들(210b',212b',214b')을 포함한다.
상기 제1 스트링 선택 하부 및 상부 게이트들(208d,222d')은 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a')에 대칭적인 구조이고, 상기 제2 게이트간 패턴은 상기 제1 게이트간 패턴에 대칭적인 구조이다.
상기 제1 스트링 선택 하부 및 상부 게이트들(208d,222d')은 각각 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a')과 동일한 물질로 이루어지고, 상기 제2 게이트간 패턴의 윗부분(220b')은 상기 제1 게이트간 패턴의 윗부분(220a')과 동일한 물질로 이루어진다. 상기 제4, 제5 및 제6 층들(210b',212b',214b')은 각각 상기 제1, 제2 및 제3 층들(210a',212a',214a')과 동일한 물질로 이루어진다.
상기 제1 접지 선택 게이트 라인(230a') 상에 제1 접지 선택 캐핑 패턴(224a')이 배치되고, 상기 제1 스트링 선택 게이트 라인(230d') 상에 제2 접지 선택 캐핑 패턴(224d')이 배치된다. 상기 제1 접지 및 제1 스트링 선택 캐핑 패턴들(224a',224d')은 셀 캐핑 패턴(224c)과 동일한 물질로 이루어진다.
상술한 구조의 낸드형 플래쉬 기억 장치에 있어서, 상기 제1 접지 선택 게이트 라인(230a') 아래의 채널 영역은 상기 제1 게이트간 패턴 아래의 제1 영역 및 상기 제1 절연 패턴(206a) 아래의 제2 영역으로 구분된다. 이때, 상기 제1 게이트 간 패턴은 상기 제1 절연 패턴(206a)에 비하여 두껍다. 따라서, 상기 제1 영역의 문턱전압은 상기 제2 영역의 문턱전압보다 높다. 결과적으로, 상기 제1 접지 선택 게이트 라인(230a')을 갖는 제1 접지 선택 트랜지스터는 그것의 채널 영역 일부에서 높은 문턱전압을 갖는다. 이로써, 상기 제1 접지 선택 트랜지스터는 비선택된 셀 트랜지스터의 부스팅된 채널 전압을 더욱 감소시켜 제2 접지 선택 트랜지스터의 드레인 및 소오스(즉, 공통 소오스 영역(232s))간의 누설전류를 더욱 최소화할 수 있다.
본 실시예에 따른 낸드형 플래쉬 기억 장치는 상술한 제1 실시예와 같이, 상기 제1 및 제2 접지 선택 게이트 라인들(230a,230b)과 하나의 스트링 선택 게이트 라인을 포함할 수 있다. 이와는 다르게, 상기 제1 및 제2 스트링 선택 게이트 라인들(230d,230e)과 하나의 접지 선택 게이트 라인을 포함할 수도 있다.
도 18 내지 도 20은 본 발명의 일 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 14의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 18을 참조하면, 반도체 기판(200)에 소자분리막(204)을 형성하여 활성영역들(203)을 한정한다.
상기 활성영역을 갖는 반도체 기판(200) 상에 절연막(206) 및 제1 도전막(208)을 차례로 형성한다. 상기 절연막(206)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 제1 도전막(208)은 도핑된 폴리실리콘막 또는 도전성 금속질화막(ex, 질화티타늄 또는 질화탄탈늄등)으로 형성할 수 있다.
상기 제1 도전막(208) 및 절연막(206)을 연속적으로 패터닝하여 상기 활성영 역의 소정영역을 노출시킨다. 상기 노출된 활성영역은 후속에 셀 게이트 라인들이 형성되는 영역을 포함한다.
상기 노출된 활성영역을 갖는 반도체 기판(200) 전면에 다층 전하저장막(218) 및 제2 도전막(220)을 차례로 형성한다. 상기 다층 전하저장막(218)은 상기 노출된 활성영역과 접촉한다. 상기 다층 전하저장막(218)은 차례로 적층된 터널 절연막(210), 전하저장막(212) 및 블로킹 절연막(214)을 포함한다. 상기 터널 절연막(210)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 전하저장막(212)은 깊은 준위의 트랩들을 갖는 절연막, 실리콘 도트층, 금속 도트층 또는 실리콘게르마늄 도트층 중에 선택된 적어도 하나로 형성할 수 있다. 상기 블로킹 절연막(214)은 상기 터널 절연막(210)에 비하여 높은 유전상수를 갖는 절연막으로 형성할 수 있다. 예컨대, 상기 블로킹 절연막(214)은 하프늄산화막 또는 알루미늄산화막등과 같은 절연성 금속산화막으로 형성할 수 있다. 이와는 다르게, 상기 블로킹 절연막(214)은 실리콘 산화막으로 형성할 수 있다. 이 경우에, 상기 블로킹 절연막(214)은 상기 터널 절연막(210)에 비하여 두껍게 형성한다.
상기 제2 도전막(220)은 상기 다층 전하저장막(218)의 식각손상을 방지할 수 있는 도전막으로 형성한다. 상기 제2 도전막(220)은 도핑된 폴리실리콘막 또는 도전성 금속질화막(ex,질화티타늄 또는 질화탄탈늄등)으로 형성할 수 있다.
상기 제2 도전막(220) 및 상기 다층 전하저장막(218)을 연속적으로 패터닝하여 상기 패터닝된 제1 도전막(208)을 노출시킨다. 이때, 상기 패터닝된 제2 도전막(220) 및 다층 전하저장막(218)의 가장자리는 상기 패터닝된 제1 도전막(208)의 가 장자리와 중첩된다.
상기 반도체 기판(200) 전면에 제3 도전막(222) 및 캐핑막을 차례로 형성한다. 상기 제3 도전막(222)은 도핑된 폴리실리콘막, 금속막(ex, 텅스텐, 몰리브덴등), 도전성 금속질화막(ex, 질화티타늄, 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 중에 적어도 하나를 포함하는 것이 바람직하다.
상기 캐핑막을 패터닝하여 상기 제3 도전막(222) 상에 나란히 서로 이격된 캐핑 패턴들(224a,224b,224c,224d,224e)을 형성한다. 복수개의 셀 캐핑 패턴들(224c)이 상기 다층 전하저장막(218)과 상기 활성영역이 접촉된 부분 상부에 나란히 배열되고, 상기 셀 캐핑 패턴들(224)의 일측에 제1 및 제2 접지 선택 캐핑 패턴들(224a,224b)이 순차적으로 배치된다. 상기 제1 접지 선택 캐핑 패턴(224a)은 상기 패터닝된 제1 및 제2 도전막들(208,220)이 중첩된 부분의 일부와, 상기 제3 도전막(222)과 상기 패터닝된 제1 도전막(208)이 접촉된 부분의 일부를 동시에 덮는다. 상기 제2 접지 선택 캐핑 패턴(224b)은 상기 제3 도전막(222)과 상기 패터닝된 제1 도전막(208)의 접촉된 부분의 일부만을 덮는다. 상기 셀 캐핑 패턴들(224)의 타측에 제1 및 제2 스트링 선택 캐핑 패턴들(224d,224e)이 순차적으로 배치된다.
상기 제1 및 제2 스트링 선택 캐핑 패턴들(224d,224e)은 상기 제1 및 제2 접지 선택 캐핑 패턴들(224a,224b)과 대칭적으로 배치된다.
도 19를 참조하면, 상기 캐핑 패턴들(224a,224b,224c,224d,224e)을 마스크로 사용하여 적어도 상기 제3 도전막(222), 패터닝된 제1 도전막(208) 및 절연막(206) 을 연속적으로 식각한다. 이때, 상기 패터닝된 제2 도전막(220)을 식각정지층으로 사용할 수 있다. 이 경우에, 상기 제2 도전막(220)은 상기 제1 및 제3 도전막들(208,222)에 대하여 식각선택비를 갖는 도전 물질로 형성한다. 이와는 다르게, 상기 다층 전하저장막(218)을 식각정지층으로 사용하여 할 수 있다. 본 실시예에서는 상기 제2 도전막(220)을 식각정지층으로 사용한 경우에 대해 설명한다.
상기 식각 공정에 의하여 상기 제1 접지 선택 캐핑 패턴(224a) 아래에는 차례로 적층된 제1 접지 선택 하부 및 상부 게이트들(208a,222a)이 형성된다. 이때, 상기 제1 접지 선택 상부 게이트(222a)는 상기 패터닝된 제2 도전막(220) 및 다층 전하저장막(218)의 가장자리의 측벽을 따라 아래로 연장되어 상기 제1 접지 선택 하부 게이트(208a)와 접촉한다. 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a) 사이에 상기 패터닝된 제2 도전막(220) 및 다층 전하저장막(218)의 가장자리가 개재되어 있다.
이와 마찬가지로, 상기 식각 공정에 의하여 상기 제1 스트링 선택 캐핑 패턴(230d) 아래에는 차례로 적층된 제1 스트링 선택 하부 및 상부 게이트들(208d,222d)이 형성된다. 상기 제1 스트링 선택 하부 및 상부 게이트들(208d,222d)은 상기 제1 접지 선택 하부 및 상부 게이트들(208a,222a)과 대칭적인 구조로 형성된다.
상기 식각 공정에 의하여 상기 셀 캐핑 패턴(224c) 아래에는 제어 상부 게이트(222c)가 형성되고, 상기 제2 접지 및 스트링 선택 캐핑 패턴들(224b,224e) 아래에는 각각 제2 접지 선택 게이트 라인(230b) 및 제2 스트링 선택 게이트 라인 (230e)이 형성된다. 상기 게이트 라인들(230b,230e)은 도 15에서 설명한 구조로 형성된다.
이어서, 상기 반도체 기판(200) 상에 감광막 패턴(226)을 형성한다. 상기 감광막 패턴(226)은 상기 제2 접지 선택 게이트 라인(230b)과, 상기 제2 접지 선택 게이트 라인(230b) 양측의 상기 활성영역을 덮는다. 또한, 상기 감광막 패턴(226)은 상기 제2 스트링 선택 게이트 라인(230e)과, 상기 제2 스트링 선택 게이트 라인(230e) 양측의 상기 활성영역을 덮는다. 이때, 상기 식각정지층으로 사용된 상기 패터닝된 제2 도전막(220)은 노출된다.
도 20을 참조하면, 상기 캐핑 패턴들(224a,224c,224d) 및 감광막 패턴(226)을 식각마스크로 사용하여 상기 제2 도전막(220) 및 다층 전하저장막(218)을 연속적으로 식각한다. 이에 따라, 제1 접지 선택 게이트 라인(230a), 셀 게이트 라인(230c) 및 제1 스트링 선택 게이트 라인(230d)이 형성된다. 상기 제1 접지 선택, 셀, 및 제1 스트링 선택 게이트 라인들(230a,230c,230d)은 도 15를 참조하여 설명한 구조로 형성된다. 이때, 상기 제1 접지 선택 게이트 라인(230a)의 제1 게이트간 패턴은 상기 패터닝된 제1 도전막(220) 및 다층 전하저장막(218)의 일가장자리로 형성된다. 이와 마찬가지로, 상기 제1 스트링 선택 게이트 라인(230d)의 제2 게이트간 패턴은 상기 패터닝된 제1 도전막(220) 및 다층 전하저장막(218)의 일가장자리로 형성된다.
이어서, 상기 감광막 패턴(226)을 제거한다. 이어서, 상기 게이트 라인들(230a,230b,230c,230d,230e)을 마스크로 사용하여 상기 활성영역에 불순물 이온들 을 주입하여 불순물 확산층들(232s,232e,234,236,238)을 형성한다.
이어서, 상기 반도체 기판(200) 전면을 덮는 층간 절연막(240)을 형성한다. 상기 층간 절연막(240)을 관통하는 도 15의 공통 소오스 라인(242)를 형성한다. 이로써, 도 15에 도시된 낸드형 플래쉬 기억 장치를 구현할 수 있다.
상술한 낸드형 플래쉬 기억 장치의 형성 방법에 따르면, 상기 제1 접지 선택 상부 게이트(222a)은 상기 제1 패터닝된 제2 도전막(220) 및 다층 전하저장막(218)의 가장자리를 덮도록 형성된다. 이로써, 상기 제1 게이트간 패턴은 제1 접지 선택 하부 게이트(208a)의 상부면의 일 가장자리로 치우쳐 배치된다. 그 결과, 상기 제1 접지 선택 게이트 라인(230a)은 디자인룰의 최소 선폭으로 형성할 수 있다. 이와 마찬가지로, 상기 제1 스트링 선택 게이트 라인(230d)은 상기 제1 접지 선택 게이트 라인(230a)에 대칭적인 구조임으로, 상기 제1 스트링 선택 게이트 라인(230d)도 디자인룰의 최소 선폭으로 형성할 수 있다. 이와 더불어, 상기 제2 접지 및 스트링 선택 게이트 라인들(230b,230e)은 오로지 포토리소그라피 공정에 의해 정의됨으로써, 이들(230b,230e)도 디자인룰의 최소선폭으로 형성될 수 있다.
다음으로, 도 16, 도 17a 및 도 17b에 도시된 낸드형 플래쉬 기억 장치의 형성 방법을 설명한다. 이 방법은 상술한 방법과 유사하다.
도 21a 및 도 22a는 도 16에 도시된 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위한 단면도들이고, 도 21b 및 도 22b는 도 16에 도시된 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 16의 Ⅴ-Ⅴ'을 따라 취해진 단면도들이며, 도 21c 및 도 22c는 도 16에 도시된 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 16의 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 21a, 도 21b 및 도 21c를 참조하면, 제3 도전막(222) 및 캐핑막을 형성하는 단계까지는 상술한 방법과 동일하게 형성할 수 있다.
다층 전하저장막(218) 및 제2 도전막(220)을 형성하기 전, 및 상기 제1 도전막(208) 및 절연막(206)을 패터닝한 후에, 상기 패터닝된 제1 도전막(208)을 마스크로 사용하여 상기 소자분리막(204)을 리세스하는 단계를 더 수행할 수 있다. 이에 따라, 상기 다층 전하저장막(218) 및 제2 도전막(220)은 상기 소자분리막(204)의 리세스된 부분을 채울 수 있다. 상기 소자분리막(204)은 상기 반도체 기판(200)에 형성된 트렌치(202)를 채울 수 있다.
계속해서, 상기 캐핑막을 패터닝하여 캐핑 패턴들(224a',224b,224c,224d',224e)를 형성한다. 제1 접지 선택 캐핑 패턴(224a')은 패터닝된 제2 도전막(220) 및 제1 도전막(208)이 중첩된 부분(즉, 상기 패터닝된 제2 도전막(220)의 가장자리 및 패터닝된 제1 도전막(208)의 가장자리)을 덮는다. 또한, 상기 제1 접지 선택 캐핑 패턴(224a')은 상기 제3 도전막(222)과 상기 패터닝된 제1 도전막(208)이 접촉하는 일부분을 덮는다. 이에 더하여, 상기 제1 접지 선택 캐핑 패턴(224a')은 옆으로 연장되어 상기 패터닝된 제1 도전막(208) 일측의 상기 활성영역과 상기 다층 전하저장막(218)이 접촉된 부분의 일부를 덮는다. 제1 스트링 선택 캐핑 패턴(224d')은 상기 제1 접지 선택 캐핑 패턴(224a')과 대칭적인 구조로 형성된다.
도 22a, 도 22b 및 도 22c를 참조하면, 상기 캐핑 패턴들 (224a',224b,224c,224d',224e)를 마스크로 사용하여 상기 제3 도전막(222), 제2 도전막(220), 전하저장막(218), 제1 도전막(208) 및 절연막(206)을 연속적으로 식각하여 게이트 라인들(230a',230b,230c,230d',230e)을 형성한다. 상기 게이트 라인들(230a',230b,230c,230d',230e) 도 16을 참조하여 설명한 구조로 형성된다.
상기 게이트 라인들(230a',230b,230c,230d',230e)은 도 19 및 도 20을 참조하여 설명한 것과 같이, 상기 제2 도전막(220) 또는 블로킹 절연막(218)을 식각정지층으로 사용하는 2번의 패터닝 공정으로 형성될 수 있다.
이어서, 상기 게이트 라인들(230a',230b,230c,230d',230e)을 마스크로 사용하여 활성영역에 불순물 이온들을 주입하여 불순물 확산층들(232s,232d,234,236,238)을 형성한다.
이어서, 도 16의 층간 절연막(240) 및 공통 소오스 라인(242)을 형성하여 도 16의 낸드형 플래쉬 기억 장치를 구현할 수 있다.
(제3 실시예)
본 실시예에서는, 상술한 제1 및 제2 실시예와 다른 형태의 제1 및 제2 접지 선택 트래지스터들을 개시한다. 본 실시예에 따르면, 제1 및 제2 접지 선택 트랜지스터들의 채널 영역들이 서로 연결된다.
도 23은 본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 기억 장치를 나타내는 등가회로도이다.
도 23을 참조하면, 복수개의 셀 스트링들이 나란히 배열된다. 상기 각 셀 스트링은 직렬로 연결된 복수개의 셀 트랜지스터들(CT)로 구성된 셀 그룹을 포함한 다. 상기 셀 트랜지스터(CT)는 전하 저장 수단을 포함한다. 상기 셀 그룹의 일단에 제1 및 제2 접지 선택 트랜지스터들(GST1,GST2)이 순차적으로 직렬로 연결된다. 상기 셀 그룹의 타단에 제1 및 제2 스트링 선택 트랜지스터들(SST1,SST2)이 순차적으로 직렬로 연결된다. 즉, 상기 셀 그룹의 양단에 각각 상기 제1 접지 선택 트랜지스터(GST1) 및 상기 제1 스트링 선택 트랜지스(SST1)가 직렬로 연결된다.
상기 제1 접지 선택 트랜지스터(GST1)의 제1 채널 영역은 상기 제2 접지 선택 트랜지스터(GST2)의 제2 채널 영역에 직접 연결된다. 따라서, 상기 제1 접지 선택 트랜지스터(GST1)의 소오스 및 상기 제2 접지 선택 트랜지스터(GST2)의 드레인이 생략된다.
상기 제1 스트링 선택 트랜지스터(SST1)의 제3 채널 영역은 상기 제2 스트링 선택 트랜지스터(SST2)의 제4 채널 영역과 직접 연결될 수 있다. 따라서, 상기 제1 스트링 선택 트랜지스터(SST1)의 드레인과 상기 제2 스트링 선택 트랜지스터(SST2)의 소오스가 생략된다.
본 실시예에 따른 낸드형 플래쉬 기억 장치는 상기 제1 및 제2 접지 선택 트랜지스터들(GST1,GST2)과 하나의 스트링 선택 트랜지스터를 포함할 수 있다. 이와는 다르게, 상기 낸드형 플래쉬 기억 장치는 상기 제1 및 제2 스트링 선택 트랜지스터들(SST1,SST2)과 하나의 접지 선택 트랜지스터를 포함할 수도 있다.
상기 제2 접지 선택 트랜지스터(GST2)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 상기 공통 소오스 라인(CSL)은 복수개의 상기 셀 스트링들의 제2 접지 선택 트랜지스터들(GST2)에 공통으로 연결될 수 있다. 상기 제2 스트링 선택 트랜 지스터(SST2)의 일단에 비트 라인(BL)이 연결된다. 하나의 상기 비트 라인(BL)은 하나의 상기 셀 스트링에 연결된다.
열방향으로 배열된 상기 제1 접지 선택 트랜지스터들(GST1)의 게이트들은 제1 접지 선택 라인(GSL1)에 연결되고, 상기 열방향으로 배열된 상기 제2 접지 선택 트랜지스터들(GST2)의 게이트들은 제2 접지 선택 라인(GSL2)에 연결된다. 상기 열방향으로 배열된 상기 셀 트랜지스터들(CT)의 게이트들은 워드 라인(WL)에 연결된다. 상기 열방향으로 배열된 상기 제1 스트링 선택 트랜지스터들(SST1)의 게이트들은 제1 스트링 선택 라인(SSL1)에 연결되고, 상기 열방향으로 배열된 상기 제2 스트링 선택 트랜지스터들(SST2)의 게이트들은 제2 스트링 선택 라인(SSL2)에 연결된다.
상술한 구조의 낸드형 플래쉬 기억 장치의 프로그램 동작 방법을 설명한다.
상기 공통 소오스 라인(CSL)과 상기 제2 접지 선택 라인(GSL2)에 접지 전압을 인가하고, 상기 제1 접지 선택 라인(GSL1)에 정전압을 인가한다. 이에 따라, 상기 제1 접지 선택 트랜지스터(GST1)는 턴온되고, 상기 제2 접지 선택 트랜지스터(GST2)는 턴오프된다.
상기 제1 및 제2 스트링 선택 라인들(SSL1,SSL2)에 정전압을 인가한다. 선택된 셀 트랜지스터(CT)에 연결된 비트 라인(BL)에 접지 전압을 인가하고, 비선택된 비트 라인들(BL)에는 정전압을 인가한다. 상기 선택된 셀 트랜지스터(CT)가 연결된 워드 라인(WL)에 프로그램 전압을 인가한다. 비선택된 워드 라인들(WL)에는 패스 전압이 인가된다.
그 결과, 상기 선택된 셀 트랜지스터(CT)의 채널 영역에는 접지 전압이 인가되고, 상기 선택된 셀 트랜지스터(CT)의 게이트에는 프로그램 전압이 인가되어 상기 선택된 셀 트랜지스터가 프로그램된다.
한편, 상기 선택된 셀 트랜지스터(CT)에 연결된 워드 라인(WL)을 공유하는 비선택된 셀 트랜지스터(CT)의 채널은 부스팅된다. 상기 부스팅된 채널 전압은 이웃하는 셀 트랜지스터(CT)를 경유하여 상기 제1 접지 선택 트랜지스터(GST1)의 드레인에 인가된다. 상기 제1 접지 선택 트랜지스터(GST1)의 게이트에는 정전압이 인가되어 있음으로, 상기 부스팅된 채널 전압은 상기 제1 접지 선택 트랜지스터(GST1)에 의해 감소된다. 이때, 상기 제1 및 제2 선택 트랜지스터들(GST1,GST2)의 채널 영역들은 직접 연결되어 있다. 이로 인하여, 상기 제1 접지 선택 트랜지스터(GST1)는 감소된 전압(즉, 정전압으로부터 상기 제1 접지 선택 트랜지스터(GST1)의 문턱전압을 뺀 값의 전압)을 상기 제2 접지 선택 트랜지스터(GST2)의 채널에 직접 전달한다. 이로써, 상기 제2 접지 선택 트랜지스터을 통한 누설전류를 최소화할 수 있다.
또한, 상기 제1 스트링 선택 트랜지스터(SST1)는 상기 부스팅된 채널 전압에 대한 버퍼 역할을 수행하여 상기 제2 스트링 선택 트랜지스터(SST2)를 통한 누설전류를 최소화할 수 있다.
상술한 낸드형 플래쉬 기억 장치는 제1 접지 선택 트랜지스터(GST1)의 소오스와 제2 접지 선택 트랜지스터(GST2)의 드레인이 요구되지 않는다. 또한, 상기 제1 스트링 선택 트랜지스터(SST1)의 드레인 및 상기 제2 스트링 선택 트랜지스터 (SST2)의 소오스가 요구되지 않는다. 이로써, 부스팅된 채널 전압에 의한 누설전류를 최소화함과 동시에, 보다 고집적화된 낸드형 플래쉬 기억 장치를 구현할 수 있다.
상술한 낸드형 플래쉬 기억 장치의 구체적인 구조를 도 24, 도 25a, 도 25b 및 도 25c를 참조하여 설명한다.
도 24는 본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 기억 장치를 나타내는 평면도이고, 도 25a, 도 25b 및 도 25c는 각각 도 24의 Ⅶ-Ⅶ', Ⅷ-Ⅷ' 및 Ⅸ-Ⅸ'을 따라 취해진 단면도들이다.
도 24, 도 25a, 도 25b 및 도 25c를 참조하면, 반도체 기판(300)에 활성영역들(303)을 한정하는 소자분리막(304)이 배치된다. 상기 소자분리막(304)은 상기 반도체 기판(300)에 형성된 트렌치(302)를 채운다.
상기 활성영역들(303) 상을 복수개의 셀 게이트 라인들(330c)이 나란히 가로지른다. 상기 복수개의 셀 게이트 라인들(330c)은 셀 게이트 그룹을 구성한다. 제1 접지 선택 게이트 라인(330a)이 상기 셀 게이트 그룹 일측의 상기 활성영역들(303) 상을 가로지른다. 제2 접지 선택 게이트 라인(330b)이 상기 제1 접지 선택 게이트 라인(330a) 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역들(303)을 가로지른다. 이때, 상기 제1 접지 선택 게이트 라인(330a) 아래의 제1 채널 영역은 상기 제2 접지 선택 게이트 라인(330b) 아래의 제2 채널 영역과 직접 연결되어 있다. 상기 제1 접지 선택 게이트 라인(330a)은 상기 셀 게이트 라인(330c)으로부터 이격되고, 상기 제2 접지 선택 게이트 라인(330b)은 상기 제1 접지 선택 게이트 라인(330a)에 인접하다.
제1 스트링 선택 게이트 라인(330d)이 상기 셀 게이트 그룹의 타측에 배치되고 상기 제1 접지 선택 게이트 라인(330a)의 반대편의 상기 활성영역들(303) 상을 가로지른다. 제2 스트링 선택 게이트 라인(330e)이 상기 제1 스트링 선택 게이트 라인(330d)의 일측에 배치되고 상기 제1 스트링 선택 게이트 라인(330d)의 반대편의 상기 활성영역들(303) 상을 가로지른다. 이때, 상기 제1 스트링 선택 게이트 라인(330d) 아래의 제3 채널 영역 및 상기 제2 스트링 선택 게이트 라인(330e) 아래의 제4 채널 영역은 서로 직접 연결되는 것이 바람직하다.
상기 제1 접지 선택 게이트 라인(330a)은 상기 반도체 기판(300) 상에 차례로 적층된 제1 접지 선택 게이트 절연 패턴(318a) 및 제1 접지 선택 게이트 전극(322a)을 포함하고, 상기 제2 접지 선택 게이트 라인(330b)은 상기 반도체 기판(300) 상에 차례로 적층된 제2 접지 선택 게이트 절연 패턴(306a) 및 제2 접지 선택 게이트 전극(308a)을 포함한다.
상기 제1 접지 선택 게이트 라인(330a) 및 상기 제2 접지 선택 게이트 라인(330b)은 각각 상기 셀 게이트 라인(330c)에 인접한 제1 측벽들, 및 상기 제1 측벽들의 반대편의 제2 측벽들을 갖는다.
상기 제1 접지 선택 게이트 전극(322a)은 연장되어 상기 제2 접지 선택 게이트 라인(330b)의 제1 측벽 및 상부면을 덮는다. 이때, 상기 제1 접지 선택 게이트 절연 패턴(318a)도 연장되어 상기 제1 접지 선택 게이트 전극(322a)과, 상기 제2 접지 선택 게이트 라인(330b)의 제1 측벽 및 상부면 사이에 개재된다. 이로써, 상 기 제1 접지 선택 게이트 절연 패턴(318a)에 의하여 상기 제1 접지 선택 게이트 전극(322a)과 상기 제2 접지 선택 게이트 전극(308a)은 서로 절연된다.
상기 제1 접지 선택 게이트 라인(330a)의 제2 측벽은 상기 제2 접지 선택 게이트 라인(330b)의 제2 측벽과 서로 정렬된다.
상기 제1 접지 선택 게이트 절연 패턴(318a)만을 개재하여 상기 활성영역(303) 상에 배치된 상기 제1 접지 선택 게이트 전극(322a) 아래에 상기 제1 채널 영역이 정의되고, 상기 제2 접지 선택 게이트 전극(308a) 아래에 상기 제2 채널 영역이 정의된다. 도 25a 도시된 바와 같이, 상기 제1 및 제2 채널 영역들은 서로 직접 연결된다.
상기 제1 접지 선택 게이트 절연 패턴(318a)은 상기 제2 접지 선택 게이트 절연 패턴(306a)에 비하여 두꺼운 것이 바람직하다. 이에 따라, 상기 제1 접지 선택 게이트 라인(330a)을 포함하는 제1 접지 선택 트랜지스터는 상기 제2 접지 선택 게이트 라인(330b)을 포함하는 제2 접지 선택 트랜지스터에 비하여 높은 문턱전압을 갖는다. 이때, 상기 제1 접지 선택 트랜지스터의 문턱전압은 정전압에 비하여 낮은 것이 바람직하다.
상기 소자분리막(304)의 상부면은 상기 반도체 기판(300)의 표면보다 낮은 제1 부분 및 상기 반도체 기판(300)의 표면과 동일한 높이이거나, 높은 제2 부분을 포함한다. 이때, 상기 제1 접지 선택 게이트 라인(330a)의 상기 활성영역(303)과 접촉하는 부분은 연장되어 상기 소자분리막의 상부면의 제1 부분에 의한 오목한 부분을 채운다. 상기 제2 접지 선택 게이트 라인(330b)은 연장되어 상기 소자분리막 (304)의 상부면의 제2 부분 위를 지난다.
상기 셀 게이트 라인(330c)은 차례로 적층된 다층 전하저장 패턴(318c) 및 제어 게이트 전극(322c)을 포함한다. 상기 다층 전하저장 패턴(318c)은 차례로 적층된 터널 절연 패턴(310c), 전하저장 패턴(312c) 및 블로킹 절연 패턴(314c)을 포함한다. 상기 터널 절연 패턴(310c)은 실리콘 산화막, 특히, 열산화막으로 이루어질 수 있다. 상기 전하저장 패턴(312c)은 깊은 준위의 트랩을 갖는 절연막(ex, 실리콘 질화막등), 실리콘 도트층, 금속 도트층 또는/및 실리콘게르마늄 도트층으로 이루어질 수 있다. 상기 블로킹 절연 패턴(314c)은 상기 터널 절연 패턴(310c)에 비하여 유전상수가 높은 절연막, 예컨대, 하프늄산화막 또는 알루미늄산화막등과 같은 절연성 금속산화막으로 형성할 수 있다. 상기 제어 게이트 전극(322c)은 도전 물질인, 도핑된 폴리실리콘, 금속(ex, 텅스텐, 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 중에 적어도 하나를 포함할 수 있다.
상기 제1 접지 선택 게이트 전극(322a)은 상기 제어 게이트 전극(322c)과 동일한 물질로 이루어질 수 있다. 상기 제1 접지 선택 게이트 절연막(318a)은 상기 다층 전하저장 패턴(318c)과 동일한 물질로 이루어질 수 있다. 즉, 상기 제1 접지 선택 게이트 절연막(318a)은 차례로 적층된 제1, 제2 및 제3 층들(310a,312a,314a)을 포함하고, 상기 제1, 제2 및 제3 층들(310a,312a,314a)은 각각 상기 터널 절연 패턴(310c), 전하저장 패턴(312c) 및 블로킹 절연 패턴(314c)과 동일한 물질로 이루어질 수 있다. 이와는 다르게, 상기 제1 접지 선택 게이트 절연막(318a)은 상기 제2 접지 선택 게이트 절연막(306a)에 비하여 두꺼운 실리콘 산화막으로 이루어질 있다.
상기 제2 접지 선택 게이트 절연 패턴(306a)은 실리콘 산화막, 특히, 열산화막으로 이루어질 수 있다. 상기 제2 접지 선택 게이트 전극(308a)은 도전 물질인, 도핑된 폴리실리콘, 금속(ex, 텅스텐, 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 중에 적어도 하나로 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 스트링 선택 게이트 라인들(330d,330e)은 각각 상기 제1 및제2 접지 선택 게이트 라인들(330a,330b)과 대칭적인 구조인 것이 바람직하다. 구체적으로, 상기 제1 스트링 선택 게이트 라인(330d)은 상기 반도체 기판(300) 상에 차례로 적층된 제1 스트링 선택 게이트 절연 패턴(318b) 및 제1 스트링 선택 게이트 전극(322b)을 포함하고, 상기 제2 스트링 선택 게이트 라인(330e)은 상기 반도체 기판(300) 상에 차례로 적층된 제2 스트링 게이트 절연 패턴(306b) 및 제2 스트링 선택 게이트 전극(308b)을 포함한다.
상기 제1 및 제2 스트링 선택 게이트 라인들(330d,330e)은 각각 상기 셀 게이트 라인(330c)에 인접한 제1 측벽들, 및 상기 제1 측벽들의 반대편의 제2 측벽들을 갖는다. 상기 제1 스트링 선택 게이트 전극(322b)은 연장되어 상기 제2 스트링 선택 게이트 라인(330e)의 제1 측벽 및 상부면을 덮는다. 이때, 상기 제1 스트링 선택 게이트 절연 패턴(318b)은 연장되어 상기 제1 스트링 선택 게이트 전극(322b)과 상기 제2 스트링 선택 게이트 전극(308b) 사이에 개재된다. 이로써, 상기 제1 및 제2 스트링 선택 게이트 전극들(322b,308b)은 서로 절연된다. 상기 제1 및 제2 스트링 선택 게이트 라인들(330d,330e)의 제2 측벽들은 서로 정렬된다.
상기 제1 및 제2 스트링 선택 게이트 절연 패턴들(318b,306b)은 각각 상기 제1 및 제2 접지 선택 게이트 절연 패턴들(318a,306a)과 동일한 물질인 것이 바람직하다. 상기 제1 및 제2 스트링 선택 게이트 전극들(322b,308b)은 각각 상기 제1 및 제2 접지 선택 게이트 전극들(322a,308a)과 동일한 물질인 것이 바람직하다.
상기 제1 접지 선택 게이트 라인(330a) 상에 접지 선택 캐핑 패턴(324a)이 배치되고, 상기 제1 스트링 선택 게이트 라인(330d) 상에 스트링 선택 캐핑 패턴(324b)이 배치된다. 상기 셀 게이트 라인(330c) 상에 셀 캐핑 패턴(324c)이 배치된다. 상기 접지 선택 캐핑 패턴(324a)은 상기 제1 접지 선택 게이트 라인(330a) 상에 배치됨으로써, 상기 제2 접지 선택 게이트 라인(330b)도 덮는다. 이와 마찬가지로, 상기 접지 선택 캐핑 패턴(324b)은 상기 제2 접지 선택 게이트 라인(330e)도 덮는다. 상기 캐핑 패턴들(324a,324b,324c)은 상기 게이트 라인들(330a,330b,330c,330d,330e)에 대하여 식각선택비를 갖는 절연 물질, 예컨대, 실리콘 질화막으로 이루어질 수 있다.
불순물 확산층들(332s,332d,334)이 상기 제1 접지 선택 게이트 라인(330a)의 일측, 상기 제2 접지 선택 게이트 라인(330b)의 일측, 상기 셀 게이트 라인(330c)의 양측, 상기 제1 스트링 선택 게이트 라인(330d)의 일측 및 상기 제2 스트링 선택 게이트 라인(330e)의 일측의 상기 활성영역(303)에 배치된다.
상기 제2 접지 선택 게이트 라인(330b)의 일측에 위치하고 상기 제1 접지 선 택 게이트 라인(330a)의 반대편의 상기 활성영역(303)에 형성된 제1 불순물 확산층(332s)은 공통 소오스 영역(332s)에 해당한다. 상기 제2 스트링 선택 게이트 라인(330e)의 일측에 위치하고 상기 제1 스트링 선택 게이트 라인(330d)의 반대편의 상기 활성영역(303)에 형성된 제2 불순물 확산층(332d)은 공통 드레인 영역(332d)에 해당한다. 상기 셀 게이트 라인(330c) 양측의 제3 불순물 확산층(334)은 셀 트랜지스터의 소오스/드레인 영역에 해당한다. 특히, 상기 제1 접지 선택 게이트 라인(330a)과 그것에 인접한 상기 셀 게이트 라인(330c) 사이의 제3 불순물 확산층(334)은 제1 접지 선택 트랜지스터의 드레인에 해당한다. 이때, 상기 제1 및 제2 채널 영역들이 서로 연결됨으로써, 상기 제1 접지 선택 트랜지스터의 소오스는 요구되지 않는다. 또한, 제2 접지 선택 트랜지스터의 드레인도 요구되지 않는다. 이와 마찬가지로, 상기 제1 스트링 선택 게이트 라인(330d)과 그것에 인접한 상기 셀 게이트 라인(330c) 사이의 상기 제3 불순물 확산층(334)은 제1 스트링 선택 트랜지스터의 소오스에 해당한다. 이때, 상기 제3 및 제4 채널 영역들이 서로 연결됨으로써, 상기 제1 스트링 선택 트랜지스터의 드레인과, 제2 스트링 선택 트랜지스터의 소오스는 요구되지 않는다.
층간 절연막(336)이 상기 반도체 기판(300)의 전면을 덮고, 상기 층간 절연막(336)을 관통하는 공통 소오스 라인(338)이 상기 공통 소오스 영역(332s)과 접속한다.
도시하지 않았지만, 상술한 제1 실시예와 같이, 상기 층간 절연막(336) 상에는 다른 층간절연막이 배치되고, 상기 다른 층간 절연막 상에 비트 라인이 배치될 수 있다. 상기 비트 라인은 상기 층간절연막들을 관통하는 콘택플러그를 경유하여 상기 공통 드레인 영역(332d)에 접속될 수 있다.
상술한 구조의 낸드형 플래쉬 기억 장치에 있어서, 상기 제1 접지 선택 게이트 라인(330a)을 포함하는 제1 접지 선택 트랜지스터는 비선택된 셀 트랜지스터의 부스팅된 채널 전압을 감소시킨다. 이때, 상기 제1 및 제2 채널 영역들은 서로 연결되어 있기 때문에, 상기 제1 접지 선택 트랜지스터에 의해 감소된 전압은 제2 접지 선택 트랜지스터의 상기 제2 채널 영역에 직접 전달한다. 이에 따라, 상기 부스트팅된 채널 전압에 의한 누설전류를 최소화할 수 있다. 이와 더불어, 상기 제1 접지 선택 트랜지스터의 소오스(즉, 상기 제2 선택 트랜지스터의 드레인)가 생략된다. 즉, 상기 제1 및 제2 접지 선택 게이트 라인들(330a,330b) 사이의 불순물확산층이 생략된다. 이로써, 더욱 고집적화된 낸드형 플래쉬 기억 장치를 구현할 수 있다.
상기 제1 스트링 선택 게이트 라인(330d)을 포함하는 제1 스트링 선택 트랜지스터는 상기 부스팅된 채널 전압에 대한 버퍼 역할을 수행하여 상기 제2 스트링 선택 게이트 라인(330e)을 포함하는 제2 스트링 선택 트랜지스터를 통한 누설전류를 최소화할 수 있다. 또한, 상기 제1 및 제2 스트링 선택 게이트 라인들(330d,330e) 아래의 제3 및 제4 채널 영역들도 서로 연결됨으로써, 더욱 더 고집적화된 낸드형 플래쉬 기억 장치를 구현할 수 있다.
상술한 바와 같이, 본 실시예에 따른 낸드형 플래쉬 기억 장치는 상기 제1 및 제2 접지 선택 게이트 라인들(330a,330b)과 하나의 스트링 선택 게이트 라인을 포함할 수 있다. 이와는 달리, 낸드형 플래쉬 기억 장치는 상기 제1 및 제2 스트링 선택 게이트 라인들(330d,330e)과 하나의 접지 선택 게이트 라인을 포함할 수도 있다.
도 26a 및 도 27a는 본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 24의 Ⅶ-Ⅶ'을 따라 취해진 단면도들이고, 도 26b 및 도 27b는 본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 24의 Ⅷ-Ⅷ'을 따라 취해진 단면도들이며, 도 26c 및 도 27c는 본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 기억 장치의 형성 방법을 설명하기 위하여 도 24의 Ⅸ-Ⅸ'을 따라 취해진 단면도들이다.
도 26a, 도 26b 및 도 26c를 참조하면, 반도체 기판(300)에 소자분리막(304)을 형성하여 도 24의 활성영역(303)을 한정한다. 상기 소자분리막(304)은 상기 반도체 기판(300)에 형성된 트렌치(302)를 채울수 있다.
상기 반도체 기판(300) 전면 상에 절연막(306) 및 제1 도전막(308)을 차례로 형성하고, 상기 제1 도전막(308) 및 절연막(306)을 연속적으로 패터닝하여 상기 활성영역의 소정영역을 노출시킨다. 상기 노출된 활성영역은 후속의 셀 게이트 라인들이 형성되는 영역을 포함한다. 상기 패터닝된 제1 도전막(308) 및 절연막(306)의 가장자리들은 후속에 형성되는 접지 선택 및 스트링 선택 게이트 라인들이 형성되는 영역을 덮는다.
상기 절연막(306)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 제1 도전막(308)은 도핑된 폴리실리콘, 금속(ex, 텅스텐, 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 중에 적어도 하나로 적어도 하나를 포함할 수 있다.
이어서, 상기 패터닝된 제1 도전막(308)을 마스크로 사용하여 상기 소자분리막(304)을 리세스할 수 있다. 이에 따라, 상기 노출된 활성영역 양측의 리세스된 소자분리막(304)의 상부면은 상기 반도체 기판(300)의 표면 보다 낮다. 이와는 달리, 상기 소자분리막(304)의 상기 패터닝된 제1 도전막(308)에 의해 덮혀진 부분은 리세스되지 않아 상기 반도체 기판(300)의 표면과 동일한 높이이거나 높은 상부면을 갖는다.
상기 반도체 기판(300) 전면 상에 다층 전하저장막(318) 및 제2 도전막(322)을 차례로 형성한다. 상기 다층 전하저장막(318) 및 제2 도전막(322)은 상기 소자분리막(304)의 리세스된 영역을 채운다.
상기 다층 전하저장막(318)은 차례로 적층된 터널 절연막(310), 전하저장막(312) 및 블로킹 절연막(314)을 포함한다. 상기 터널 절연막(310)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 전하저장막(312)은 깊은 준위의 트랩들을 갖는 절연막(ex, 실리콘질화막), 실리콘 도트층, 금속 도트층 또는/및 실리콘게르마늄 도트층등으로 형성할 수 있다. 상기 블로킹 절연막(314)은 상기 터널 절연막(310)에 비하여 유전상수가 높은 절연막, 예컨대, 하프늄산화막 또는 알루미늄산화막등의 절연성 금속산화막으로 형성할 수 있다. 상기 제2 도전막(322)은 도핑된 폴리실리콘, 금속(ex, 텅스텐, 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 중에 적어도 하나로 적어도 하나를 포함할 수 있다.
상기 제2 도전막(324) 상에 캐핑막(324)을 형성한다. 상기 캐핑막(324)은 하드마스크로 사용될 수 있는 절연막으로 형성할 수 있다. 예컨대, 상기 캐핑막(324)은 실리콘 질화막으로 형성할 수 있다.
상기 캐핑막(324)을 패터닝하여 상기 제2 도전막(322) 상에 나란히 배열된 캐핑 패턴들(324a,324b,324c)을 형성한다. 상기 다층 전하저장막(318)과 활성영역이 접촉하는 영역 상부에 셀 캐핑 패턴들(324c)이 나란히 배열되고, 상기 셀 캐핑 패턴들(324c)의 일측에 이격되어 접지 선택 캐핑 패턴(324a)이 배치되고, 상기 셀 캐핑 패턴들 (324c)의 타측에 이격되어 스트링 선택 캐핑 패턴(324b)이 배치된다.
상기 접지 선택 캐핑 패턴(324a)은 상기 패터닝된 제1 도전막(308)의 일 가장자리와, 상기 패터닝된 제1 도전막(308)의 일 가장자리 옆에 위치한 상기 다층 전하저장막(318)과 상기 활성영역이 접촉하는 부분의 일부를 동시에 덮는다. 이와 마찬가지로, 상기 스트링 선택 캐핑 패턴(324b)은 상기 패터닝된 제1 도전막(308)의 다른 가장자리와, 상기 패터닝된 제1 도전막(308)의 다른 가장자리 옆에 위치한 상기 다층 전하저장막(318)과 상기 활성영역이 접촉하는 부분의 일부를 덮는다.
상기 캐핑 패턴(324a,324b,324c)을 식각 마스크로 사용하여 상기 제2 도전막(322), 상기 다층 전하저장막(318), 상기 패터닝된 제1 도전막(308) 및 상기 패터닝된 절연막(306)을 연속적으로 식각하여 게이트 라인들(330a,330b,330c,330d,330e)을 형성한다. 상기 게이트 라인들(330a,330b,330c,330d,330e)은 도 25a, 도 25b 및 도 25c를 참조하여 상술한 구조 로 형성된다.
상기 게이트 라인들(330a,330b,330c,330d,330e)을 마스크로 사용하여 상기 활성영역에 불순물 이온들을 주입하여 불순물 확산층들(332s,332d,334)을 형성한다. 상기 불순물 확산층들(332s,332d,334)은 도 25a, 도 25b 및 도 25c를 참조하여 상술한 바와 같은 기능 및 역할을 수행한다. 제1 불순물 확산층(332s)은 공통 소오스 영역(332s)에 해당하고, 제2 불순물 확산층(332d)은 공통 드레인 영역(332s)에 해당한다.
이어서, 상기 반도체 기판(300) 전면을 덮는 도 25a의 층간절연막(336)을 형성하고, 상기 층간절연막(336)을 관통하여 공통 소오스 영역(332s)과 접속하는 도 25의 공통 소오스 라인(338)을 형성한다. 이로써, 도 25a, 도 25b 및 도 25c에 도시된 낸드형 플래쉬 기억 장치를 구현할 수 있다.
상술한 바와 같이, 본 발명에 따른 낸드형 플래쉬 기억 장치는 직렬로 연결된 셀 트랜지스터들의 일단에 순차적으로 연결된 제1 및 제2 선택 트랜지스터들을 포함한다. 이때, 상기 제1 및 제2 선택 트랜지스터들은 제1 및 제2 접지 선택 트랜지스터들, 또는 제1 및 제2 스트링 선택 트랜지스터들일 수 있다. 상기 제1 선택 트랜지스터가 비선택된 셀의 부스팅된 채널 전압을 감소시키거나, 상기 부스팅된 채널 전압에 대한 버퍼 역할을 수행함으로써, 상기 제2 선택 트랜지스터를 통한 누설전류를 최소화할 수 있다. 이로써, 종래의 부스팅된 채널 전압에 의한 낸드형 플래쉬 기억 장치의 누설전류를 최소화할 수 있다.
또한, 상기 제1 선택 트랜지스터에 포함된 제1 선택 게이트 라인은 차례로 적층되며 서로 접속된 제1 선택 하부 및 상부 게이트들과, 상기 제1 선택 하부 및 상부 게이트들 사이에 개재된 제1 게이트간 패턴을 포함한다. 이때, 상기 제1 게이트간 패턴은 상기 제1 선택 하부 게이트의 상부면 일가장자리로 치우쳐 배치되고, 제1 선택 상부 게이트는 상기 제1 게이트간 패턴의 일측벽을 덮음과 동시에 상기 제1 선택 하부 게이트의 상부면 일부와 접촉한다. 이에 따라, 상기 제1 선택 게이트 라인은 디자인룰의 최소선폭으로 형성됨과 동시에, 상기 제1 선택 하부 및 상부 게이트들이 서로 접속될 수 있다.
이에 더하여, 일 실시예에 따르면, 제1 선택 게이트 라인 아래의 제1 채널 영역은 제2 선택 게이트 라인 아래의 제2 채널 영역에 직접 연결된다. 이에 따라, 제1 선택 트랜지스터의 소오스 및 제2 선택 트랜지스터의 드레인이 요구되지 않는다. 그 결과, 비선택된 셀의 부스팅된 채널 전압에 의한 누설전류를 최소화함과 더불어 더욱 고집적화된 낸드형 플래쉬 기억 장치를 구현할 수 있다.

Claims (47)

  1. 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막;
    상기 활성영역 상에 나란히 배치된 복수개의 셀 게이트 라인들로 구성된 셀 게이트 그룹;
    상기 셀 게이트 그룹 일측의 상기 활성영역 상에 배치되되, 차례로 적층되며 서로 접속된 하부 게이트 및 상부 게이트와, 상기 하부 및 상부 게이트들 사이에 개재된 게이트간 패턴을 포함하는 제1 선택 게이트 라인;
    상기 제1 선택 게이트 라인 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역 상에 배치된 제2 선택 게이트 라인; 및
    상기 셀 게이트 라인 양측의 상기 활성영역에 각각 형성된 제1 불순물 확산층들, 상기 제1 및 제2 선택 게이트 라인들 사이의 상기 활성영역에 형성된 제2 불순물 확산층, 및 상기 제2 선택 게이트 라인의 일측에 배치되고 상기 제1 선택 게이트 라인의 반대편의 상기 활성영역에 형성된 제3 불순물 확산층을 포함하되, 상기 제3 불순물 확산층은 공통 소오스 영역 및 공통 드레인 영역 중에 선택된 하나인 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  2. 제 1 항에 있어서,
    상기 셀 게이트 라인은 차례로 적층된 터널 절연 패턴, 플로팅 게이트, 블로 킹 절연 패턴 및 제어 게이트 전극을 포함하고,
    상기 제어 게이트 전극은 차례로 적층된 제어 하부 게이트 및 제어 상부 게이트를 포함하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  3. 제 2 항에 있어서,
    상기 제1 선택 게이트 라인의 하부 게이트, 게이트간 패턴 및 상부 게이트는 각각 상기 셀 게이트 라인에 인접한 제1 측벽들과, 상기 제1 측벽들의 반대편의 제2 측벽들을 갖되,
    상기 제1 선택 게이트 라인의 하부 게이트, 게이트간 패턴 및 상부 게이트의 제1 측벽들은 서로 정렬되고,
    상기 제1 선택 게이트 라인의 상부 게이트는 상기 제1 선택 게이트 라인의 게이트간 패턴의 제2 측벽 및 상기 제1 선택 게이트 라인의 하부 게이트의 상부면의 일부와 접촉하고,
    상기 제1 선택 게이트 라인의 하부 게이트 및 상부 게이트의 제2 측벽들은 서로 정렬된 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  4. 제 3 항에 있어서,
    상기 제1 선택 게이트 라인의 하부 게이트 및 상부 게이트는 각각 상기 플로팅 게이트 및 상부 제어 게이트와 동일한 물질로 이루어지고,
    상기 제1 선택 게이트 라인의 게이트간 패턴은 상기 블로킹 절연 패턴 및 상기 하부 제어 게이트와 동일한 물질을 포함하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  5. 제 3 항에 있어서,
    상기 소자분리막의 상부면은 상기 반도체 기판의 표면에 비하여 낮아 오목한 부분을 이루되, 상기 오목한 부분의 일부에 형성된 잔여 패턴을 더 포함하되,
    상기 제1 선택 게이트 라인의 게이트간 패턴은 연장되어 상기 오목한 부분의 일부를 채우고,
    상기 제1 선택 게이트 라인의 하부 게이트와 접촉하는 상기 제1 선택 게이트 라인의 상부 게이트의 일부분은 연장되어 상기 잔여 패턴 위를 지나고,
    상기 잔여 패턴은 상기 제1 선택 게이트 라인의 게이트간 패턴과 동일한 물질로 이루어진 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  6. 제 3 항에 있어서,
    상기 제2 선택 게이트 라인은 차례로 적층되며 서로 접속된 하부 게이트 및 상부 게이트와, 상기 하부 및 상부 게이트들 사이에 개재된 게이트간 패턴을 포함하되,
    상기 제2 선택 게이트 라인의 하부 게이트, 상부 게이트 및 게이트간 패턴은 각각 상기 제1 선택 게이트 라인의 하부 게이트, 상부 게이트 및 게이트간 패턴과 동일한 물질로 이루어지는 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  7. 제 6 항에 있어서,
    상기 제1 선택 게이트 라인과 상기 제2 선택 게이트 라인은 상기 제2 불순물 확산층을 기준으로 서로 대칭적인 구조인 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  8. 제 3 항에 있어서,
    상기 제2 선택 게이트 라인은 차례로 적층되며 서로 접속된 하부 게이트 및 상부 게이트를 포함하되,
    상기 제2 선택 게이트 라인의 하부 게이트 및 상부 게이트는 각각 상기 제1 선택 게이트 라인의 하부 게이트 및 상부 게이트와 동일한 물질로 이루어지고,
    상기 제2 선택 게이트 라인의 하부 게이트의 상부면 전체는 상기 제2 선택 게이트 라인의 상부 게이트와 접촉하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  9. 제 1 항에 있어서,
    상기 셀 게이트 라인은 차례로 적층된 다층 전하저장 패턴 및 제어 게이트 전극을 포함하되,
    상기 제어 게이트 전극은 차례로 적층된 제어 하부 게이트 및 제어 상부 게이트를 포함하고, 상기 다층 전하저장 패턴은 차례로 적층된 터널 절연 패턴, 전하저장 패턴 및 블로킹 절연 패턴을 포함하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  10. 제 9 항에 있어서,
    상기 제1 선택 게이트 라인의 게이트간 패턴은 상기 다층 전하저장 패턴과 동일한 물질을 포함하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  11. 제 9 항에 있어서,
    상기 제1 선택 게이트 라인의 하부 게이트, 게이트간 패턴 및 상부 게이트는 각각 상기 셀 게이트 라인들에 인접한 제1 측벽들, 및 상기 제1 측벽들의 반대편의 제2 측벽들을 갖되,
    상기 제1 선택 게이트 라인의 게이트간 패턴 및 상부 게이트의 제1 측벽들은 서로 정렬되고,
    상기 제1 선택 게이트 라인의 상부 게이트는 상기 제1 선택 게이트 라인의 게이트간 패턴의 제2 측벽 및 상기 제1 선택 게이트 라인의 상부 게이트의 상부면의 일부와 접촉하고,
    상기 제1 선택 게이트 라인의 하부 게이트 및 상부 게이트의 제2 측벽들은 서로 정렬된 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  12. 제 11 항에 있어서,
    상기 제1 선택 게이트 라인의 하부 게이트의 폭은 상기 제1 선택 게이트 라인의 상부 게이트의 폭에 비하여 넓은 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  13. 제 11 항에 있어서,
    상기 제1 선택 게이트 라인의 상부 게이트는 상기 셀 게이트 라인을 향하여 옆으로 연장되어 상기 제1 선택 게이트 라인의 하부 게이트의 제1 측벽 및 상기 활성영역의 일부를 덮고,
    상기 제1 선택 게이트 라인의 게이트간 패턴은 옆으로 연장되어 상기 제1 선택 게이트 라인의 상부 게이트와 상기 제1 선택 게이트 라인의 하부 게이트의 제1 측벽 사이, 및 상기 제1 선택 게이트 라인의 상부 게이트와 상기 활성영역 사이에 개재되며,
    상기 제1 선택 게이트 라인의 게이트간 패턴은 절연 물질을 포함하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  14. 제 13 항에 있어서,
    상기 제1 선택 게이트 라인의 게이트간 패턴은 상기 다층 전하저장 패턴와 동일한 물질을 포함하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  15. 제 13 항에 있어서,
    상기 소자분리막의 상부면은 상기 반도체 기판의 표면에 비하여 낮은 제1 부분과, 상기 반도체 기판의 표면과 동일한 높이이거나 높은 제2 부분을 갖되,
    상기 제1 선택 게이트 라인의 게이트간 패턴의 상기 활성영역을 덮는 부분은 연장되어 상기 소자분리막의 상부면의 제1 부분에 의해 형성된 오목한 부분을 채우고, 상기 제1 선택 게이트 라인의 하부 및 상부 게이트들의 서로 접촉된 부분은 연장되어 상기 소자분리막의 상부면의 상기 제2 부분을 지나는 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  16. 제 1 항 내지 제 15 항 중에 어느 한 항에 있어서,
    상기 셀 게이트 그룹의 일측에 배치되고 상기 제1 선택 게이트 라인의 반대편의 상기 활성영역 상에 배치된 제3 선택 게이트 라인;
    상기 제3 선택 게이트 라인의 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역 상에 배치된 제4 선택 게이트 라인; 및
    상기 제3 및 제4 선택 게이트 라인들 사이의 상기 활성영역에 형성된 제4 불순물 확산층 및 상기 제4 선택 게이트 라인 일측에 배치되고 상기 제3 선택 게이트 라인의 반대편의 상기 활성영역에 형성된 제5 불순물 확산층을 더 포함하되, 상기 제3 및 제5 불순물 확산층들 중에 어느 하나는 공통 소오스 영역이고, 다른 하나는 공통 드레인 영역인 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  17. 제 16 항에 있어서,
    상기 제3 선택 게이트 라인은 상기 셀 게이트 그룹을 기준으로 상기 제1 선택 게이트 라인과 대칭적인 구조이고, 상기 제4 선택 게이트 라인은 상기 셀 게이트 그룹을 기준으로 상기 제2 선택 게이트 라인과 대칭적인 구조인 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  18. 직렬로 연결된 복수개의 셀 트랜지스터들로 구성된 셀 그룹; 및
    상기 셀 그룹의 일단에 순차적으로 직렬로 연결된 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 포함하되, 상기 제1 선택 트랜지스터의 채널 영역과 상기 제2 선택 트랜지스터의 채널 영역은 서로 연결되고,
    상기 제2 선택 트랜지스터는 비트 라인 및 공통 소오스 라인 중에 선택된 하나와 연결된 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  19. 제 18 항에 있어서,
    상기 제1 선택 트랜지스터의 반대편의 상기 셀 그룹의 타단에 순차적으로 직렬로 연결된 제3 선택 트랜지스터 및 제4 선택 트랜지스터를 더 포함하되,
    상기 제3 선택 트랜지스터의 채널 영역과 상기 제4 선택 트랜지스터의 채널 영역은 서로 연결되고, 상기 제2 및 제4 선택 트랜지스터들 중에 어느 하나는 비트 라인에 연결되고, 다른 하나는 공통 소오스 라인에 연결된 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  20. 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막;
    상기 활성영역 상에 나란히 배치된 복수개의 셀 게이트 라인들로 구성된 셀 게이트 그룹;
    상기 셀 게이트 그룹 일측의 상기 활성영역 상에 배치된 제1 선택 게이트 라인;
    상기 제1 선택 게이트 라인 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역 상에 배치된 제2 선택 게이트 라인; 및
    상기 셀 게이트 라인 양측의 상기 활성영역에 각각 배치된 제1 불순물 확산층들, 및 상기 제2 선택 게이트 라인 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역에 형성된 제2 불순물 확산층을 포함하되, 상기 제1 선택 게이트 라인 아래의 채널 영역과 상기 제2 선택 게이트 라인 아래의 채널 영역은 서로 연결되고, 상기 제2 불순물 확산층은 공통 소오스 영역 및 공통 드레인 영역 중에 선택된 하나인 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  21. 제 20 항에 있어서,
    상기 제1 선택 게이트 라인은 차례로 적층된 제1 선택 게이트 절연 패턴 및 제1 선택 게이트 전극을 포함하고, 상기 제2 선택 게이트 라인은 차례로 적층된 제2 선택 게이트 절연 패턴 및 제2 선택 게이트 전극을 포함하되,
    상기 제1 선택 게이트 전극은 옆으로 연장되어 상기 제2 선택 게이트 전극의 일측벽 및 상부면을 덮고, 상기 제1 선택 게이트 절연 패턴은 연장되어 상기 제1 선택 게이트 전극과 상기 제2 선택 게이트 전극 사이에 개재된 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  22. 제 21 항에 있어서,
    상기 제1 및 제2 선택 게이트 라인들은 각각 상기 셀 게이트 라인에 인접한 제1 측벽들, 및 상기 제1 측벽들의 반대편의 제2 측벽들을 갖되,
    상기 제1 선택 게이트 라인의 제2 측벽 및 상기 제2 선택 게이트 라인의 제2 측벽은 서로 정렬된 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  23. 제 21 항에 있어서,
    상기 셀 게이트 라인은 차례로 적층된 다층 전하저장 패턴 및 제어 게이트 전극을 포함하되,
    상기 다층 전하저장 패턴은 차례로 적층된 터널 절연 패턴, 전하저장 패턴 및 블로킹 절연 패턴을 포함하고,
    상기 제1 선택 게이트 절연 패턴은 상기 다층 전하저장 패턴과 동일한 물질로 이루어지고, 상기 제1 선택 게이트 전극은 상기 제어 게이트 전극과 동일한 물질로 이루어진 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  24. 제 21 항에 있어서,
    상기 소자분리막의 상부면은 상기 반도체 기판의 표면에 비하여 낮은 제1 부분과 상기 반도체 기판의 표면과 동일한 높이거나 높은 제2 부분을 갖되,
    상기 활성영역 상의 상기 제1 선택 게이트 라인은 연장되어 상기 소자분리막의 상부면의 제1 부분에 의해 형성된 오목한 부분을 채우고, 상기 제2 선택 게이트 라인은 연장되어 상기 소자분리막의 상부면의 제2 부분을 지나는 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  25. 제 20 항 내지 제 24 항 중에 어느 한 항에 있어서,
    상기 셀 게이트 그룹의 일측에 배치되고 상기 제1 선택 게이트 라인의 반대편의 상기 활성영역 상에 배치된 제3 선택 게이트 라인;
    상기 제3 선택 게이트 라인의 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역 상에 배치된 제4 선택 게이트 라인; 및
    상기 제4 선택 게이트 라인 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역에 형성된 제3 불순물 확산층을 더 포함하되, 상기 제3 선택 게이트 라인 아래의 채널 영역과 상기 제4 선택 게이트 라인 아래의 채널 영역은 서로 연결되고, 상기 제2 및 제3 불순물 확산층들 중에 어느 하나는 공통 소오스 영역이고, 다른 하나는 공통 드레인 영역인 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  26. 제 25 항에 있어서,
    상기 제3 선택 게이트 라인은 상기 셀 게이트 그룹을 기준으로 상기 제1 선택 게이트 라인과 대칭적인 구조이고, 상기 제4 선택 게이트 라인은 상기 셀 게이트 그룹을 기준으로 상기 제2 선택 게이트 라인과 대칭적인 구조인 것을 특징으로 하는 낸드형 플래쉬 기억 장치.
  27. 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성영역 상에 순차적으로 나란히 배치된, 복수개의 셀 게이트 라인들로 구성된 셀 게이트 그룹, 제1 선택 게이트 라인 및 제2 선택 게이트 라인을 형성하는 단계; 및
    상기 셀, 제1 및 제2 선택 게이트 라인들을 마스크로 사용하여 상기 활성영역에 불순물 이온들을 주입하여 불순물 확산층들을 형성하는 단계를 포함하되,
    상기 제1 선택 게이트 라인은 차례로 적층되며 서로 접속된 하부 게이트 및 상부 게이트와, 상기 하부 및 상부 게이트들 사이에 개재된 게이트간 패턴을 포함하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  28. 제 27 항에 있어서,
    상기 셀, 제1 및 제2 선택 게이트 라인들을 형성하는 단계는,
    상기 활성영역 상에 차례로 적층된 게이트 절연막 및 예비 플로팅 게이트를 형성하는 단계;
    상기 반도체기판상에 블로킹 절연막 및 제1 도전막을 차례로 형성하는 단계;
    상기 제1 도전막 및 블로킹 절연막 패터닝하여 상기 예비 플로팅 게이트의 소정영역을 노출시키는 단계;
    상기 반도체 기판 전면 상에 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막, 상기 패터닝된 제1 도전막 및 블로킹 절연막, 상기 예비 플로팅 게이트, 및 상기 게이트 절연막을 연속적으로 패터닝하여 상기 셀, 제1 및 제2 선택 게이트 라인들을 형성하는 단계를 포함하되,
    상기 셀 게이트 라인은 차례로 적층된 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극을 포함하고, 상기 제1 선택 게이트 라인의 게이트간 패턴은 상기 패터닝된 제1 도전막 및 블로킹 절연막의 일 가장자리로 형성되는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  29. 제 28 항에 있어서,
    상기 예비 플로팅 게이트 양측의 상기 소자분리막을 리세스하는 단계를 더 포함하되,
    상기 블로킹 절연막 및 제1 도전막은 상기 소자분리막의 리세스된 영역을 채우고, 상기 노출된 예비 플로팅 게이트 양측의 상기 리세스된 영역에는 상기 블로킹 절연막 및 제1 도전막의 일부분들이 잔존하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  30. 제 28 항에 있어서,
    상기 제2 선택 게이트 라인은, 차례로 적층되며 서로 접속된 하부 게이트 및 상부 게이트와, 상기 하부 및 상부 게이트들 사이에 개재된 게이트간 패턴을 포함하도록 형성하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  31. 제 30 항에 있어서,
    상기 제1 도전막 및 블로킹 절연막을 패터닝하는 단계, 상기 제2 도전막을 형성하는 단계, 및 상기 게이트 라인들을 형성하는 단계는,
    상기 제1 도전막 및 상기 블로킹 절연막을 패터닝하여 상기 예비 플로팅 게이트의 소정영역을 노출시키는 그루브를 형성하는 단계;
    상기 그루브를 채우는 상기 제2 도전막을 형성하는 단계;
    상기 블로킹 절연막를 식각정지층으로 사용하여 상기 제2 도전막, 상기 패터닝된 제1 도전막 및 상기 예비 플로팅 게이트를 연속적으로 패터닝하되, 상기 그루브에 노출된 상기 예비 플로팅 게이트의 중앙부를 제거하는 단계;
    상기 예비 플로팅 게이트의 중앙부가 제거된 영역을 채우는 감광막 패턴을 형성하는 단계; 및
    상기 블로킹 절연막의 노출된 부분 및 상기 패터닝된 예비 플로팅 게이트를 연속적으로 패터닝하여 상기 셀, 제1 및 제2 선택 게이트 라인들을 형성하는 단계를 포함하되,
    상기 제1 선택 게이트 라인의 게이트간 패턴은 상기 그루브의 일측벽을 이루는 상기 패터닝된 제1 도전막 및 블로킹 절연막의 일 가장자리로 형성되고, 상기 제2 선택 게이트 라인의 게이트간 패턴은 상기 그루브의 타측벽을 이루는 상기 패터닝된 제1 도전막 및 블로킹 절연막의 타가장자리로 형성되는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  32. 제 30 항에 있어서,
    상기 제2 선택 게이트 라인은 상기 제2 도전막 및 상기 패터닝된 제1 도전막의 접촉된 부분으로만 형성되는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  33. 제 27 항에 있어서,
    상기 셀, 제1 및 제2 선택 게이트 라인들을 형성하는 단계는,
    상기 반도체기판상에 게이트 절연막 및 제1 도전막을 차례로 형성하는 단계;
    상기 제1 도전막 및 게이트 절연막을 패터닝하여 상기 활성영역의 소정영역을 노출시키는 단계;
    상기 반도체 기판 상에 차례로 적층된 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함하는 다층 전하저장막과, 제2 도전막을 차례로 형성하는 단계;
    상기 제2 도전막 및 다층 전하저장막을 패터닝하여 상기 패터닝된 제1 도전막의 소정영역을 노출시키는 단계;
    상기 반도체 기판 전면 상에 제3 도전막을 형성하는 단계; 및
    상기 제3 도전막, 상기 패터닝된 제2 도전막 및 다층 전하저장막, 및 상기 패터닝된 제1 도전막 및 게이트 절연막을 연속적으로 패터닝하여 상기 셀, 제1 및 제2 선택 게이트 라인들을 형성하는 단계를 포함하되,
    상기 셀 게이트 라인은 차례로 적층된 다층 전하저장 패턴 및 제어 게이트 전극을 포함하고, 상기 제1 선택 게이트 라인의 게이트간 패턴은 상기 패터닝된 제1 도전막 및 블로킹 절연막의 가장자리로 형성되는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  34. 제 33 항에 있어서,
    상기 제1 도전막 및 상기 게이트 절연막을 패터닝할때, 상기 활성영역의 소정영역과 더불어 상기 소자분리막의 소정영역도 노출되되,
    상기 노출된 소자분리막을 리세스하는 단계를 더 포함하되,
    상기 다층 전하저장막 및 상기 제2 도전막은 상기 소자분리막의 리세스된 영역을 채우는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  35. 제 33 항에 있어서,
    상기 제1 선택 게이트 라인의 상부 게이트는 옆으로 연장되어 상기 제1 선택 게이트 라인의 하부 게이트 일측에 위치한 상기 활성영역의 일부를 덮고, 상기 제1 선택 게이트 라인의 게이트간 패턴은 연장되어 상기 제1 선택 게이트 라인의 상부 게이트와 상기 활성영역 사이, 및 상기 제1 선택 게이트 라인의 상부 게이트와 상기 제1 선택 게이트 라인의 하부 게이트의 측벽 사이에 개재되는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  36. 제 33 항에 있어서,
    상기 제2 선택 게이트 라인은 상기 제3 도전막 및 상기 패터닝된 제1 도전막의 접촉된 부분만을 패터닝하여 형성하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  37. 제 27 항 내지 제 36 항 중에 어느 한 항에 있어서,
    상기 셀 게이트 그룹의 일측에 배치되고 상기 제1 선택 게이트 라인의 반대편의 상기 활성영역 상에 배치된 제3 선택 게이트 라인, 및 상기 제3 선택 게이트 라인의 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역 상에 배치 된 제4 선택 게이트 라인을 형성하는 단계를 더 포함하되,
    상기 불순물 이온들은 상기 셀 게이트 라인들과 상기 제1 내지 제4 선택 게이트 라인들을 마스크로 사용하여 주입되는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  38. 제 37 항에 있어서,
    상기 제3 및 제4 선택 게이트 라인들은 각각 상기 제1 및 제2 선택 게이트 라인들과 동시에 형성되고,
    상기 제3 및 제4 선택 게이트 라인들은 상기 셀 게이트 그룹을 기준으로 각각 상기 제1 및 제2 선택 게이트 라인들과 대칭적인 구조로 형성되는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  39. 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성영역 상을 순차적으로 나란히 배치된 복수개의 셀 게이트 라인들로 구성된 셀 게이트 그룹, 제1 선택 게이트 라인 및 제2 선택 게이트 라인을 형성하는 단계; 및
    상기 셀 게이트 라인들과 상기 제1 및 제2 선택 게이트 라인들을 마스크로 사용하여 불순물 이온들을 주입하여 불순물 확산층을 형성하는 단계를 포함하되,
    상기 제1 선택 게이트 라인 아래의 채널 영역과 상기 제2 선택 게이트 라인 아래의 채널 영역은 서로 연결된 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  40. 제 39 항에 있어서,
    상기 제1 선택 게이트 라인은 차례로 적층된 제1 선택 게이트 절연 패턴 및 제1 선택 게이트 전극을 포함하고, 상기 제2 선택 게이트 라인은 차례로 적층된 제2 선택 게이트 패턴 및 제2 선택 게이트 전극을 포함하되,
    상기 제1 선택 게이트 전극은 옆으로 연장되어 상기 제2 선택 게이트 전극의 일측벽 및 상부면을 덮고, 상기 제1 선택 게이트 절연 패턴은 옆으로 연장되어 상기 제1 선택 게이트 전극과 상기 제2 선택 게이트 전극 사이에 개재되는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  41. 제 40 항에 있어서,
    상기 셀 게이트 라인은 차례로 적층된 다층 전하저장 패턴 및 제어 게이트 전극을 포함하고, 상기 다층 전하저장 패턴은 차례로 적층된 터널 절연 패턴, 전하저장 패턴 및 블로킹 절연 패턴을 포함하는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  42. 제 41 항에 있어서,
    상기 셀, 제1 및 제2 선택 게이트 라인들을 형성하는 단계는,
    상기 반도체기판상에 게이트 절연막 및 제1 도전막을 차례로 형성하는 단계;
    상기 제1 도전막 및 게이트 절연막을 패터닝하여 상기 활성영역의 소정영역을 노출시키는 단계;
    상기 반도체 기판 상에 차례로 적층된 터널 절연막, 전하저장막 및 블로킹 절연막을 포함하는 다층 전하저장막과, 제2 도전막을 차례로 형성하는 단계;
    상기 제2 도전막, 상기 다층 전하저장막 및 상기 패터닝된 제1 도전막 및 게이트 절연막을 연속적으로 패터닝하여 상기 셀, 제1 및 제2 선택 게이트 라인들을 형성하는 단계를 포함하되,
    상기 제1 및 제2 선택 게이트 절연 패턴들은 각각 상기 다층 전하저장막의 일부 및 상기 게이트 절연막의 일부로 형성되고, 상기 제1 및 제2 선택 게이트 전극들은 각각 상기 제2 도전막의 일부 및 상기 제1 도전막의 일부로 형성되는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  43. 제 42 항에 있어서,
    상기 제1 도전막 및 상기 게이트 절연막을 패터닝할때, 상기 활성영역의 소정영역과 더불어 상기 소자분리막의 소정영역도 노출되되,
    상기 노출된 소자분리막을 리세스하는 단계를 더 포함하되,
    상기 다층 전하저장막 및 상기 제2 도전막은 상기 소자분리막의 리세스된 영역을 채우는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  44. 제 39 항 내지 제 43 항 중에 어느 한 항에 있어서,
    상기 셀 게이트 그룹의 일측에 배치되고 상기 제1 선택 게이트 라인의 반대편의 상기 활성영역 상에 배치된 제3 선택 게이트 라인, 및 상기 제3 선택 게이트 라인의 일측에 배치되고 상기 셀 게이트 그룹의 반대편의 상기 활성영역 상에 배치된 제4 선택 게이트 라인을 형성하는 단계를 더 포함하되,
    상기 제3 선택 게이트 라인 아래의 채널 영역과 상기 제4 선택 게이트 라인 아래의 채널 영역은 서로 연결된 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  45. 제 44 항에 있어서,
    상기 제3 및 제4 선택 게이트 라인들은 각각 상기 제1 및 제2 선택 게이트 라인들과 동시에 형성되고,
    상기 제3 및 제4 선택 게이트 라인들은 각각 상기 셀 게이트 그룹을 기준으로 상기 제1 및 제2 선택 게이트 라인들과 대칭적인 구조로 형성되는 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 형성 방법.
  46. 직렬로 연결된 복수개의 셀 트랜지스터들, 상기 복수개의 셀 트래지스터들의 일단에 순차적으로 직렬로 연결된 제1 및 제2 접지 선택 트랜지스터들을 포함하되, 상기 제1 접지 선택 트랜지스터의 채널 영역 및 상기 제2 접지 선택 트랜지스터의 채널 영역은 서로 연결된 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 프로그램 방법에 있어서,
    상기 제1 접지 선택 트랜지스터의 게이트에 정전압을 인가하는 단계;
    상기 제2 접지 선택 트랜지스터의 게이트에 접지 전압을 인가하는 단계; 및
    선택된 상기 셀 트랜지스터의 게이트에 프로그램 전압을 인가하는 단계를 포함하는 낸드형 플래쉬 기억 장치의 프로그램 방법.
  47. 직렬로 연결된 복수개의 셀 트랜지스터들, 상기 복수개의 셀 트래지스터들의 일단에 순차적으로 직렬로 연결된 제1 및 제2 스트링 선택 트랜지스터들을 포함하되, 상기 제1 스트링 선택 트랜지스터의 채널 영역 및 상기 제2 스트링 선택 트랜지스터의 채널 영역은 서로 연결된 것을 특징으로 하는 낸드형 플래쉬 기억 장치의 프로그램 방법에 있어서,
    상기 제1 스트링 선택 트랜지스터의 게이트에 정전압을 인가하는 단계;
    상기 제2 스트링 선택 트랜지스터의 게이트에 정전압을 인가하는 단계; 및
    선택된 상기 셀 트랜지스터의 게이트에 프로그램 전압을 인가하는 단계를 포함하는 낸드형 플래쉬 기억 장치의 프로그램 방법.
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